JPH0652685A

JPH0652685A - パワーオンリセット制御型ラッチ型行ラインリピータを有する半導体メモリ

Info

Publication number: JPH0652685A
Application number: JP24545491A
Authority: JP
Inventors: William C Slemmer; シー．スレマーウイリアム; David C Mcclure; チャールズマククルーアデイビッド
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1990-09-26
Filing date: 1991-09-25
Publication date: 1994-02-25
Also published as: EP0478253A2; US5121358A; KR920006982A; DE69123324D1; EP0478253B1; DE69123324T2; EP0478253A3; US5526318A

Abstract

(57)【要約】（修正有）【目的】動作中の消費電力を減少する。【構成】行ラインリピータ１６は列アドレスの一部に
従って制御され、全部の選択された行が付勢された後
に、選択されたサブアレイ１２と関連していない行ライ
ンリピータ１６がそれらの出力端において行ラインを脱
付勢化させる。行ラインリピータ１６の各々はラッチを
有しており、選択されたサブアレイと関連する行ライン
リピータ１６は選択された行ラインを付勢状態に維持す
る。また、パワーオンリセット回路２４からの行ライン
リピータ１６の別の制御が与えられている。ダミー行ラ
インＤＲＬも設けられており、それは実際の行ラインを
エミュレートし、選択された行が完全に付勢される時間
がより精密に判別される。したがって、非選択状態の行
ラインリピータがそれらの出力端を脱付勢化する時間を
制御することが可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積メモリ回路の分野に
関するものであって、更に詳細には、その中のメモリ格
納セルの選択を行なう技術に関するものである。

【０００２】

【従来の技術】従来の集積メモリ回路、例えばランダム
アクセスメモリ（ＲＡＭ）、そのスタティックタイプ
（ＳＲＡＭ）及びダイナミックタイプ（ＤＲＡＭ）の両
方、リードオンリーメモリ（ＲＯＭ）、及びそのマスク
プログラムタイプ及び電気的書込み可能タイプ（ＰＲＯ
Ｍ，ＥＰＲＯＭ，ＥＥＰＲＯＭ及びＥＡＲＯＭ）の両方
のもの、及び例えば二重ポートＲＡＭ及びＦＩＦＯなど
のようなその他のメモリは、通常、行及び列の形態に組
織化される。この行と列の構成は、アレイ内のメモリセ
ルの物理的な配列に対してのみならず、メモリ自身の電
気的な動作に対しても適用される。アドレス端子のうち
のあるものはアレイ内の一行のメモリセルの選択に使用
され、且つ他のあるものは一列の選択に使用され、選択
された行内の一つ又はそれ以上のメモリセルへのアクセ
スを与える。注意すべきことであるが、ＤＲＡＭにおい
ては、行及び列アドレスは、通常、デバイスアドレス端
子において時間多重化されている。

【０００３】メモリセルの数が非常に大きい場合、例え
ば２²⁰個の格納位置（即ち、１メガビット）のオーダー
の場合、たとえ１ミクロン未満の特徴寸法を可能とする
現在の技術水準における技術を使用して製造した場合に
おいても、メモリアレイの物理的寸法は極めて大きなも
のとなる。その上、この様なメモリに対して必要な物理
的メモリ寸法がより大きいと、メモリアレイの一つの行
の選択がより多数のメモリセルを活性化させることとな
る。この様な活性化は、通常、行デコーダによって行な
われ、通常行ライン又はワードラインと呼ばれる長尺状
の導体上にアクティブ（活性）論理レベルを与える。こ
の導体上の活性レベルは、それと関連する行内のメモリ
セルをそれらのそれぞれのビットラインと接続させ、そ
の際に、格納セルをセンスアンプと導通状態とさせる。

【０００４】勿論、各行に対して活性化されるメモリセ
ルの数はメモリの格納容量及びメモリアレイの構成に依
存する。例えば、１０２４個の列と１０２４個の行とを
有する「正方形」の１Ｍｂｉｔメモリアレイにおいて
は、行全体の選択により１０２４個のメモリセルが活性
化され、且つこの数のメモリセルをビットラインへ接続
しそれらの格納したデータをセンスアンプへ伝送させ
る。従って、行全体のメモリセルを選択し且つ付勢する
ために必要とされる電力消費は、この様な高密度のメモ
リではかなり大きなものとなる。単一の行アドレスを比
較的長い期間の間提供することが可能なＳＲＡＭ装置に
おいては（例えば、同一の行内の複数個の数のメモリセ
ルに対する逐次的な動作のため）、デバイスによって消
費される活性電力は極めて高いものである。従って、行
全体が活性化される期間を制限することが望ましい。

【０００５】アクティブ電力消費が高いという問題は、
特に、二重ポートＲＡＭ及びＦＩＦＯなどのようなメモ
リにおいて深刻である。これらのメモリタイプの各々に
おいて、読取り動作と書込み動作とを同時的に実施する
場合に二つの行のメモリセルを選択し且つ同時的にイネ
ーブルさせることがしばしば行なわれる。従って、この
様な同時的な動作に対してのこの様なメモリに対するア
クティブ電力は、同様な寸法を有する単一ポートＲＡＭ
のアクティブ電力の２倍である。

【０００６】行ライン選択の期間を制限する一つの先行
技術は、行ラインの付勢を「タイムアウト」させ、従っ
て一つの行が初期的にアクセスされた後に、行ライン信
号を非活性論理レベルへ復帰させる。その行内のメモリ
セルの内容の格納はこの様な構成におけるセンスアンプ
によって与えられ、従って行ラインを付勢することの必
要性なしに読取り動作を繰返し行なうことが可能であ
る。この技術は、書込み動作を表わすデータ入力端子に
おける遷移をモニタし、その場合に、行ライン信号が再
度付勢されて選択した行のメモリセル内へデータを書込
むことを可能とする。この技術は、データ入力端におけ
る遷移が比較的遅い場合にはエラーを発生することが判
明した。なぜならば、この様に遅い遷移は、遷移検知回
路によって検知されない可能性があるからである。更
に、入力端子が接続されているデータバス上にトライス
テート条件が存在すると、検知回路に対して誤った遷移
を与える場合がある。

【０００７】電力散逸を制限するための別の先行技術
は、特定の行ラインによって動作される活性（アクティ
ブ）ビットライン負荷を減少させることである。例え
ば、各「行」に対して複数個の行デコーダを設けること
が可能であり、従って行アドレスと最大桁列アドレスビ
ットの組合わせが１個の行デコーダを選択し、各選択さ
れる行内のメモリセルの数が減少される。この様な技術
は活性電力を減少させるが、付加的な行デコーダを構成
するために集積回路チップの寸法は増加されねばならな
い。このことは、回路の製造コストを増加させるばかり
か、該回路を所望のパッケージ寸法内にはめ込む場合に
問題が発生する場合がある。

【０００８】行ラインの一部を選択するための別の先行
技術は、Ｓａｋｕｒａｉｅｔａｌ．「ダイナミック
二重ワードラインを有する低電力４６ｎｓ２５６ｋｂｉ
ｔＣＭＯＳスタチックＲＡＭ（ＡＬｏｗＰｏｗｅｒ
４６ｎｓ２５６ｋｂｉｔＣＭＯＳＳｔａｔ
ｉｃＲＡＭｗｉｔｈＤｙｎａｍｉｃＤｏｕｂｌ
ｅＷｏｒｄＬｉｎｅ）」、ＩＥＥＥ・ジャーナル・
ソリッド・ステート・サーキッツ、Ｖｏｌ．ＳＣ−１
９、Ｎｏ．５（ＩＥＥＥ、１９８４年１０月）、ｐｐ．
５７８−５８５の文献に記載されている。この文献に記
載されている技術では、各ビットをアクセスする場合に
２本のワードラインを使用しており、１本はメインのワ
ードラインＭＷＬであり且つ他方はより小さなセクショ
ンのワードラインＳＷＬである。上掲したＳａｋｕｒａ
ｉｅｔａｌ．の文献の図２に示されている如く、メ
インワードラインは行デコーダによって提供され、セク
ションワードラインを駆動するためにＮＯＲゲートが列
デコーダによって制御され、各セクションに対するＮＯ
Ｒゲートは互いに並列的に接続されており、それら全て
はメインワードラインから離れている。この様に、選択
されたセクションにおける行の部分のみがアクセスされ
る。しかしながら、この方法は、付加的なレベルの導
体、即ち第二アルミニウム層を必要とする（５７９頁、
右側欄、表ＩＩ参照）。この様な付加的なプロセス複雑
性は、勿論、極めてコスト高なものである。更に、行デ
コーダからのメインワードラインは、選択されたセクシ
ョンワードラインが活性状態に止どまる全期間に対して
付勢された状態のままでなければならない。

【０００９】

【発明が解決しようとする課題】本発明の目的とすると
ころは、一つの行ラインが付勢された後に選択されるメ
モリセルの数を制限することにより電力散逸を減少させ
たメモリアーキテクチャを提供することである。本発明
の別の目的とするところは、メモリ装置のパワーアップ
期間中に複数個の行ラインのパワーオンを防止する制御
回路を有するメモリアーキテクチャを提供することであ
る。

【００１０】

【課題を解決するための手段】本発明は、行及び列の状
態に配列したメモリセルからなる１個又はそれ以上のア
レイを有する集積メモリ回路内に組込むことが可能であ
る。行アドレスに従って一行のメモリセルを選択した後
に、列アドレスビットのうちのあるものが使用されるべ
き行の部分を選択し、且つその行の選択されなかった部
分に対する行ラインは脱付勢化される。該行ラインの部
分を付勢された状態に維持するためにラッチ用リピータ
が使用され、従って選択された部分の何れの側における
行ラインもディスエーブルさせることが可能である。ラ
ッチ型リピータは、行ラインの選択の後にリピータを分
離し、且つ選択されなかったサブアレイと関連するリピ
ータを放電するために単一の信号（又は１個の信号とそ
の補数）のみが必要とされるに過ぎない態様で構成され
ている。

【００１１】

【実施例】図１を参照すると、本発明の好適実施例を組
込んだ集積回路メモリ１のブロック図が示されている。
メモリ１は集積回路メモリであり、例えば、２²⁰即ち
１，０４８，５７６個の格納位置乃至はビットを持った
スタチックランダムアクセスメモリ（ＳＲＡＭ）であ
る。この実施例におけるメモリ１は幅広ワードメモリで
あり、各々が８ビットの２¹⁷即ち１２８ｋ個のアドレス
可能な位置として構成されたメモリである。従って、例
えば、読取り動作において、メモリ位置の一つへアクセ
スすると、８個の入力／出力端子ＤＱにおいて８個のデ
ータビットが表われる。この実施例におけるメモリ１の
電気的構成は、１０２４行×１０２４列であり、各通常
のメモリ動作において８個の列がアクセスされる。

【００１２】この実施例のメモリ１において、メモリア
レイは８個のサブアレイ１２₀ 乃至１２₇ に分割されて
おり、各サブアレイは１０２４個の行と１２８個の列と
を有している。メモリ１は、唯一のメモリアドレスを特
定するために必要とされる１７個のアドレスビットを受
取るために１７個のアドレス端子Ａ０乃至Ａ１６を有し
ている。従来の態様においては、これら１７個のアドレ
ス端子からの信号はアドレスバッファ（不図示）によっ
てバッファされる。この様なバッファ動作の後に、これ
らのアドレス端子のうちの１０個（Ａ７乃至Ａ１６）に
対応する信号が行デコーダ１４によって受取られ、１０
２４個の行のうちで行デコーダ１４によって付勢される
べきものを選択する。

【００１３】図１は、サブアレイ１２同士の且つ行デコ
ーダ１４に対しての相対的な物理的位置を概略示してい
る。以下に更に詳細に説明する如く、サブアレイ１２内
の一行のメモリセルの選択は行ラインによって行なわ
れ、該行ラインのうちの一つは、端子Ａ７乃至Ａ１６に
おける行アドレスの値に従って行デコーダ１４から駆動
される。行デコーダ１４が中央に位置しており且つその
両側にサブアレイ１２が配設されている図１に示したよ
うな構成においては、最大桁列アドレスビット（この実
施例においてはアドレス端子Ａ６）も行デコーダ１４に
よってデコードされ、従ってこの最大桁列アドレスビッ
トに従って中央に位置された行デコーダ１４の片側のみ
の行ラインが付勢されるようにすることが望ましい。１
本の行ラインが付勢されると、メモリセルの内容が従来
の態様でそれらの対応するビットラインと接続される。
サブアレイ１２内のビットライン上のデータ状態を検知
し且つ格納するためにセンスアンプ１３が設けられてい
る。注意すべきことであるが、本発明に従い、多くの従
来の構成及び配列を有するセンスアンプ１３をメモリ１
において使用することが可能であり、この様な配列とし
ては、各ビットライン対に対して１個のセンスアンプを
割当てること、又は複数個のビットライン対に対して１
個のセンスアンプを割当てどのビットライン対が検知さ
れるべきであるかの選択は列アドレスに従って列デコー
ダ１８によって行なわれるものなどを包含している。

【００１４】活性動作期間中に消費される電力を減少さ
せるために、この実施例においては、各活性サイクル期
間中にサブアレイ１２のうちの一つのみが付勢された状
態とされ、付勢された状態に止どまるサブアレイ１２の
選択は所望のメモリアドレス（即ち、列アドレスのうち
の３個のビット）によって決定される。このことは、サ
ブアレイ１２の間及び行デコーダ１４とサブアレイ１２
₃ 及び１２₄ との間に設けられているリピータ１６によ
って行なわれる。リピータ１４は、選択された行ライン
の付勢された状態を通過させ、且つ、更に詳細に以下に
説明する如く、選択されたサブアレイ１２に対する選択
された行ラインの付勢された状態をラッチし且つ選択さ
れないサブアレイ１２に対する行ラインを脱付勢化させ
る。この構成は、アクセスされたメモリ位置の８個の全
てのビットが同一のサブアレイ１２内に位置されること
を必要とする。

【００１５】残りの７個のアドレス端子（Ａ０乃至Ａ
６）に対応する信号が列デコーダ１８によって受取ら
れ、リピータ１４を制御してラインＲＳＴ０乃至ＲＳＴ
７によりサブアレイ１２のうちの一つの選択状態を維持
する。列デコーダ１８も、従来の態様で、該列アドレス
値の残部に応答して、選択されたサブアレイ１２におけ
る所望の列を選択する。行デコーダ１４及び列デコーダ
１８へのアドレス値の送信のために単一のラインが示さ
れているが、多数の従来のメモリにおける如く、デコー
ド動作を簡単化するために、アドレスバッファから該デ
コーダへ各アドレスビットの真の値とその補数の値の両
方を送信させることも可能であることに注意すべきであ
る。

【００１６】本発明のこの実施例においては、更に、メ
モリ１内に入力／出力回路２０が設けられており、それ
は、ｎビットバス２１を介して列デコーダ１８と連結さ
れており、且つ入力／出力端子ＤＱ、書込みイネーブル
端子Ｗ_及び出力イネーブル端子ＯＥを有している。入
力／出力回路２０は、メモリ１へ供給されたアドレス値
に従って選択されるメモリセルと入力／出力端子ＤＱと
の間の通信を与え且つ制御するための通常の回路を有し
ており、従って、その詳細な説明は割愛する。注意すべ
きことであるが、入力／出力幅に関し、且つ共通ではな
く専用の入力／出力端子を具備するメモリ１の多数のそ
の他の構成を有するものも本発明を使用することが可能
である。

【００１７】メモリ１は、更に、タイミング制御回路２
２を有しており、それは、従来の態様で、メモリサイク
ル期間中にメモリ１の種々の部分の動作を制御する。注
意すべきことであるが、タイミング制御回路２２は、図
１によって暗示される如く、特定のブロックの回路では
なく、通常、メモリ１内の種々の部分の動作を制御する
ためにメモリ１内に分散されている。タイミング制御回
路２２は、例えば、メモリ１の動作をイネーブル及びデ
ィスエーブルさせる端子ＣＥからの信号を受取る。注意
すべきことであるが、あるスタチックメモリの場合に
は、タイミング制御回路２２が、メモリ１の動作をダイ
ナミックに制御するために、従来のアドレス遷移検知回
路（不図示）に従って応答することも可能である。注意
すべきことであるが、この様なアドレス遷移検知に従っ
ての制御は、本発明のこの実施例において好適なもので
ある。なぜならば、更に詳細に以下に説明する如く、リ
ピータ１６の制御は、好適には、１サイクル内において
動的に実施されるからである。図１に示した如く、タイ
ミング制御回路２２からのラインＳＥＬは、以下に説明
する如く、リピータ１６を制御するためにリピータ１６
へ接続されている。

【００１８】メモリ１は、更に、パワーオンリセット回
路２４を有している。パワーオンリセット回路２４は、
電力供給端子Ｖ_ccからバイアス電圧を受取り（勿論、図
示していない接続によってメモリ１のその他の部分も同
じである）、且つメモリ１が初期的にパワーアップした
後にＶ_cc電源が十分なレベルに到達したことを表わす信
号をラインＰＯＲ上に発生し、メモリ１の一部が不定の
即ち不所望の状態にパワーアップすることを防止する。
以下に詳細に説明する如く、且つ１９９０年８月１７日
に出願され本願出願人に譲渡されている米国特許出願第
５６９，０００号に記載されている如く、パワーオンリ
セット回路２４は、図１内のタイミング制御回路２２へ
のラインＰＯＲの接続によって示唆される如く、メモリ
１の他の部分を同様に制御することも可能である。上記
の米国特許出願第５６９，０００号は、更に、パワーオ
ンリセット回路２４の好適な形態を記載しているが、本
発明においては、従来のパワーオンリセット回路を使用
することも可能である。

【００１９】図１０を参照して、本発明のこの実施例に
基づくパワーオンリセット回路１４０の好適な構成及び
動作について説明する。パワーオンリセット回路１４０
は、電源電圧Ｖ_cc及び接地基準電圧Ｖ_ssを受取る。Ｖ_cc
及びＶ_ssは、ＣＭＯＳラッチ１４２内のトランジスタを
バイアスする。ラッチ１４２は、交差結合したＣＭＯＳ
インバータから構成されたラッチであり、且つＶ_ccとそ
の中の交差結合したノードＣ１との間に接続されたコン
デンサ１４４を有すると共に、Ｖ_ssとその中の交差結合
された他のノードＣ２との間に接続されているコンデン
サ１４６を有している。以下に更に詳細に説明する如
く、コンデンサ１４４及び１４６は、メモリ１のパワー
アップ時にラッチ１４２をプリセットする。

【００２０】ラッチ１４２は、交差結合されたノードＣ
２へ接続されている一連のインバータ７２を介して、ラ
インＰＯＲへその論理状態を通信する。この一連のイン
バータにおけるインバータ７２の数（この実施例におい
ては６個）は、ラッチ１４２のスイッチングとラインＰ
ＯＲの遷移との間の遅延時間を決定する。一連のインバ
ータ７２内において、コンデンサ１５０の一方のプレー
トがノードＣ２からの奇数個のインバータであるインバ
ータ７２の入力端（この場合には、ノードＣ２から５番
目のインバータ７２の入力端）へ接続されており、他方
のプレートはＶ_ccへ接続されている。更に、一連のイン
バータ７２の中で、コンデンサ７４の一方の側部がイン
バータ７２のうちの一つ、好適にはノードＣ２から奇数
番目のインバータであるインバータ７２の入力端へ接続
されており（この場合には、コンデンサ７４がノードＣ
２から３番目のインバータ７２の入力端へ接続されてい
る）、且つその他方のプレートはＶ_ccへ接続されてい
る。コンデンサ７４はパワーオンリセット回路１４０の
動作を安定化させるべく作用し、従って、それは、Ｖ_cc
が本回路のトリップ点の周りで小さな振れを発生する場
合に迅速に振動することはない。コンデンサ７４は、更
に、以下に詳細に説明する如く、一連のインバータ７２
の動作を遅滞化させる。

【００２１】パワーオンリセット回路１４０は、更に、
Ｖ_ccとＶ_ssとの間でバイアスされた計時型スイッチ１４
８を有している。Ｖ_ccはＰチャンネルトランジスタ１５
２のソースへ接続されており、該トランジスタのゲート
は、一連のインバータ７２内に接続されているコンデン
サ１５０のプレートへ接続されている。トランジスタ１
５２のドレインはＮチャンネルトランジスタ１５４のド
レインへ接続されており、トランジスタ１５４のゲート
はＶ_ccへ接続されており且つそのソースはＶ_ssによって
バイアスされている。トランジスタ１５２は、好適に
は、トランジスタ１５４よりも大型であり、そのＷ／Ｌ
は、それぞれ、１０及び４のオーダーである。トランジ
スタ１５２及び１５４のドレインはコンデンサ１５６の
一方のプレートへ接続されており、該コンデンサの他方
のプレートはＶ_ssへ接続されると共にトランジスタ１５
８のゲートへ接続されており、トランジスタ１５８のド
レインはラッチ１４２の交差結合したノードＣ１へ接続
されており、そのソースはＶ_ssへ接続されている。以下
の説明から明らかな如く、計時型スイッチ１４８は、Ｖ
_ccのパワーアップの後の所定時間において、ラッチ１４
２をしてその状態を変化させる。

【００２２】注意すべきことであるが、ラッチ１４２、
計時型スイッチ１４８及びインバータ７２の遅延チェー
ンを設けることはパワーオンリセット回路においては従
来公知である。図１０に示したリセット回路６０などの
ようなリセット回路を包含することのないこの様な従来
のパワーオン回路は、パワーオン回路の状態が電力損失
の場合に迅速にリセットされない短期間の電力損失の場
合に不正確な動作を発生する場合がある。電源電圧が失
われ次いでパワーオンリセット回路がその適切な初期状
態へ復帰する時間の前に回復されると、パワーオンリセ
ット回路は、パワーオンが完全に発生したことを回路の
残部へ信号を直ぐに発生し（即ち、電力損失の時に発生
されたものと同一の信号）、且つ完全なパワーアップが
発生する前に回路の正常の動作をイネーブルさせる。こ
のことは、回路の残部をランダムな、従って潜在的には
不所望な状態で初期化することを可能とする。

【００２３】しかしながら、本発明のこの実施例によれ
ば、パワーオンリセット回路１４０は、更に、リセット
回路６０を有しており、それは、電源電圧Ｖ_ccがあるレ
ベル以下に降下するとパワーオンリセット回路１４０の
状態が完全に且つ迅速にリセットされることを確保す
る。リセット回路６０はＮチャンネルトランジスタ６２
を有しており、そのソース対ドレイン経路はラッチ１４
２の交差結合したノードＣ２とＶ_ccとの間に接続されて
おり、且つそのゲートはコンデンサ６６の一方のプレー
トに結合されており、該コンデンサの他方のプレートは
Ｖ_ssへ接続されている。トランジスタ６２のゲートは、
更に、トランジスタ６８及び７０のソースへ接続されて
いる。Ｎチャンネルトランジスタ６８及び７０の各々
は、それらのドレインをＶ_ccへ接続しており、トランジ
スタ６８のゲートはトランジスタ６２のゲートへ接続し
ており、且つトランジスタ７０のゲートはＶ_ccへ接続し
ている。リセット回路６０の動作に関して以下に説明す
る如く、トランジスタ６２は、それがトランジスタ６８
のスレッシュホールド電圧よりも低いスレッシュホール
ド電圧を有するように構成することが望ましい。従来公
知の如く、このことは、トランジスタ６２及び６８に対
して異なったスレッシュホールド調整用イオン注入を行
なうことによって達成するか、又は、トランジスタ６８
のＷ／Ｌ比よりもトランジスタ６２のＷ／Ｌ比を著しく
大きくすることによって実現することが可能である。

【００２４】リセット回路６０を包含するパワーオンリ
セット回路１４０の動作について、Ｖ_ccに対して何ら電
力が印加されておらず且つメモリ１がパワーアップされ
る状態から開始して説明する。Ｖ_ccが無電力条件からラ
ンプアップすると、コンデンサ１４４及び１４６はラッ
チ１４８をして、それにそれぞれ接続されているコンデ
ンサ１４４及び１４６の作用によって、ノードＣ１が高
レベルであり且つノードＣ２が低レベルである状態にセ
ットさせる。交差結合されたノードＣ２における低論理
レベルは、６個のインバータ７２を介して、ラインＰＯ
Ｒに低論理レベルを与える。このことは、メモリ１の残
部に対し、特に評価論理３０に対して、メモリ１がいま
だに十分にパワーアップされていないことを表わす。こ
の初期状態において、リセット回路６０内のトランジス
タ６２はオフ状態を維持する。なぜならば、そのゲート
（コンデンサ６６における）はトランジスタ７０を介し
ていまだにチャージアップしていないからである。

【００２５】パワーアップが開始すると、ノードＣ２に
続く奇数個のインバータ７２の入力端へ接続されており
且つコンデンサ１５０のプレートへ接続されている計時
型スイッチ１４８内のトランジスタ１５２のゲートは低
論理レベルにある。なぜならば、ノードＣ２が低状態で
あるからである。従って、トランジスタ１５２は、Ｖ_cc
がパワーアップ期間中にあるレベルを超えて上昇する
と、ターンオンされ、一方トランジスタ１５４もターン
オンされ、トランジスタ１５２はトランジスタ１５４よ
りもかなり大型であるので、トランジスタ１５２及び１
５４のドレインにおけるノードはＶ_ccへ向けてプルされ
る。パワーアップにより電源電圧Ｖ_ccがあるレベルに到
達した後に、例えば３．３Ｖ、トランジスタ１５８のゲ
ートはトランジスタ１５２のドレインに追従するので、
トランジスタ１５８もターンオンし、ノードＣ１をＶ_cc
へ向けて低状態へプルする。このことは、交差結合した
ノードＣ１を低論理レベルへプルし、且つラッチ１４２
をスイッチさせ、従ってノードＣ２において高論理レベ
ルが与えられる。チェーン内の５番目のインバータ７２
の入力におけるコンデンサ１５０のチャージアップを包
含する一連のインバータ７２のチェーンを介してのリッ
プル動作に必要な時間の後に、ラインＰＯＲは高論理レ
ベルへ移行し且つ評価論理３０を包含するメモリ１の残
部に対してパワーアップが発生したことを表わす。Ｖ_cc
がトリップレベルに到達した時刻とラインＰＯＲ上へ高
論理レベルの発生との間の好適な時間遅延の一例は１０
ナノ秒のオーダーである。

【００２６】ノードＣ２における高論理レベルが一連の
インバータ７２からなるチェーンを介してリップル動作
すると、コンデンサ１５０が充電されて、トランジスタ
１５２のゲートが高電圧となり、そのことはＰチャンネ
ルトランジスタ１５２をターンオフさせる。この時に、
ゲートがＶ_ccであるトランジスタ１５４の動作に起因し
て、トランジスタ１５８のゲートが低状態へプルされ、
トランジスタ１５８をターンオフさせる。このことは、
ラッチ１４２の動作によってノードＣ１を低論理レベル
に保持することを可能とするが、それに対して何ら外部
的な駆動電圧が印加されることはない。その結果、リセ
ット回路６０は、電源電圧Ｖccにおける電圧喪失の場合
に、ラッチ１４２をその前の状態に容易にリセットさせ
ることが可能である。

【００２７】更に、パワーアップの後、Ｎチャンネルト
ランジスタ７０の動作に起因して、トランジスタ６２の
ゲートは約Ｖ_cc−Ｖ_t70 の電圧にあり（Ｖ_t70 はトラン
ジスタ７０のスレッシュホールド電圧）、そのことはト
ランジスタ６２をターンオンさせる。このことは、トラ
ンジスタ６２を介してノードＣ２をＶ_ccへ接続させ、そ
れは、更に、ノードＣ２を高状態に保持することを助
け、且つ、ラッチ１４２の動作によって、ノードＣ１を
低状態に保持することを助ける。従って、ラッチ１４２
は、Ｖ_ccがパワーアップされた状態にある限りこの状態
に維持され、パワーアップされた状態はラインＰＯＲ上
における高論理レベルによって表わされる。

【００２８】しかしながら、電源電圧Ｖ_ccがその公称動
作レベルより下のあるレベルに降下すると、パワーオン
リセット回路１４０はリセット回路６０によってリセッ
トされる。Ｖ_ccが０Ｖへ向けて降下すると、トランジス
タ６２のゲートは、Ｖ_ccの電圧よりも約Ｖ_t68 だけ高い
レベルに止どまりながらＶ_ccに追従する。この電圧は、
コンデンサ６６が以前にＶ_cc−Ｖ_t70 へ充電されており
且つトランジスタ６８が順方向バイアスされたダイオー
ドとして作用するので、電源電圧Ｖ_ccが０Ｖへ到達する
と、トランジスタ６２のゲートに止どまる。上述した如
く、トランジスタ６２のスレッシュホールド電圧はトラ
ンジスタ６８のスレッシュホールド電圧よりも低いの
で、トランジスタ６２は、電源電圧Ｖ_ccが０Ｖに到達し
た場合に、オン状態である。このことは、低論理レベル
にある（０Ｖ）ラッチ１４２の交差結合したノードＣ２
をＶ_ccへ放電させる。

【００２９】注意すべきことであるが、Ｐチャンネルト
ランジスタではなくＮチャンネルトランジスタ７０を使
用することが図１０の回路のほとんどのＣＭＯＳ構成の
場合に重要である。ＣＭＯＳにおいて公知の如く、Ｐチ
ャンネルトランジスタが形成されるＮウエル領域は、通
常、Ｖ_ccへバイアスさせて、Ｐチャンネルトランジスタ
のソース対ウエル接合が順方向バイアスされることがな
いことを確保する。この様なＰチャンネルトランジスタ
がトランジスタ７０の代わりに使用される場合には（勿
論、そのゲートはトランジスタ６２のゲートへ接続して
同一の機能を実現させる）、トランジスタ６２のゲート
は、電源電圧Ｖ_ccが接地へ降下すると、Ｖ_t68 ではな
く、順方向バイアスされたＰＮ接合電圧降下（０．７Ｖ
のオーダー）へクランプされる。トランジスタ６２のス
レッシュホールド電圧がこの電圧降下よりも高い場合に
は、トランジスタ６２は導通状態とはならず、且つリセ
ット回路６０はラッチ１４２内のノードＣ２を迅速に放
電するべく動作可能となることはない。従って、Ｖ_ccが
降下する場合にトランジスタ６２のゲートに対して逆バ
イアスしたダイオードを提供し、トランジスタ６２のゲ
ートがＶ_t68 の電圧へ降下することを可能とするＮチャ
ンネルトランジスタ７０を使用することが望ましい。

【００３０】Ｖ_ccが降下する場合におけるノードＣ２の
この接地への放電は、Ｖ_ccに関する電圧損失が短いもの
であったとしても、パワーオンリセット回路１４０が適
切に動作することを確保する。パワーオンリセット回路
１４０の適切な動作は、パワーアップ後のある時間の長
さの間ラインＰＯＲ上に低論理レベルを発生させ、即
ち、ラインＰＯＲが高状態へ復帰するある時間までの間
Ｖ_ccがあるレベルより高い状態にある間である。この様
な動作は、図１０の回路の場合、ラッチ１４２が、パワ
ーアップによって、ノードＣ１が高状態でノードＣ２が
低状態であり計時型スイッチ１４８がラッチ１４２のス
イッチングを発生させ且つその後にラインＰＯＲ上に高
論理信号を発生する状態へセットすることを必要とす
る。短期間の電力損失であって、その後に適切なパワー
オンリセット手順が所望される場合には、リセット回路
６０は、トランジスタ６２を介してノードＣ２（及びコ
ンデンサ１４６）を放電することによってラッチ１４２
のリセット動作を確保する。このリセット回路６０によ
って与えられる放電経路がない場合には、コンデンサ１
４６はリークによって十分に放電することができない場
合があり、従って電源電圧Ｖ_ccにおける短期間の電圧損
失の後パワーアップされるとノードＣ２を再度低状態へ
セットする場合がある。

【００３１】更に注意すべきことであるが、コンデンサ
６６は、更に、パワーアップが開始する場合にトランジ
スタ６２がターンオンする速度を遅滞化させる。このこ
とは、トランジスタ６２を介してノードＣ２の時期尚早
な充電ではなく、パワーアップによりラッチ１４２の状
態を変化させるのが計時型スイッチ１４８の動作である
ことを確保する。従って、コンデンサ６６により、リセ
ット回路６０は、パワーアップシーケンス期間中に、パ
ワーオンリセット回路１４０の動作を乱すことはない。

【００３２】次に、図１０ａ及び図１０ｂを参照して、
リセット回路６０の代わりにパワーオンリセット回路１
４０内に設けることの可能な別のリセット回路６０ａ及
び６０ｂの構成及び動作について詳細に説明する。図１
０ａは第一変形例のリセット回路６０ａを示しており、
それは、トランジスタ６２を有しており、該トランジス
タのソース対ドレイン経路はラッチ１４２の交差結合し
たノードＣ２とＶ_ccとの間に接続されており且つそのゲ
ートは、図１０のリセット回路６０における如く、トラ
ンジスタ６８のソースへ接続されている。図１０のリセ
ット回路６０と異なり、リセット回路６０ａは、トラン
ジスタ６２のゲートとＶ_ssとの間に接続されたコンデン
サ６６を有していない。図１０の場合における如く、ト
ランジスタ６８はダイオード形態で設けられており、そ
のソース対ドレイン経路はＶ_ccとトランジスタ６２のゲ
ートとの間に接続されており、そのゲートはトランジス
タ６２のゲートへ接続されている。Ｎチャンネルトラン
ジスタ７０及び７１はダイオードの形態に構成されてお
り、且つトランジスタ６２のゲートとＶ_ccとの間に直列
接続されており、それらがトランジスタ６２のゲートに
関してＶ_ccが正であるように順方向バイアスされるべく
方向付けされている。

【００３３】図１０ａのリセット回路６０ａは、Ｖ_ccと
トランジスタ６２のゲートとの間の直列トランジスタ７
０及び７１のために、電源Ｖ_ccのパワーアップ期間中に
トランジスタ６２のゲートの充電を遅延させ且つクラン
プし、従ってトランジスタ６２は、ラッチ１４２（図１
０に示してある）がスイッチした後までターンオンする
ことはない。所望により、トランジスタ６２のターンオ
ンを更に遅延させるために、トランジスタ７０及び７１
と直列的に付加的なトランジスタを設けることが可能で
ある。しかしながら、電源電圧Ｖ_ccが降下する場合にト
ランジスタ６２がノードＣ２を放電することが可能であ
るためには、Ｖ_ccとトランジスタ６２のゲートとの間に
直列接続されるトランジスタの数は、トランジスタ６２
のゲートにおける電圧がそのスレッシュホールド電圧よ
りも低い電圧にクランプされるほど大きなものであって
はならない。この様な場合には、パワーアップ期間中に
トランジスタ６２がターンオンすることがなく、且つパ
ワーダウン期間中にもターンオンすることがなく、リセ
ット回路６０の動作が排除される。注意すべきことであ
るが、クランプされる電圧に影響を与えることなしにパ
ワーアップ期間中にトランジスタ６２のゲートの充電動
作における遅延を更に助けるために、図１０ａの直列接
続されている複数個のトランジスタ７０，７１と結合し
て、図１０におけるコンデンサ６６におけるのと同様の
態様で、トランジスタ６２のゲートへコンデンサを接続
させることが可能である。

【００３４】次に、図１０ｂを参照して、リセット回路
６０に置換して図１０のパワーオンリセット回路１４０
において使用する本発明の別の実施例に基づくリセット
回路６０ｂについて説明する。リセット回路６０ｂは図
１０のリセット回路と同様に構成されており、トランジ
スタ６２のソース対ドレイン経路はラッチ１４２の交差
結合したノードＣ２とＶ_ccとの間に接続されている。ト
ランジスタ６２のゲートはＮチャンネルトランジスタ７
０へ接続されており、更にコンデンサ６６の一方のプレ
ートへ接続されている。図１０における如く、トランジ
スタ７０は、Ｖ_ccとトランジスタ６２のゲートとの間に
ダイオード形態で接続されており、そのゲートはＶ_ccへ
接続されている。リセット回路６０ｂは、更に、Ｎチャ
ンネルトランジスタ６８及び７３を有しており、それら
のソース対ドレイン経路はＶ_ccとトランジスタ６２のゲ
ートとの間に直列的に接続されており、且つそれらのゲ
ートの各々はトランジスタ６２のゲートへ接続されてい
る。注意すべきことであるが、トランジスタ６８及び７
３は、それらのスレッシュホールド電圧がトランジスタ
６２のスレッシュホールド電圧と同一であるように製造
することが可能である。

【００３５】図１０に関して上述した如く、リセット回
路６０（及び６０ａ及び６０ｂ）が適切に動作するため
には、トランジスタ６２が、電源電圧Ｖ_ccがパワーダウ
ン、０Ｖへパワーダウンされる場合であっても、その様
な時にオンでなければならない。リセット回路６０にお
いて、このことは、トランジスタ６２及び６８のスレッ
シュホールド電圧が異なり、即ちトランジスタ６２のス
レッシュホールド電圧がトランジスタ６８のそれよりも
低いようにこれらのトランジスタを製造することによっ
て達成されている。しかしながら、この様な製造上の条
件は、メモリ１を製造するために使用される製造プロセ
スと適合性がない場合がある。更に、集積回路の製造プ
ロセスにおける多数の変数はスレッシュホールド電圧に
対して著しい影響を有するものであることが知られてい
る。別のリセット回路６０ｂは、直列トランジスタ６８
及び７３を使用していることにより、リセット回路６０
よりも潜在的に製造プロセス上の影響を受けることが少
ない回路を提供している。パワーアップにおいて、リセ
ット回路６０ｂは図１０のリセット回路６０と同様に動
作する。しかしながら、電源電圧Ｖ_ccがパワーダウンさ
れると、トランジスタ６２のゲートが降下する電圧はト
ランジスタ６８及び７３によってＶ_cc＋Ｖ_t68 ＋Ｖ_ds73
へ保持され、尚Ｖ_ds73はトランジスタ７３のソース対ド
レイン経路の直列電圧降下である。従って、トランジス
タ６２及び６８のスレッシュホールド電圧が等しい状態
で（即ち、Ｖ_t62 ＝Ｖ_t68 ）パワーダウンにおいてトラ
ンジスタ７０が逆バイアスされると、トランジスタ６２
のゲートにおける電圧はそのスレッシュホールド電圧を
超えてＶ_cc（即ち、トランジスタ６２のソース）よりも
一層高くなる。従って、トランジスタ６２はノードＣ２
をパワーダウンしたＶ_ccへ放電させるべく作用し、ラッ
チ１４２をリセットさせる。

【００３６】ダイオード形態ではなくトランジスタ７３
のゲートをトランジスタ７２のゲートへ接続すること
は、電源電圧Ｖ_ccがパワーアップされる場合にトランジ
スタ６２のゲートにおける電圧を制御する目的のために
リセット回路６０ｂにおいて好適である。電圧Ｖ
_ds73は、トランジスタ７３のスレッシュホールド電圧よ
りも大きさが小さく、従って、トランジスタ６２のゲー
トにおける電圧は、交差結合したノードＣ２を放電する
のに必要なものよりも高くなることはない。このこと
は、パワーアップする場合に、電源電圧Ｖ_ccがトランジ
スタ６８，７０，７３を介してトランジスタ６２のゲー
トへ容量的に結合し且つその時においてトランジスタ６
２のゲートに存在する電圧と加算的となるので、有利で
ある。上述した如く、計時型スイッチ１４８の動作の前
にトランジスタ６２がターンオンされることがないこと
が望ましい。なぜならば、このことは、Ｖ_ccの完全なパ
ワーアップの前にラッチ１４２をスイッチさせることが
あるからである。この様なトランジスタ６２を介しての
時期尚早な導通の蓋然性は、電源Ｖ_ccのパワーアップの
時におけるそのゲートにおける一層高い電圧と共に増加
する。従って、リセット回路６０ｂは、パワーダウン期
間中にトランジスタ６２のゲートにおける電圧を導通の
ために十分な高さであるがこの様な不所望の条件の蓋然
性を減少させるために過剰に高いものでない電圧に維持
する。

【００３７】別のリセット回路６０ｂにおいては、異な
ったスレッシュホールド電圧に回路動作が依存すること
を減少することから製造プロセスによる影響を減少させ
ている。トランジスタ６２及び６８は同一の寸法で且つ
集積回路において実質的に同一の位置に製造することが
可能であり、その場合には、製造プロセスにおける変動
がトランジスタ６２及び６８に与える影響は同一となる
傾向がある。直列トランジスタ７３を設けているので、
トランジスタ６２は、該ラッチがリセットするのに十分
に長い間パワーダウン条件においてオン状態に止どま
る。

【００３８】勿論、図１０のリセット回路６０と比較し
て、図１０ａ及び図１０ｂのリセット回路６０ａ及び６
０ｂの別の実施例は１個又はそれ以上の付加的なトラン
ジスタを必要とする。尚、当業者はこれらの変形例のう
ちの一つ、又はこれらの変形例から自明なその他の変形
例から、製造プロセス変動、回路条件及びその他の設計
中の特定の回路のファクタに基づいて、所望の一つを選
択することが可能であることは勿論である。

【００３９】上述した如く、電力消費を減少する目的の
ために、本実施例に基づくメモリ１は、三つの最大桁列
アドレスビットによって選択される８個のサブアレイ１
２のうちの一つのみを付勢させる。この実施例において
は、サブアレイ１２の間及び行デコーダ１４とサブアレ
イ１２₃ 及び１２₄ の各々との間に、選択したサブアレ
イ１２内における付勢した行ラインの印加を維持し且つ
所定の時間期間の後に他のサブアレイ１２内の行ライン
を脱付勢化させるためのリピータ１６が設けられてい
る。この様に、列アドレス（特に３個の最大桁ビット）
がワードラインの印加を制御し、従って選択されたサブ
アレイ１２内のワードラインの部分のみが全体的なメモ
リ動作サイクルに対して付勢される。列デコーダ１８
も、列アドレスの残りのビットの値に従って、選択され
たサブアレイ１２内の１２８個の列のうちの８個を選択
する。この実施例においては、更に、活性電力消費を減
少させる目的のために、所望のメモリビットと関連する
選択されたサブアレイ１２内のセンスアンプ１３のみが
付勢される。列デコーダ１８によってその様に選択され
たセンスアンプ１３は、バス２１を介して入力／出力回
路２０と通信状態とされ、それにより、選択されたメモ
リセルからのデータの読取り又はそのセルに対してのデ
ータの書込みを従来の態様で実施することが可能であ
る。

【００４０】勿論、本明細書に記載する本発明と関連し
てメモリ１の別の多くの構成のものを使用することが可
能である。この様な構成の例としては、通常動作におい
て単一ビットが入力又は出力されるバイワン（ｂｙ−ｏ
ｎｅ）メモリがある。更に、各サブアレイが入力／出力
端子の一つと関連しているワイドワードメモリ、及びア
レイ全体が通常動作期間中に付勢されるメモリを使用す
ることも可能である。勿論、上述した如く、例えばダイ
ナミックＲＡＭ、ＥＰＲＯＭ、埋め込み型メモリ、二重
ポートＲＡＭ、ＦＩＦＯなどのそれらの各々がそれら自
身の構成を有するその他のメモリタイプのものも本発明
の適用により利益をうることが可能である。

【００４１】更に注意すべきことであるが、サブアレイ
１２のその他の物理的及び電気的構成のものを本発明と
共に使用することが可能である。例えば、２個の行デコ
ーダ１４をメモリ１内に組込むことが可能であり、その
各々が行ライン信号を該メモリの半分へ印加することを
制御することが可能である。１個又は複数個の行デコー
ダ１４を、図１に示した如く中間部ではなく、それと関
連するサブアレイ１２の一端部に沿って位置させること
も可能である。特定のメモリ構成及び製造プロセスに対
して、特定の興味のあるパラメータに従って、当業者に
よってメモリ１の特定のレイアウトを決定することが可
能である。

【００４２】図２を参照して、メモリ１内のリピータ１
６の構成を、サブアレイ１２₄ 及び１２₅ 内の二つの行
のメモリセル２６に関して更に詳細に説明する。この実
施例においては、メモリセル２６はスタチックＲＡＭセ
ルであり、ポリシリコン抵抗プルアップを有する交差結
合したインバータから構成されており、各メモリセル２
６は一対のパストランジスタ２８によって、行ラインＲ
Ｌと一対のビットラインＢＬ及びＢＬ_とに関連してい
る。注意すべきことであるが、メモリセル２６は、１個
のトランジスタと１個のコンデンサからなるタイプのダ
イナミックＲＡＭセルとすることも可能であり、又ＦＡ
ＭＯＳＥＰＲＯＭセル又は従来使用されているその他
の格納セルとすることも可能である。

【００４３】図２は、行ラインＲＬ４₁ 及びＲＬ４₂ を
示しており、その各々はＮチャンネルパストランジスタ
２８のゲートへ接続されており、従って、選択された行
ラインＲＬ４上に高レベルが存在すると、ゲートが選択
された行ラインＲＬ４へ接続されているパストランジス
タ２８は、それらのメモリセル２６をビットライン対Ｂ
Ｌ４及びＢＬ４_へ接続させる。この実施例において
は、サブアレイ１２₄ において、１２８個の列、従って
ビットラインＢＬ４₀ ，ＢＬ４₀ _乃至ＢＬ４₁₂₇ ，Ｂ
Ｌ４₁₂₇ _のそれぞれの対が設けられている。サブアレ
イ１２₅ も同様に構成されている。

【００４４】上述した如く、リピータ１６の各々は、図
１内のタイミング制御回路２２からラインＳＥＬ上の信
号を受取る。更に、リピータ１６₄₁及び１６₄₂（且つ、
全てのリピータ１６₄ ）の各々が列デコーダ１８からラ
インＲＳＴ４を受取り、且つリピータ１６₅₁及び１６₅₂
の各々が列デコーダ１８からラインＲＳＴ５を受取る。
列デコーダ１８からの同様のラインＲＳＴは、同様に、
メモリ１内のその他のリピータ１６を制御する。

【００４５】この実施例における列デコーダ１８からの
ラインＲＳＴの各々は列アドレスの三つの最大桁ビット
Ａ６，Ａ５，Ａ４に従って発生され、これら三つのビッ
トは所望のサブアレイ１２を選択する機能を有してい
る。図２に示した如く、列デコーダ１８は、各アドレス
ビットの真の値及び補数値を包含するか又は受取る。サ
ブアレイ１２₄ 及び１２₅ を選択する場合、列アドレス
ビットＡ６，Ａ５，Ａ４の値は、それぞれ、１００及び
１０１である。従って、ＮＡＮＤゲート３０₄ はその三
つの入力端においてラインＡ６，Ａ５_，Ａ４_を受取
り、且つ従ってラインＲＳＴ４を駆動する。同様に、Ｎ
ＡＮＤゲート３０₅ は、ラインＲＳＴ５を発生するため
に、その三つの入力端においてラインＡ６，Ａ５_，Ａ
４を受取る。勿論、リピータ１６を制御するのに有用な
列デコーダ１８の部分のみが図２に示されており、サブ
アレイ１２の選択された行において所望のビットを選択
するための列デコーダ１８の残部は、所望のメモリアー
キテクチャに従って、従来の態様で構成されている。

【００４６】図３を参照して、リピータ１６₄₁乃至１６
_4nの例に関し、リピータ１６の第一実施例の構成及び動
作について説明する。各リピータ１６₄ は、サブアレイ
１２₄ のその行と関連する行ラインＲＬを受取る。行デ
コーダ１４に隣接するリピータ１６₄ の場合、行ライン
ＲＬは、行デコーダ１４から直接的に駆動される。行デ
コーダ１４に直接的に隣接するものではないリピータの
場合には、その各々に対する入力はその前のリピータ１
６からの行ラインである。例えば、リピータ１６₅ の各
々に対する入力は、行ラインＲＬ４上の対応するリピー
タ１６₄ の出力である。

【００４７】各リピータ１６に関して、入力行ラインＲ
Ｌは、タイミング制御回路２２からのラインＳＥＬへゲ
ートが接続されているＮチャンネルパスゲート３２を介
して連結されている。パスゲート３２は、インバータ３
６の入力端へ接続しており、該インバータの出力端は、
図３の実施例においては、バッファ用のインバータ３８
を介して、出力行ラインＲＬ４へ接続している。インバ
ータ３７の入力端はインバータ３６の出力端へ接続して
おり、且つその出力端はインバータ３６の入力端へ接続
しており、従ってインバータ３６と３７とによってラッ
チが形成されている。インバータ３６，３７，３８は、
従来のインバータであって、例えばＣＭＯＳインバータ
とすることが可能である。各リピータ１６は、更に、Ｎ
チャンネルトランジスタ３４を有しており、そのソース
対ドレイン経路は、インバータ３６の入力端と接地との
間に接続されており、且つそのゲートは、リピータ１６
₄の場合においては、ラインＲＳＴ４によって制御され
る。本実施例においては、インバータ３７は、好適に
は、トランジスタ３４と相対的に弱い駆動能力を有して
おり、従って、トランジスタ３４はインバータ３６及び
３７のラッチの状態をリセットさせることが可能であ
る。更に、好適には、インバータ３７もパストランジス
タ３２と比較して弱いものであり、従って行デコーダ１
４による行ラインの付勢によってラッチの状態を再書込
みすることが可能である。この弱い駆動は、トランジス
タ３４の幅対長さ比と比較して小さな幅対長さ比（Ｗ／
Ｌ）を有するトランジスタをインバータ３７内に使用す
ることによって実現することが可能である。

【００４８】同様に、この実施例によれば、他のサブア
レイ１２と関連するリピータ１６は、図１に示した如
く、列デコーダ１８からの適宜のラインＲＳＴによって
制御されるそれらのトランジスタ３６のゲートを有して
いる。更に、この実施例における全てのリピータ１６
は、タイミング制御回路２２からラインＳＥＬによって
制御されるパスゲート３２を有している。

【００４９】図１，２，３と共に、図４のタイミング線
図を参照して、この実施例のリピータ１６を有するメモ
リ１の動作を、サブアレイ１２₅ 内の行１が選択される
場合について説明する。時間ｔ₀ において、アドレス端
子Ａ０乃至Ａ１６が、所望のメモリアドレス（この場合
は、サブアレイ１２₅ における行１）への遷移が行なわ
れる。列アドレスの最小桁ビット、即ち、端子Ａ０乃至
Ａ３は図４には示されていない。なぜならば、それら
は、リピータ１６の動作の目的のためには「ｄｏｎ’ｔ
ｃａｒｅ」であり、即ち関係がないからである。この
アドレス遷移に応答して、タイミング制御回路２２が時
間ｔ₁ においてラインＳＥＬ上に高論理レベルを発生
し、従って全てのリピータ１６内のパスゲート３２がサ
イクルにおけるこの時点において導通状態となり、行デ
コーダ１４がそれを介して選択された行ライン（この場
合には、行ラインＲＬ１）を駆動することを可能とす
る。更に、該サイクルの開始に応答して、全てのライン
ＲＳＴは、好適には、高論理レベルへ移行し、リピータ
１６内のトランジスタ３４の各々をターンオンさせ、そ
のことは行デコーダ１４による行アドレスのデコード動
作の前に、全ての行ラインＲＬを低論理レベルへリセッ
トさせる。このことは、前のサイクルにおいてイネーブ
ルされた行ラインＲＬが低レベルへ放電されることを確
保することにより、ただ一つの行ラインＲＬのみが新た
なサイクルにおいてイネーブルされることを確保する。

【００５０】時間ｔ₁ において又はその近傍において、
好適にはラインＳＥＬが高論理レベルへ移行する前又は
それと同時に、列デコーダ１８が全てのラインＲＳＴ上
に低論理レベルを供給し、従って全てのリピータ１６に
対してトランジスタ３４がターンオフされる。このこと
は、行デコーダ１４及びインバータ３８に対し行ライン
負荷を減少するために好適であり、従って電力散逸が一
つの行の選択において減少され、且つ選択された行ライ
ンＲＬを付勢する速度に関して妥協を適用することはな
い。このことは、ＮＡＮＤゲート３０へ供給される場合
に、タイミング制御回路２２が全てのアドレスラインＡ
６，Ａ６_，Ａ５，Ａ５_，Ａ４，Ａ４_を高状態へプリ
チャージすることによって行なうことが可能である。一
方、列デコーダ１８内のＮＡＮＤゲート３０も、タイミ
ング制御回路２２からのタイミング信号によって制御す
ることが可能であり、従って何れのトランジスタ３４
も、ラインＳＥＬが低論理レベルへ移行する前にターン
オンされることはない。例えば、ラインＲＳＴの各々
は、ラインＳＥＬ上の信号によってそれと関連するＮＡ
ＮＤゲート３０の出力をゲーティング即ちゲート動作す
ることによって発生させることが可能である。

【００５１】行１を選択する端子Ａ７乃至Ａ１６におけ
る行アドレスの値に応答して、行デコーダ１４は時間ｔ
₂ においてラインＲＬ１上に高論理レベルを発生し、そ
れは時間ｔ₃ においてラインＲＬ４₁ 上に表われ、且つ
時間ｔ₄ においてラインＲＬ５₁ 上に表われる。これ
は、同様に、リピータ１６の各々を介してリップル動作
し、従って行１と関連する全てのメモリセル２６はそれ
らのそれぞれのビットライン対ＢＬ及びＢＬ_へ接続さ
れる。

【００５２】選択された行内の全てのメモリセル２６が
行ラインＲＬの付勢及びパスゲート２８のターンオンに
よってそれらのそれぞれのビットラインへ接続されるこ
とを保証するのに十分な遅延時間の後、タイミング制御
回路２２によってラインＳＥＬは低論理レベルへ駆動さ
れ、それは図４の時間ｔ₅ において発生する。これによ
り、リピータ１６の各々はその入力端から分離され、例
えば、図３のリピータ１６₄ は行デコーダ１４からの行
ラインＲＬから分離される。この実施例においては、選
択された行１に対しては、全体の行ラインＲＬ１がリピ
ータ１６を介して付勢されているので、高論理レベルが
ラッチされ且つ行１と関連するリピータ１６の各々に対
しインバータ３６及び３７の動作によって維持される。

【００５３】サブアレイ１２₅ を選択する列アドレスビ
ットＡ６，Ａ５，Ａ４の値に応答し、且つラインＳＥＬ
が低レベルへ復帰した後の時刻において、ＮＡＮＤゲー
ト３０₄ が時間ｔ₆ においてラインＲＳＴ４上に高論理
レベルを発生し、ＮＡＮＤゲート３０₅ がラインＲＳＴ
５上の低論理レベルを維持する。勿論、ラインＲＳＴ５
以外のその他の全てのラインＲＳＴは、ラインＲＳＴ４
と同様に、該列アドレスのこの値に応答して、高論理レ
ベルにある。このラインＲＳＴ（ラインＲＳＴ５以外）
上の状態が、トランジスタ３４をしてリピータ１６の各
々におけるインバータ３６の入力端を接地へ接続させ
る。サブアレイ１２₄ の例においては、ラインＲＳＴ４
は高論理レベルにあり、且つ図３におけるトランジスタ
３４はオンであり、インバータ３６の入力端を接地へ向
けてプルする。トランジスタ３４は、ラッチ用インバー
タ３７内のプルアップ装置と比較して比較的大型である
ので、リピータ１６₄ 内の行１に対するトランジスタ３
４のオン状態は、インバータ３６及び３７からなるラッ
チをして状態を変化させ、時間ｔ₆ において行ラインＲ
Ｌ４1 上に低論理レベルを供給する。このことは、サブ
アレイ１２₄ 内の行１と関連するメモリセル２６用のパ
スゲート２８をターンオフさせ、この非選択状態にある
サブアレイ１２₄ 内のビットラインＢＬ及びＢＬ_を駆
動することから発生するメモリ１の電力消費を減少させ
ている。勿論、その他の非選択状態にあるサブアレイ１
２に対しても同様の動作が発生する。

【００５４】しかしながら、この実施例における選択さ
れたサブアレイ１２₅ に関しては、リピータ１６₅ 内の
トランジスタ３４はターンオンされることはない。なぜ
ならば、ラインＲＳＴ５上のＮＡＮＤゲート３０₅ の出
力が低論理レベルにあるからである。従って、行ライン
ＲＬ５₁ は、その中のインバータ３８の動作により高論
理レベルに維持され、この状態がインバータ３６及び３
７からなるラッチによってラッチされる。従って、サブ
アレイ１２₅ 内の行１と関連するメモリセル２６は選択
状態に維持され、それに対して読取り動作及び書込み動
作の複数個の動作を実施することを可能とする。

【００５５】上述した如く、活性電力を減少させるため
の先行技術は、書込み動作が発生しなかった時間期間の
後に選択された行ライン信号ＲＬのタイムアウトを包含
するものであった。一方、本発明の上述した実施例で
は、この様なタイムアウトなしで、且つそれに関連する
付随的な問題を発生することなしに電力を減少させてい
る。尚、所望により、その様なタイムアウトを本発明と
共に使用することが可能であることに注意すべきであ
る。非選択状態のサブアレイ１２内の行ラインＲＬが放
電された後に、選択状態にあるサブアレイ１２に対する
行ラインＲＬを放電させるために、この様なタイムアウ
トを使用することが可能である。このことは、例えば、
ラインＲＳＴを高レベルへ移行させるＮＡＮＤゲート３
０への信号を供給するタイミング制御回路２２によって
実施することが可能である。端子ＤＱ、端子Ｗ_又は該
アドレスにおける遷移を検知した後に、タイミング制御
回路２２が新たなサイクルの開始を発生させることが可
能である。

【００５６】上述した動作の代わりに、ＮＡＮＤゲート
３０のデコード動作におけるトランジスタ３４が、行デ
コーダ１４及びそれと直列しているパストランジスタ３
２の駆動能力及びバッファ用インバータ３８の駆動能力
と比較して小さなＷ／Ｌを有するように構成することが
可能である。この構成においては、ＮＡＮＤゲート３０
が、該アドレスラインを静的にデコードし、且つライン
ＳＥＬが低状態へ復帰する前に、それらの出力をライン
ＲＳＴ上に供給することが可能である。トランジスタ３
４は、パストランジスタと直列している行デコーダ１４
の駆動と比較して且つバッファ用インバータ３８の駆動
と比較して比較的小さいので、ラインＳＥＬが高論理レ
ベルにある限り、トランジスタ３４はインバータ３６の
入力端を接地へ放電させることは不可能である。従っ
て、ラインＳＥＬがリピータ１６を分離する前に、且つ
更に選択された行ラインＲＬの前であっても、列アドレ
ス値のデコード動作をこの時点において行なうことが可
能である。

【００５７】次に、図５ａを参照して、本発明の別の実
施例に基づくリピータ１６ａについて説明する。上述し
たリピータ１６の場合と同じく、リピータ１６ａはパス
ゲート３２を有しており、それは入力行ライン信号（図
５ａにおいては行ラインＲＬ_inとして示してある）を受
取り且つそれをインバータ３６の入力端へ送給し、パス
ゲート３２のゲートはタイミング制御回路２２からのラ
インＳＥＬによって制御される。上述したリピータ１６
の場合と同様に、図５ａのリピータ１６ａはプルダウン
トランジスタ３４を有しており、それはインバータ３６
の入力端と接地との間に接続されており且つそのゲート
は適宜のラインＲＳＴによって制御される。バッファ用
インバータ３８の入力端はインバータ３６の出力端へ接
続されており、且つ行ラインＲＬ_out として示した如
く、その出力端において行ライン信号を供給する。

【００５８】この実施例に基づくリピータ１６ａは、よ
り簡単なラッチ用構成を有しており、この場合には、Ｐ
チャンネルトランジスタ３５であって、そのソース対ド
レイン経路はインバータ３６の入力端とＶ_ccとの間に接
続されており、且つそのゲートはインバータ３６の出力
端へ接続されている。従って、インバータ３７は単一の
Ｐチャンネルトランジスタ３５に還元されており、それ
は、好適には、上述したトランジスタ３４よりも小型で
あり、従ってトランジスタ３４は、ラインＲＳＴが高状
態である場合に、インバータ３６の入力端をプルダウン
させることが可能である。これは、高論理レベルがライ
ンＲＬ_out 上に供給されるべき場合、即ちそれと関連す
るサブアレイ１２が選択される場合においてのみインバ
ータ３６の状態をラッチすることが必要であるに過ぎな
いという認識に起因するものである。関連するサブアレ
イ１２が選択されない場合にはリピータ１６においてラ
ッチ動作を行なう必要はない。なぜならば、この様な場
合には、トランジスタ３４がその入力端をインバータ３
６へ放電するからである。

【００５９】図５ｂを参照して、別の実施例に基づくリ
ピータ１６ａ′について説明する。リピータ１６ａ′に
おいては、Ｎチャンネルラッチ用トランジスタ３５′が
設けられており、該トランジスタのソース対ドレイン経
路はインバータ３６の入力端とＶ_ccとの間に接続されて
おり、且つそのゲートはインバータ３８の出力端へ接続
されている。リピータ１６ａ′は、図５ａのリピータ１
６ａよりもレイアウト上一層効率的なものである場合が
ある。なぜならば、トランジスタ３４及び３５′は両方
共Ｎチャンネルであり且つ同一の活性領域内に設けるこ
とが可能だからである。注意すべきことであるが、この
リピータ１６ａ′のレイアウト効率は、インバータ３６
の入力端へ供給される完全なＶ_ccレベルよりも低いもの
を有するという犠牲において達成されている。なぜなら
ば、Ｖ_ccからのスレッシュホールド電圧降下が、トラン
ジスタ３５′によってリピータ１６ａ′内のインバータ
３６の入力端へ与えられるからである。上述した種々の
変形例及びその他の変形例の間での選択は、回路適用場
面における特定の構成、レイアウト及び処理拘束条件に
依存して、当業者によって行なうことが可能なものであ
る。

【００６０】注意すべきことであるが、図５ａ及び５ｂ
の変形例は、クロック動作型メモリ、特に比較的高いク
ロック周波数を有するクロック動作型メモリにおいて使
用するのに最も適している。リピータ１６ａ及び１６
ａ′においては、インバータ３６の入力端は、選択され
たサブアレイ１２における非選択状態の行に対してフロ
ーティングしている。なぜならば、選択されたサブアレ
イにおける非選択状態の行に対して、トランジスタ３２
及び３４がオフであり、且つラッチ用トランジスタ３５
及び３５′がオフだからである。従って、インバータ３
６の入力端がフローティング状態にある時間の長さが制
限されている限り、即ち、例えばサイクル時間が比較的
短い場合においては、図５ａ及び５ｂのリピータ１６ａ
及び１６ａ′のそれぞれの変形例は、図３のリピータ１
６のものよりもトランジスタが１個分少ないラッチ型リ
ピータの構成とすることを可能としている。

【００６１】図６を参照して、本発明の別の実施例に基
づくリピータ１６ｂを説明する。リピータ１６ｂは、更
に、パストランジスタ３２に加えて、リピータ１６及び
１６ａにおけるのと同一の形態で放電トランジスタ３４
及びインバータ３６及び３８を有している。更に、リピ
ータ１６ｂ内にはＰチャンネルラッチ用トランジスタ３
９が設けられており、そのソース対ドレイン経路はイン
バータ３８の出力端とインバータ３６の入力端との間に
接続されている。トランジスタ３９は、好適には、トラ
ンジスタ３４よりもかなり小型であり、従ってトランジ
スタ３４は、ラインＲＳＴが高状態である場合に、イン
バータ３６の入力端をプルダウンさせることが可能であ
る。パストランジスタ３２がオフであり且つラインＲＳ
Ｔが低状態であると、トランジスタ３９は、インバータ
３８の出力端における高レベルをインバータ３６の入力
端へ接続させ、その選択された状態をラインＲＬ_out 上
へラッチさせる。

【００６２】次に、図７を参照して、本発明の別の実施
例に基づくリピータ１６ｃについて説明する。リピータ
１６ｃは、図３のリピータ１６と同様に、互いに交差結
合されているインバータ３６と弱いインバータ３７とか
ら構成されているラッチを有している。図７のリピータ
１６ｃの場合、本回路の残部の反転動作に起因して、バ
ッファ用インバータ３８は必要ではない。従って、イン
バータ３６の出力は行ラインＲＬ_out を直接的に駆動す
る。

【００６３】リピータ１６ｃは、更に、Ｐチャンネルト
ランジスタ４２及びＮチャンネルトランジスタ４０及び
４４を有しており、それらの全ては、それらのソース対
ドレイン経路をＶ_ccと接地との間に直列的に接続してお
り、Ｎチャンネルトランジスタ４０がトランジスタ４２
と４４との間に直列的に接続されている。インバータ３
６の入力端がトランジスタ４２及び４０のドレインへ接
続されており、トランジスタ４４のドレイン及びトラン
ジスタ４０のソースにおけるノードが図７においてノー
ドＮとして示されている。注意すべきことであるが、同
一のサブアレイ１２と関連する複数個のリピータ１６ｃ
に対するノードＮは共に接続することが可能であり、従
って単一のトランジスタ４４が複数個のリピータ１６ｃ
に支えることが可能である。トランジスタ４０のゲート
は行ラインＲＬ_inを受取り、且つトランジスタ４２及び
４４のゲートが列デコーダ１６からのラインＲＳＴを受
取る。列アドレスビットからラインＲＳＴを駆動するた
めの論理は、本明細書に記載した動作を実施するのに必
要な付加的なタイミング論理と共に図２に示したものと
同一のもの（即ち、ＮＡＮＤゲート３０）とすることが
可能であり、その場合の好適実施例について図９を参照
して以下に説明する。

【００６４】注意すべきことであるが、インバータ３６
の入力端と接地との間に直列してトランジスタ４０及び
４４を設けることは、所望により、トランジスタ４４の
ドレインをインバータ３６の入力端へ接続し且つトラン
ジスタ４０のソースを接地へ接続することと置換させる
ことが可能である。この様な別の構成においては、リピ
ータ１６ｃの機能性は、図７に示したリピータ１６ｃの
機能性と等価である。しかしながら、トランジスタ４０
及び４４の配置を図７に示したものから置換させた場合
には、トランジスタ４４を複数個のリピータの間で共用
することは不可能である。なぜならば、この様な共用は
一つの行ライン信号ＲＬ_inをしてリピータ１６ｃが関連
するサブアレイ１２に対する全ての行ラインＲＬ_out を
付勢させるからである。

【００６５】非選択状態のサブアレイ１２と関連するリ
ピータ１６ｃに対してラインＲＳＴが低論理レベルへ復
帰するタイミングは、選択された行ラインＲＬがその前
にその完全な長さに沿ってイネーブルされるようなもの
でなければならない。メモリ装置が一層高密度になり、
且つ特に行ラインＲＬの物理的な幅などのような特徴部
の寸法が一層小型になると、行デコーダ１４から最も遠
い端部への行ラインＲＬに沿ってのＲＣ遅延は顕著なも
のとなる場合がある。タイミング制御回路２２からのラ
インＲＳＴの確保及び制御は、ラインＲＳＴが余り早く
に低論理レベルへ復帰することがないように十分な遅延
が与えられるように行ラインＲＣ遅延のモデル化及び特
性付けによって行なうことが可能である。

【００６６】しかしながら、活性電力消費を可及的に減
少させるためには、ラインＲＳＴを可及的に早く低論理
レベルへ復帰させることが望ましい。従って、活性電力
散逸におけるペナルティは、ラインＲＳＴのタイミング
を余りにも保守的に設計することから発生する。次に、
図９を参照して、選択されなかったサブアレイ１２に対
してラインＲＳＴが低状態へ復帰されるべき時間を積極
的に決定するための回路の好適実施例について説明す
る。

【００６７】この実施例においては、行デコーダ１４
は、行ラインＲＬを駆動するのみならず、ダミー行ライ
ンＤＲＬも駆動する。ダミー行ラインＤＲＬは多数のコ
ンデンサ５０のうちの一方のプレートへ接続されてお
り、各コンデンサはメモリサブアレイ１２内のパストラ
ンジスタ２８のゲート容量をエミュレートしている。好
適には、コンデンサ５０はパストランジスタ２８と同一
の幾何学的形状及び構成で構成され、コンデンサ５０の
数はサブアレイ１２内の各行ラインＲＬへ接続されてい
るパストランジスタ２８の数と等しい。この様な等価な
構成の場合、例えば実際の特徴寸法などの製造プロセス
における変動がパストランジスタ２８に対する如く、コ
ンデンサ５０に対して同じく反映される。この構成にお
いては、コンデンサ５０の数は一つの行の完全な長さに
沿ってのパストランジスタ２８の数に等しい（例えば、
図１のメモリ１内の行デコーダ１４の片側において５１
２個のメモリセルの半分の行に対して１０２４個のコン
デンサ５０が設けられる）。更に、ダミー行ラインＤＲ
Ｌの例えばライン幅、ライン長及び物質などのような物
理的特性は、実際の行ラインＲＬと同一であり、従って
ダミー行ラインＤＲＬの抵抗値は実際の行ラインＲＬと
同一である。

【００６８】一方、行ラインＲＬと同一の抵抗値を持っ
た抵抗ラインへ接続されているパストランジスタ２８と
同一の容量を持った単一のコンデンサを使用してレイア
ウト面積を節約することが可能である。この様な変形例
の場合には、タイミング精度は、実際の行ラインのＲＣ
遅延とマッチさせるための単一コンデンサ単一抵抗回路
網の精度に依存している。

【００６９】ノードＤＲＬ′におけるダミー行ラインＤ
ＲＬの端部はＤ型フリップフロップ５２のリセット入力
端へ接続されている。フリップフロップ５２のＤ入力端
はＶ_ccへ接続されている。フリップフロップ５２のクロ
ック及び補数クロック入力端は、それぞれ、ラインＳＥ
Ｌ及びインバータ５３によって反転されたラインＳＥＬ
によって駆動される。ラインＳＥＬは、この実施例にお
いては、図４において上述したものと同様のタイミング
で、タイミング制御回路２２によって駆動される。ライ
ンＳＥＬの相補的状態を有するインバータ５３の出力端
は、更に、ＡＮＤゲート５６の入力端へ接続されてい
る。

【００７０】ＮＡＮＤゲート３０（図９においてはその
内の一つのみが示されている）の各々の出力端は、イン
バータ５５を介して、ＯＲゲート５４の一方の入力端へ
接続されており、該ゲートの他方の入力端はフリップフ
ロップ５２のＱ出力端へ接続されている。ＯＲゲート５
４の出力端はＡＮＤゲート５６の第二入力端へ接続され
ている。

【００７１】この実施例においては、パワーオンリセッ
ト回路からのラインＰＯＲがＡＮＤゲート５８の一方の
入力端へ接続されており、該ゲートの他方の入力端はＡ
ＮＤゲート５６の出力端へ接続されている。ＡＮＤゲー
ト５８の出力端は、この実施例においては、リピータ１
６ｃの特定のグループに対するラインＲＳＴである。リ
ピータ１６ｃと共に、例えば、パワーアップが達成され
たことを高論理レベルでラインＰＯＲ上で表わすパワー
オンリセット回路２４を使用することは、パワーアップ
期間中に複数個の行ラインＲＬを選択することを排除し
ている。パワーアップ期間中にラインＰＯＲが低状態で
あると、全てのリピータ１６に対してラインＲＳＴは低
状態である。図７を参照すると、このことは、全ての行
ラインＲＬ_out を低論理レベルとさせる。なぜならば、
全てのリピータ１６ｂに対してトランジスタ４２がター
ンオンされ、インバータ３６の入力端に高論理レベルを
提供し（弱いフィードバックインバータ３７に打ち勝っ
て）且つ全てのラインＲＬ_out 上のインバータ３６の出
力端において低論理レベルとさせるからである。従っ
て、本発明のこの実施例は、パワーアップ期間中にメモ
リ１内の全ての行ラインＲＬを積極的にディスエーブル
させ、例えば反対のデータ状態を持ったメモリセル２６
が同一のビットライン対へ接続された場合に、複数個の
行ラインＲＬの選択及びその結果発生することのある大
量且つ破壊的な電力散逸を防止する。

【００７２】勿論、注意すべきことであるが、全ての行
ラインＲＬをディスエーブルさせるためにラインＰＯＲ
を使用することは、例えばＲＳＴラインをラインＰＯＲ
と論理的に結合させることにより図３の実施例内に同様
に組込むことが可能であり、従ってリピータ１６内の全
てのトランジスタ３４はパワーアップ期間中にターンオ
ンされ、全ての行ライン上において低論理レベルを強制
する。

【００７３】図９における制御論理の好適実施例に基づ
いて制御されるリピータ１６ｃの動作について説明す
る。この例におけるメモリサイクルの開始時において、
行デコーダ１４が、従来における如く、全ての行ライン
ＲＬを低論理レベルへ駆動する。更に、この時点におい
て、ラインＳＥＬは高論理レベルへ移行する。このこと
は、ＡＮＤゲート５６を介して、全てのリピータ１６ｃ
に対してラインＲＳＴ（ラインＰＯＲが高状態であると
仮定する）を低論理レベルへ移行させる。このことは、
全てのリピータ１６ｃ内のトランジスタ４２を導通状態
とさせ、全てのインバータ３６の入力端を高論理レベル
とさせる。従って、リピータ１６ｃによって駆動される
全ての行ラインＲＬ_out は非イネーブルの低論理状態と
される。更に、ラインＳＥＬが高論理レベルへ移行する
ことにより高論理レベルがフリップフロップ５２内にク
ロック入力される。

【００７４】次いで、ラインＳＥＬが低論理レベルへ復
帰し、そのことはＡＮＤゲート５６の出力がフリップフ
ロップ５２及びＮＡＮＤゲート３０（反転されている）
の出力の論理的ＯＲによって決定されることを可能とす
る。高論理レベルがフリップフロップ５２内へクロック
入力されているので、ラインＲＳＴが高論理レベルへ駆
動され、トランジスタ４２をターンオフさせ且つトラン
ジスタ４４をターンオンさせる。全ての行ラインが低論
理レベルにあるので（行デコーダ４０からか又はリピー
タ１６ｃからの何れかから）、全てのインバータ３６の
入力端は、弱いインバータ３７の動作によって高論理レ
ベルに維持される。

【００７５】行デコーダ１４による行アドレスのデコー
ド動作の後、選択された行ラインＲＬ_inが高論理レベル
へ駆動される。トランジスタ４４がオンであり且つトラ
ンジスタ４２がオフであるので、トランジスタ４０は放
電されるべき選択された行と関連するリピータ１６ｃに
対するインバータ３６の入力端を、トランジスタ４０及
び４４を介して、接地へ接続する。このことは、ラッチ
用インバータ３７がトランジスタ４０及び４４と相対的
に弱いので、インバータ３６の状態を変化させ、従って
イネーブルの高論理レベルが選択された行と関連するリ
ピータ１６ｃによって行ラインＲＬ_out 上に駆動され
る。

【００７６】図７及び９の実施例においては、ダミー行
ラインＤＲＬ′が低状態に止どまる時間、即ち高論理レ
ベルが完全な行ラインの長さに沿って伝搬するのに要す
る時間の間、全てのリピータ１６ｃに対してラインＲＳ
Ｔは高状態に止どまる。ダミー行ラインＤＲＬ′が高論
理レベルに到達すると、フリップフロップ５２がリセッ
トされ、従ってそのＱ出力端は低論理レベルへ復帰す
る。従って、ＮＡＮＤゲート３０の出力端は（インバー
タ５５を介して）ラインＲＳＴの状態を決定する。従っ
て、非選択状態のサブアレイ１２の場合、ＮＡＮＤゲー
ト３０の出力端は高状態であり、そのことはラインＲＳ
Ｔを低論理レベルとさせる。非選択状態のサブアレイ１
２における選択された行と関連するリピータ１６ｃは、
この様なリピータ３６におけるトランジスタ４２が導通
状態にあるので、それらのインバータ３６の入力端を高
論理レベルへ駆動させる。このことは、非選択状態のサ
ブアレイ１２に対する行ラインＲＬ_outを脱付勢化させ
る。

【００７７】逆に、選択されたサブアレイ１２に関して
は、ラインＲＳＴは、ＮＡＮＤゲート３０の出力端が低
状態であるので高論理レベルに止どまり、従って高論理
レベルがＯＲゲート５４へ供給される（ラインＳＥＬが
この時点において低状態である）。従って、選択された
サブアレイ１２と関連するリピータ１６ｃにおけるトラ
ンジスタ４２はオフ状態を維持する。選択されたサブア
レイ１２が行デコーダ１４と隣接している場合には、行
ラインＲＬ_inは行デコーダ１４によって高状態へ駆動さ
れ続け、従ってトランジスタ４０はオン状態を維持し同
じくオン状態を維持するトランジスタ４４を介してイン
バータ３６の入力端をプルダウンする。行デコーダ１４
と隣接していない選択されたサブアレイ１２と関連して
おり且つ選択された行と関連しているリピータ１６ｃの
場合、行ラインＲＬ_inは前のリピータ１６ｃから低論理
レベルへ駆動される。このことは、リピータ１６ｃ内の
トランジスタ４０をターンオフさせ、且つトランジスタ
４２もオフであるので、弱いインバータ３７はインバー
タ３６への入力端において低論理レベルを維持し、従っ
て行ラインＲＬ_out は付勢された高状態に維持される。

【００７８】上述した如く、電力散逸を更に減少させる
ために、選択されたサブアレイ１２内の行ラインＲＬを
タイムアウトさせることが好ましい。この様な行ライン
のタイムアウトは、従来技術に従って行なうことが可能
であり、例えば、センスアンプ１３がクロック動作され
た後に、即ちそれに接続されているビットラインの状態
を検知し且つラッチした後に、該行ラインを脱付勢化さ
せることによって行なうことが可能である。

【００７９】リピータ１６ｃは、上述したリピータ１
６，１６ａ，１６ｂと相対的にある利点を与えるもので
ある。第一に、前述した実施例に対して必要とされる２
本の信号ラインＳＥＬ及びＲＳＴの代わりに１本の信号
ラインＲＳＴのみが必要とされるに過ぎない。このこと
は、メモリ１に対して必要とされるドライバの数を減少
しており、従って、レイアウト面積をより小さいものと
している（ドライバの数が少ないばかりでなくラインの
数も減少されているからである）。第二に、リピータ１
６ｃのシーケンス動作は一層簡単である。なぜならば、
全てのリピータ１６における入力ノードの分離が必要と
されないからである。第三に、本回路はより少ない数の
トランジスタで実現されており、特に、複数個のリピー
タ１６ｃの間でトランジスタ４４を共用することにより
数が減少されている。最後に、リピータ１６ｃは付加的
な動作安定性を与えている。なぜならば、ソースホロワ
動作（それは、特に、スレッシュホールド電圧、基板効
果及びＰチャンネル対Ｎチャンネルトランジスタの寸法
比などのような処理変動に影響を受け易い）に対するポ
テンシャルが最小とされているからである。従って、非
選択状態の行に対するプルアップトランジスタ４２のた
めに、弱いフィードバックインバータ３７に関する要求
は減少され、且つリピータ１６ｃ内の大きなクローバ電
流が実質的に回避される。

【００８０】図８を参照して、本発明の更に別の実施例
に基づくリピータ１６ｄについて説明する。リピータ１
６ｄは、Ｎチャンネルプルダウントランジスタ４４を取
除くことによりリピータ１６ｃと異なっており、ライン
ＲＳＴ_がトランジスタ４０のソースへ接続されてお
り、一方ラインＲＳＴがＰチャンネルトランジスタ４２
のゲートへ接続されている。ラインＲＳＴは、特定のリ
ピータ１６ｄが関連するサブアレイ１２の選択に応答し
て高論理レベルにある（且つラインＲＳＴ_は低状態で
ある）。リピータ１６ｄの動作は、リピータ１６ｃの動
作と同様であり、メモリサイクルの開始時において全て
のラインＲＳＴが低状態へ移行し（且つラインＲＳＴ_
が高状態へ移行する）、従って全ての行ラインＲＬ_out
は低論理レベルへリセットされる。選択された行に関し
ては、行ラインＲＬ_inが高状態へ駆動され、トランジス
タ４０をターンオンさせ且つインバータ３６の入力端を
ラインＲＳＴ_上に駆動された低論理レベルへ放電させ
る。

【００８１】選択された行内のメモリセルの完全な選択
に対して必要とされる時間期間の後に、ラインＲＳＴ
が、非選択状態のサブアレイ１２と関連するリピータ１
６ｄに対して低論理レベルへ移行する。トランジスタ４
２はこれらのリピータ１６ｄに対してターンオンし、イ
ンバータ３６の入力端を高状態へプルし（弱いインバー
タ３７に打ち勝ち）、且つ行ラインＲＬ_out 上に低論理
レベルを発生させる。選択された行及び選択されたサブ
アレイ１２と関連するリピータ１６ｄに関しては、ライ
ンＲＳＴが高状態を維持し、従ってトランジスタ４２は
ターンオンされることはない。リピータ１６ｄが行デコ
ーダ１４に隣接していない場合における如く、行ライン
ＲＬ_inが低状態へ移行する場合であっても、このことは
インバータ３６の入力端においてインバータ３７が低論
理レベルを維持することを可能とし、従って行ラインＲ
Ｌ_out は選択されたサブアレイ１２内の選択された行に
対して高状態を維持する。勿論、リピータ１６ｄが行デ
コーダ１４に隣接している場合には、行ラインＲＬ_inは
高論理レベルに維持され、同一の出力が行ラインＲＬ
_out 上に表われる。

【００８２】図８の別の実施例は、上述したリピータ１
６ｃの利点を与え、且つラインＲＳＴに対して付加的な
ラインが必要とされるが、リピータ１６ｃの変形例より
もトランジスタが１個少ない状態で構成することが可能
である。従って、リピータ１６ｃと１６ｄの構成の間の
選択は、メモリ１の特定のレイアウト拘束条件に依存す
る。

【００８３】上述した実施例の各々に関して、メモリを
具備する集積回路における構成は減少された活性電力散
逸を与える。なぜならば、選択された行と関連している
が選択されたサブアレイ又はブロックと関連していない
行ラインの部分はターンオフさせることが可能だからで
ある。更に、この様な電力散逸の減少は、選択されたメ
モリセル（及び同一の行内の近くのもの）へのアクセス
を可能としながら達成され、従って遷移検知などを使用
することなしに後の書込み動作を行なうことが可能であ
る。更に、前に指摘したＳａｋｕｒａｉｅｔａｌ．
の文献に記載される如く、メインワードラインが複数個
のセクションワードライン及びデコーディングと並列的
に接続されている場合において要求されるような二重レ
ベルメタリゼーション乃至は別の導電層を設けることな
しに、付加的な行デコーダのレイアウトの影響は上述し
た本発明の実施例においては回避されている。

【００８４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】本発明の好適実施例に基づいて構成されたメ
モリを示した概略ブロック図。

【図２】ラッチされたリピータと共に図１のメモリ内
の行ラインを示した概略図。

【図３】図２のラッチ型リピータの第一実施例を示し
た概略図。

【図４】図１及び２のメモリ内の図３のラッチ型リピ
ータの動作を示したタイミング線図。

【図５ａ】図２のラッチ型リピータの第二実施例を示
した概略図。

【図５ｂ】図２のラッチ型リピータの第三実施例を示
した概略図。

【図６】図２のラッチ型リピータの第四実施例を示し
た概略図。

【図７】図２のラッチ型リピータの第五実施例を示し
た概略図。

【図８】図２のラッチ型リピータの第六実施例を示し
た概略図。

【図９】ラッチ型リピータを制御するための制御回路
の好適実施例を示した概略図。

【図１０】リセット回路を包含するパワーオンリセッ
ト回路の第一実施例を示した概略図。

【図１０ａ】図１０のパワーオンリセット回路用のリ
セット回路の別の実施例を示した概略図。

【図１０ｂ】図１０のパワーオンリセット回路用のリ
セット回路の別の実施例を示した概略図。

【符号の説明】

１集積回路メモリ１２サブアレイ１４行デコーダ１８列デコーダ２０入力／出力回路２１ｎビットバス２２タイミング制御回路２４パワーオンリセット回路２６メモリセル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 6741−5ＬＧ１１Ｃ 17/00 ３０９Ｚ (72)発明者デイビッドチャールズマククルーアアメリカ合衆国，テキサス 75007，カーロルトン，エリザベス 3701

Claims

【特許請求の範囲】

【請求項１】半導体メモリにおいて、行及び列の状態
で配列した複数個のメモリセルが設けられており、行ア
ドレス値に従って行ラインを付勢化することにより一行
のメモリセルを選択する行デコーダが設けられており、
電源端子へ接続されており前記電源端子における電圧が
スレッシュホールドレベル未満の大きさを有することに
応答して第一論理状態を与え且つ前記電源端子における
電圧が前記スレッシュホールドレベルを超えた大きさを
有することに応答して第二論理状態を与える出力端を具
備するパワーオンリセット回路が設けられており、前記
パワーオンリセット回路の出力端が前記第一論理状態に
あることに応答して前記行ラインを脱付勢化させる回路
が設けられていることを特徴とするメモリ。
【請求項２】請求項１において、前記メモリセルが第
一及び第二のサブアレイにグループ化されており、更
に、各々が入力端において前記行デコーダからの行ライ
ンを受取り且つ各々が出力端において前記第一サブアレ
イ内の一行のメモリセルを選択する第一局所的行ライン
を受取る複数個の第一行ラインリピータが設けられてお
り、各々が入力端において第一局所的行ラインを受取り
且つ各々が前記第二サブアレイ内の一行のメモリセルを
選択する第二局所的行ラインを与える複数個の第二行ラ
インリピータが設けられており、列アドレス値の一部に
従ってサブアレイを選択する列デコーダが設けられてお
り、前記列デコーダは前記複数個の第一行ラインリピー
タへ接続した第一リセットラインを具備すると共に前記
複数個の第二行ラインリピータへ接続した第二リセット
ラインを具備しており、前記第一及び第二リセットライ
ンが第一状態で前記第一又は第二サブアレイのそれぞれ
が選択されていないことを表わすことを特徴とするメモ
リ。
【請求項３】請求項１において、前記メモリセルが第
一及び第二のサブアレイにグループ化されており、前記
脱付勢化回路において、各々が入力端において前記行デ
コーダからの行ラインを受取り且つ各々が出力端におい
て前記第一サブアレイ内の一行のメモリセルを選択する
第一局所的行ラインを与える複数個の第一行ラインリピ
ータが設けられており、各々が入力端において第一局所
的行ラインを受取り且つ各々が前記第二サブアレイ内の
一行のメモリセルを選択する第二局所的行ラインを与え
る複数個の第二行ラインリピータが設けられており、前
記第一及び第二行ラインリピータが前記パワーオンリセ
ット回路の出力端へ結合されており、従って前記第一及
び第二局所的行ラインが前記パワーオンリセット回路の
出力端がその第一論理状態にあることに応答して脱付勢
化され、且つ、更に、列アドレス値の一部に従ってサブ
アレイを選択する列デコーダが設けられており、前記列
デコーダは前記複数個の第一行ラインリピータへ接続さ
れた第一リセットラインを具備すると共に前記複数個の
第二行ラインリピータへ接続された第二リセットライン
を具備しており、前記第一及び第二リセットラインは、
第一論理状態で、前記第一又は第二サブアレイのそれぞ
れが選択されていないことを表わすことを特徴とするメ
モリ。
【請求項４】請求項３において、前記行デコーダによ
って選択された行と関連する行ラインリピータが、それ
に接続されているリセットラインがその関連するサブア
レイが選択されていないことを表わすことに応答して、
その出力端における局所的行ラインを脱付勢化させるこ
とを特徴とするメモリ。
【請求項５】請求項４において、前記列デコーダが、
前記第二局所的行ラインが選択された行に対して付勢さ
れた後に、選択されていないサブアレイと関連するリセ
ットラインを前記第一論理状態へ駆動することを特徴と
するメモリ。
【請求項６】請求項４において、更に、選択ラインを
駆動する出力端を具備するタイミング・制御回路が設け
られており、前記各行ラインリピータは前記選択ライン
が第一論理レベルにあることに応答してその入力端から
切断し、且つ前記タイミング・制御回路が、前記第二局
所的行ラインが選択された行に対して付勢された後に前
記選択ラインを前記第一論理レベルへ駆動することを特
徴とするメモリ。
【請求項７】請求項６において、前記各行ラインリピ
ータにおいて、一方の側部においてソース対ドレイン経
路が前記行ラインリピータの入力端へ接続しており且つ
ゲートが前記選択ラインによって制御されるパストラン
ジスタが設けられており、入力端が前記パストランジス
タの他方の側部へ結合されており且つ出力端が前記行ラ
インリピータの出力端へ結合されているラッチが設けら
れており、ソース対ドレイン経路が前記ラッチの入力端
と基準電圧ノードとの間に接続されており且つゲートが
前記行ラインリピータと関連するリセットラインによっ
て制御される放電トランジスタが設けられており、前記
放電トランジスタはそのゲートにおけるリセットライン
がその第一論理状態にある場合に導通状態であることを
特徴とするメモリ。
【請求項８】請求項４において、前記各第一行ライン
リピータにおいて、導通経路が第一ノードと放電ノード
との間に接続されており且つ制御端子が行ラインへ結合
されている第一トランジスタが設けられており、入力端
が前記第一ノードへ接続されており且つ出力端が第一局
所的行ラインを駆動する第一ラッチが設けられており、
導通経路がバイアス電圧と前記第一ノードとの間に接続
されており前記リセット信号を受取る制御端子を具備す
る第一脱選択トランジスタが設けられており、前記第一
脱選択トランジスタは、前記リセット信号が第一論理レ
ベルにあることに応答して導通状態となり、前記バイア
ス電圧は、前記第一ラッチの入力端へ印加された場合
に、前記第一局所的行ラインがそれと関連するメモリセ
ルの選択をディスエーブルさせる論理レベルにあるよう
なレベルにあり、且つ前記放電ノードを基準電圧へ接続
する第一手段が設けられており、前記基準電圧は、前記
第一ラッチの入力端へ印加された場合に、前記第一局所
的行ラインがそれと関連するメモリセルの選択をイネー
ブルさせる論理レベルにあるようなレベルにあり、且
つ、前記各第二行ラインリピータにおいて、導通経路が
第二ノードと第二放電ノードとの間に接続されており且
つ制御端子が第一局所的行ラインへ結合されている第二
トランジスタが設けられており、入力端が前記第二ノー
ドへ接続されており且つ出力端が第二局所的行ラインを
駆動する第二ラッチが設けられており、導通経路がバイ
アス電圧と前記第二ノードとの間に接続されており且つ
前記第二リセットラインと結合された制御端子を具備す
る第二脱選択トランジスタが設けられており、前記第二
脱選択トランジスタは、前記第二リセットラインが第一
論理レベルにあることに応答して導通状態となり、前記
バイアス電圧は、前記第二ラッチの入力端へ印加された
場合に、前記第二局所的行ラインがそれと関連するメモ
リセルの選択をディスエーブルさせる論理レベルにある
ようなレベルにあり、前記第二放電ノードを基準電圧へ
接続させる第二手段が設けられており、前記基準電圧
は、前記第一ラッチの入力端へ印加された場合に、前記
第二局所的行ラインがそれと関連するメモリセルの選択
をイネーブルさせる論理レベルにあるようなレベルにあ
ることを特徴とするメモリ。
【請求項９】請求項４において、前記メモリセルが第
一、第二、第三、第四サブアレイにグループ化されてお
り、且つ、更に、各々が入力端において第二局所的行ラ
インを受取り且つ各々が出力端において前記第三サブア
レイ内の一行のメモリセルを選択する第三局所的行ライ
ンを与える複数個の第三行ラインリピータが設けられて
おり、各々が入力端において第三局所的行ラインを受取
り且つ各々が出力端において前記第四サブアレイ内の一
行のメモリセルを選択する第四局所的行ラインを与える
複数個の第四行ラインリピータが設けられており、前記
列デコーダは、更に、前記複数個の第三行ラインリピー
タへ接続された第三リセットラインを有すると共に前記
複数個の第四行ラインリピータへ接続された第四リセッ
トラインを有しており、前記第三及び第四リセットライ
ンも、第一論理状態で、前記第三又は第四サブアレイの
それぞれが選択されていないことを表わすことを特徴と
するメモリ。
【請求項１０】請求項１において、前記メモリセルが
ランダムアクセスメモリセルであることを特徴とするメ
モリ。
【請求項１１】請求項４において、前記選択された行
内のメモリセルが、各々、その局所的行ラインが付勢さ
れることに応答して、ビットラインへ接続され、且つ、
更に、前記ビットライン上のデータ状態を検知し且つラ
ッチするセンスアンプが設けられていることを特徴とす
るメモリ。
【請求項１２】請求項１０において、前記選択された
サブアレイと関連するリセットラインが、前記センスア
ンプが前記ビットライン上のデータ状態をラッチするこ
とに応答して、その第一論理状態へ駆動されることを特
徴とするメモリ。
【請求項１３】各行のメモリセルが行ラインによって
選択可能であり行及び列の状態に配列されたメモリセル
からなるアレイを具備する集積メモリ回路を制御する方
法において、電源端子における電圧がスレッシュホール
ド限界を超える大きさを有するものか否かを検知し、電
源端子における電圧が前記スレッシュホールド限界より
低い大きさを有することを検知することに応答して、前
記メモリアレイ内の全ての行ラインを脱付勢化し、前記
電源端子における電圧が前記スレッシュホールド限界を
超えた大きさを有することを検知することに応答して、
前記行アドレス信号の値に対応する行ラインを付勢す
る、上記各ステップを有することを特徴とする方法。
【請求項１４】請求項１３において、前記メモリセル
が第一及び第二のサブアレイにグループ化されており、
且つ、各行ラインが、前記第一及び第二のサブアレイに
対応して、それぞれ、第一及び第二の部分を有すること
を特徴とする方法。
【請求項１５】請求項１４において、更に、列アドレ
ス信号の一部をデコードし、且つ前記付勢ステップの後
に、前記列アドレス信号のデコードした部分に対応しな
い前記サブアレイ用の行アドレス信号の値に対応する前
記行ラインの部分を脱付勢化させる、上記各ステップを
有することを特徴とする方法。
【請求項１６】請求項１５において、更に、前記付勢
ステップの後に、前記列アドレス信号のデコードした部
分に対応する前記サブアレイ用の行アドレス信号の値に
対応する行ラインの部分を付勢した状態に維持すること
を特徴とする方法。
【請求項１７】請求項１６において、更に、前記付勢
ステップの後に、各行ラインに対して、前記第二サブア
レイと関連するその部分を、前記第一サブアレイと関連
するその部分から分離することを特徴とする方法。
【請求項１８】請求項１７において、更に、前記付勢
ステップの後で且つ前記分離ステップの前に、前記行ラ
インの各部分の状態をラッチすることを特徴とする方
法。
【請求項１９】請求項１８において、前記行ラインの
部分を脱付勢化するステップにおいて、前記分離ステッ
プの後に、前記列アドレス信号のデコードした部分に対
応しないサブアレイ用の行アドレス信号の値に対応する
行ラインの部分に対するラッチされた状態を変化させる
ことを特徴とする方法。
【請求項２０】半導体メモリにおいて、行及び列の状
態に配列した複数個のメモリセルが設けられており、前
記各行は複数個の行ラインの一つと関連しており、行ア
ドレス値に従って前記行ラインのうちの一つを付勢する
ことにより一行のメモリセルを選択する行デコーダが設
けられており、電源端子へ接続されており前記電源端子
における電圧が第一スレッシュホールドレベルより低い
ことに応答して第一論理状態を供給し且つ前記電源端子
における電圧が前記第一スレッシュホールドレベルを超
え且つ前記第一スレッシュホールドレベルより下で第二
スレッシュホールドレベルより上に止どまることに応答
して第二論理状態を供給する出力端を具備するパワーオ
ンリセット回路が設けられており、前記パワーオンリセ
ット回路の出力端が前記第一論理状態にあることに応答
して前記行ラインを脱付勢化させる回路が設けられてい
ることを特徴とするメモリ。
【請求項２１】請求項２０において、更に、各々が入
力端において前記行デコーダからの行ラインを受取り且
つ各々が出力端において前記第一サブアレイ内の一行の
メモリセルを選択する第一局所的行ラインを与える複数
個の第一行ラインリピータが設けられており、各々が入
力端において第一局所的行ラインを受取り且つ各々が出
力端において前記第二サブアレイ内の一行のメモリセル
を選択する第二局所的行ラインを与える複数個の第二行
ラインリピータが設けられており、列アドレス値の一部
に従ってサブアレイを選択する列デコーダが設けられて
おり、前記列デコーダは前記複数個の第一行ラインリピ
ータへ接続した第一リセットラインを具備すると共に前
記複数個の第二行ラインリピータへ接続した第二リセッ
トラインを具備しており、前記第一及び第二リセットラ
インは、第一論理状態で、前記第一又は第二サブアレイ
のそれぞれが選択されていないことを表わすことを特徴
とするメモリ。
【請求項２２】請求項２１において、前記第一及び第
二行ラインリピータが前記パワーオンリセット回路の出
力端へ結合されており、従って前記第一及び第二局所的
行ラインが、前記パワーオンリセット回路の出力端がそ
の第一論理状態にあることに応答して脱付勢化されるこ
とを特徴とするメモリ。
【請求項２３】請求項２２において、前記行デコーダ
によって選択された行と関連する前記第一及び第二行ラ
インリピータのうちの一つが、それに接続された関連す
る第一又は第二リセットラインがそれと関連するサブア
レイが選択されていないことを表わすことに応答して、
その出力端を脱付勢化させることを特徴とするメモリ。
【請求項２４】請求項２１において、前記列デコーダ
が第二局所的行ラインが選択された行に対して付勢され
た後に、選択されていないサブアレイと関連する前記第
一及び第二リセットラインの一つを前記第一論理状態へ
駆動することを特徴とするメモリ。
【請求項２５】請求項２３において、更に、選択ライ
ンを駆動する出力端を具備するタイミング・制御回路が
設けられており、前記第一及び第二行ラインリピータの
各々が、前記タイミング・制御回路が前記選択ラインを
第一論理レベルへ駆動することに応答して、その入力端
から切断し、且つ前記タイミング・制御回路が、前記第
二局所的行ラインが選択された行に対して付勢された後
に、前記選択ラインを前記第一論理レベルへ駆動するこ
とを特徴とするメモリ。
【請求項２６】各行のメモリセルが行ラインと関連し
ており且つ行ラインによって選択可能であり行及び列の
状態に配列されたメモリセルからなるアレイを具備する
集積メモリ回路を制御する方法において、回路のパワー
アップ期間中に電源端子における電圧を第一スレッシュ
ホールド限界と比較し、前記電源端子における電圧が前
記第一スレッシュホールド限界に未だ到達していないこ
とを表わす前記比較ステップに応答して前記アレイ内の
一行のメモリセルの選択をディスエーブルし、前記電源
端子における電圧が前記第一スレッシュホールド限界に
到達したことを表わす前記比較ステップに応答して前記
電源端子における電圧を前記第一スレッシュホールド限
界より低い第二スレッシュホールド限界と比較し、前記
電源端子における電圧が前記第二スレッシュホールド限
界より高い状態に止どまることを表わす前記第二比較ス
テップに応答して行ラインにより一行のメモリセルの選
択をイネーブルさせる、上記各ステップを有することを
特徴とする方法。
【請求項２７】請求項２６において、更に、前記イネ
ーブルステップの後で且つ前記第二比較ステップが前記
電源端子における電圧が前記第二スレッシュホールド限
界以下に降下したことを表わすことに応答して、一行の
前記メモリセルの選択をディスエーブルさせることを特
徴とする方法。
【請求項２８】請求項２６において、前記メモリセル
が複数個のサブアレイにグループ化されており、各行ラ
インが各々が前記サブアレイのうちの一つに対応する複
数個の部分を有しており、且つ、更に、前記イネーブル
ステップの後に、前記サブアレイのうちの一つを選択す
るための列アドレス信号の一部をデコードし、選択した
行のメモリセルに対応する行ラインを付勢し、前記付勢
ステップの後に、前記デコードステップにおいて選択さ
れなかった前記サブアレイの一つと関連する選択された
行ラインの一部を脱付勢化させる、上記各ステップを有
することを特徴とする方法。
【請求項２９】請求項２８において、更に、前記付勢
ステップの後に、前記デコードステップにおいて選択さ
れたサブアレイに対し選択された行ラインの一部を付勢
した状態に維持し、且つ前記付勢ステップの後に、各行
ラインに対し、隣接するサブアレイと関連する第一及び
第二部分を互いに分離する、上記各ステップを有するこ
とを特徴とする方法。
【請求項３０】請求項２９において、更に、前記付勢
ステップの後で且つ前記分離ステップの前に、前記選択
した行ラインの前記各部分の付勢状態をラッチすること
を特徴とする方法。