JP2800730B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
し、特にDRAM(ダイナミックRAM)においてワー
ド線を主ワード線と副ワード線とに分割して主ワード線
を主デコーダ回路で、また副ワード線を分割デコーダ回
路にて夫々駆動するようにした半導体記憶装置に関する
ものである。
される様に、ワード線を主ワード線12・1,12・2
と副ワード線13・1〜13・16とに分割して階層化
した型式の半導体記憶装置が提案されている。
ーダ14・1,14・2の出力により夫々駆動されてお
り、副ワード線13・1〜13・16は分割デコーダ1
5・1〜15・16の出力により夫々駆動されている。
・1,10・3,10・4の各アドレス信号をデコード
して主ワード線12・1を駆動し、主Xデコーダ14・
2は行アドレス線10・2,10・3,10・4の各ア
ドレス信号をデコードして主ワード線12・2を駆動す
る。
1と残余の行アドレス線11・1の一部の各信号をデコ
ードして副ワード線13・1を駆動する。分割デコーダ
15・2は主ワード線12・1と残余の行アドレス線1
1・2の一部の各信号をデコードして副ワード線13・
2を駆動する。
ついても、同様に図示する如く、主ワード線と残余の行
アドレス線の一部の各信号をデコードすることにより、
対応副ワード線を駆動するものである。
路形式の例としては3種が提案されており、図7,図9
及び図11に夫々の回路例を示している。
mposium on VLSIcircuits D
igest of Technical Paper
s,pp.122−123」に開示されたものであり、
3つのNMOSトランジスタ51〜53からなってい
る。
状態の電位にドライブするためのドライブ用トランジス
タであり、トランジスタ52は副ワード線SWを非選択
状態の電位(アース電位)にリセットするためのリセッ
ト用トランジスタであり、トランジスタ53はドライブ
用トランジスタ51のゲートに対して主ワード線MWの
電位を伝達するための伝達ゲート用トランジスタであ
る。
ランジスタ53を常時オンするに充分な固定電位VB が
印加されており、トランジスタ51のドレインにはアド
レス信号RAが供給されている。またトランジスタ52
のゲートにはメインアドレス線MWの逆相電位が印加さ
れている。そして、トランジスタ51のソートとトラン
ジスタ52のドレインとの共通接続点により副ワード線
SWが駆動される。
ており、副ワード線SWを選択状態とする場合には、先
ず主ワード線MWの電位をH(ハイレベル;電源レベル
VB)とし、同時にその逆相の電位(図8には、反転M
Wとして示しており、そのHレベルはVCCでありVCC<
VB である)をL(ローレベル;アースレベル)とす
る。しかる後に、アドレス信号RAをHとすることで、
副ワード線SWはHとなり選択状態になる。
は伝達ゲートトランジスタ53の作用によりVB レベル
よりも持ち上げられて(ブーストされ)、従って、トラ
ンジスタ51のソース電位すなわち副ワード線SWの電
位は充分にHになるようになっている。
主ワード線MWの電位をLとしてその逆相信号をHとす
ることによりなされる。
an Solid State Circuits C
onferenceにおける“A 33−ns 64−
MbDRAM with Master Wordli
ne Architecture”に開示のものであ
り、2つのNMOSトランジスタ55,56と1つのP
MOSトランジスタ54からなる。
状態にドライブするためのドライブ用トランジスタであ
り、トランジスタ56は副ワード線SWを非選択状態に
リセットするためのリセット用トランジスタであり、ト
ランジスタ55は副ワード線SWのフローティングを防
止するフローティング防止用トランジスタである。
MWの電位が直接供給され、トランジスタ54のソース
にはアドレス信号RAが供給されている。トランジスタ
55のゲートには主ワード線MWの電位が供給され、ト
ランジスタ56のゲートにはアドレス信号RAの逆相信
号(反転RA)が供給されている。そして、トランジス
タ54〜56の共通ドレインに副ワード線SWが接続さ
れている。
を示しており、副ワード線SWを選択状態とする場合
は、先ずアドレス信号RAをHにし、同時にその逆相信
号(反転RA)をLとすると共に、主ワード線MWの電
位をLとする。
アドレス信号RAをL,その逆相信号をHとする。ま
た、副ワード線をL(非選択状態)に維持するときに
は、主ワード線MWをHとしておくことで、トランジス
タ55により副ワード線SWのL状態が維持されフロー
ティング防止が可能となる。
Digest of Technical Pape
rs,pp.250−251,Feb.1995,“A
159MHz 8−Banks 256M Sync
hronous DRAMwith Wave Pip
ling Methods”に開示のものであり、3つ
のNMOSトランジスタ57〜59からなる。
状態にドライブするものであり、トランジスタ59はト
ランジスタ57のゲートへアドレス信号RAを伝達する
ものであり、トランジスタ58は副ワード線SWを非選
択状態にリセットするものである。
線MWが接続されており、トランジスタ58のゲートに
はアドレス信号RAの逆相信号が印加されている。トラ
ンジスタ59のゲートには、このトランジスタが常時オ
ンするに充分な電位VB が印加されており、そのドレイ
ンにはアドレス信号RAが印加されている。トランジス
タ57のソースとトランジスタ58のドレインとの共通
接続点により副ワード線SWが駆動される。
示しており、副ワード線SWを選択状態とするには、先
ず主ワード線MWをHとし、次にアドレス信号RAをH
とすると同時にその逆相信号をLとする。
アドレス信号RAをLとし、その逆相信号をHとする。
また、副ワード線SWを非選択状態に維持しておくに
は、アドレス信号RAをL,その逆相信号をHとするこ
とで可能である。
タ57のゲートN3の電位は伝達ゲートトランジスタ5
9の作用によりVB レベルよりも持ち上げられ(ブース
トされ)、従って、トランジスタ57のソース電位すな
わち副ワード線SWの電位は充分Hになるようになって
いる。
ーダにおいては、主ワード線MWの電位と逆相関係にあ
る信号(反転MW)を用いており、従って、これ等主ワ
ード線MWとその逆相信号線との間の微小リーク電流や
ショートによる短絡電流等の不良電流を救済できないと
いう欠点がある。
とN型MOSトランジスタとを用いるCMOS構成であ
るために、半導体基板上におけるPウェルとNウェルと
の分離のためのPN分離領域が必要となり、IC化時に
おけるチップ面積の増大を招く欠点がある。
ランジスタ57のゲートへ入力される構成であるので、
アドレス信号RAの負荷容量が大となり、それだけアド
レス信号RAの駆動回路を大きくすることが必要とな
り、これまたチップ面積の増大を招くことになる。
ジスタ素子で構成でき、アドレス信号をトランジスタ素
子のドレインへ入力できるようにして、回路全体のIC
化時のチップ面積の増大を抑止可能とした半導体記憶装
置を提供することである。
逆相の信号を用いることがない半導体記憶装置を提供す
ることである。
線が主ワード線と副ワード線とに分割された半導体記憶
装置であって、 前記副ワード線を選択状態の電位にドラ
イブすべくドレインにアドレス信号が供給され、ソース
に前記副ワード線が接続されたドライブ用トランジスタ
素子と、 このドライブ用トランジスタ素子のゲートに対
して前記主ワード線の電位を伝達するための伝達ゲート
用トランジスタ素子と、 前記副ワード線を非選択状態の
電位にリセットすべくドレインに前記副ワード線が接続
され、ソースにリセット電位が供給され、またゲートに
前記アドレス信号の逆相信号が供給されたリセット用ト
ランジスタ素子と、 前記副ワード線のフローティング状
態を防止すべくドレインに前記主ワード線の電位が供給
され、ソースに前記副ワード線が接続され、またゲート
に前記アドレス信号が供給されたフローティング防止用
トランジスタ素子と、からなる分割デコーダ回路を有す
ることを特徴とする半導体記憶装置が得られる。
副ワード線を選択状態にするには、主ワード線の電位を
Hとしてドライブ用トランジスタのゲートを駆動し、こ
のドライブ用トランジスタのドレインのアドレス信号を
Hとして、ソースの副ワード線をHにドライブする。副
ワード線を非選択状態にリセットするには、アドレス信
号をH,その逆相信号をLとしてリセット用トランジス
タ及びドライブ用トランジスタの両者で副ワード線をリ
セット電位とする。
は、主ワード線の電位もアドレス信号もLとし、アドレ
ス信号の逆相信号をHとすることで可能である。そし
て、主ワード線の電位がLでかつアドレス信号がHの時
には、フローティング防止用のトランジスタを設けてお
きこのトランジスタをオンさせて副ワード線のフローテ
ィングを抑え、リセット状態を維持する。
て説明する。
1において、4つのNMOSトランジスタ1〜4からな
っており、トランジスタ2は副ワード線SWの選択時の
ドライブ用トランジスタであり、トランジスタ1はトラ
ンジスタ2のゲートへの主ワード線MWの電位を供給制
御する伝達ゲート用トランジスタである。
非選択時のリセット用トランジスタであり、トランジス
タ4は副ワード線SWの非選択時のフローティング防止
用トランジスタである。
MWが接続され、そのゲートにはこのトランジスタを常
時オンせしめるに充分な固定電圧VB が印加されてお
り、そのソースはトランジスタ2のゲート入力となって
いる。
号RAが供給されており、そのソースに副ワード線が接
続されている。トランジスタ3のゲートにはアドレス信
号RAの逆相信号(反転RA)が印加され、ソースは接
地されている。そして、トランジスタ3のドレインに副
ワード線SWが接続されている。
MWが接続されており、そのゲートにはアドレス信号R
Aが印加され、ソースに副ワード線SWが接続されてい
る。
図である。副ワード線SWを選択するには、先ず主ワー
ド線MWの電位をHとしてトランジスタ2のゲート(ノ
ードN1)へトランジスタ1を介して伝達する。しかる
後に、アドレス信号RAをH,その逆相信号をLとする
ことにより、トランジスタ2によって副ワード線SWを
Hにドライブする。
トであるノードN1は、伝達ゲートトランジスタ1の作
用によりVB レベルよりも持ち上げられ(ブーストさ
れ)、従ってトランジスタ2のソース電位すなわち副ワ
ード線SWの電位は充分にH(VB レベル)になる。
る時には、アドレス信号RAをL,その逆相信号をHと
することにより、リセットトランジスタ3がオンとなり
副ワード線SWの電位はアース電位にリセットされる。
状態)に維持するには、主ワード線MWの電圧をH,ア
ドレス信号RAをL,その逆相信号をHとすると、トラ
ンジスタ2,トランジスタ3が共にオンとなって、副ワ
ード線SWはトランジスタ3を介してLレベルのアドレ
ス信号RAに接続されるために、リセット状態に維持さ
れるのである。
がL,その逆相信号がHであれば、トランジスタ3がオ
ンとなり、副ワード線SWはトランジスタ3を介してア
ース電位となってLレベルに保持される。
がH,その逆相信号がLであれば、トランジスタ4がオ
ンとなり、副ワード線SWはトランジスタ4を介してL
レベルの主ワード線MWと接続されるので、Lレベルに
維持される。
A,副ワード線SWの論理レベルの関係を示しており、
また各場合における副ワード線SWのプルアップ/ダウ
ンの状態及びその経路(図1の一点鎖線矢印a〜c)を
まとめて示したものである。
ランジスタを用い、また主ワード線MWの逆相信号を用
いる必要がなく、更にどの様な条件の時でも、副ワード
線SWはフローティング状態になることはない。
り、図1と同等部分は同一符号により示されている。図
1と異なる部分についてのみ述べると、伝達ゲートトラ
ンジスタ1のゲートに加えた電圧を固定のVB の代り
に、アドレス信号RAの逆相信号(反転RA)としたも
のであり、他は図1の回路と同一である。
図である。副ワード線SWを選択する時、先ず主ワード
線MWの電位をHにし、次にアドレス信号RAをHとす
ることにより、ドライブトランジスタ2のゲート電位
(N1の電位)をブーストする。この時、同時にアドレ
ス信号の逆相信号がLとなるので、トランジスタ1がオ
フとなり、よってトランジスタ2のゲート電位がブース
トされたレベルから降下しなくなり、効率が良い。ま
た、トランジスタ1のゲートへの電源供給ライン(図1
のVB ライン)が不要となり、IC化に適する。
ドレス信号の逆相信号のHレベルは、図1の回路ではト
ランジスタ3をオンさせるのに充分な電圧レベルで良い
ために、図2に示す如くVB >VCCなるVCCレベルで良
いが、図4の回路では図5に示す如く、伝達ゲートトラ
ンジスタ1を充分オンさせて、トランジスタ2のゲート
のブーストを効果的にするために、アドレス信号の逆相
信号のHレベルもVBとしている。
ーダを全て同一導電型のMOSトランジスタで構成し、
主ワード線の逆相信号を用いないようにし、かつアドレ
ス信号をトランジスタのドレインへ入力できるように
し、更に、主ワード線と副ワード線との間にフローティ
ング防止用トランジスタを設けたので、占有面積が小さ
く、アドレス信号の負荷が小さく、主ワード線間の電源
リークがなく、更に副ワード線のフローティングがない
という効果がある。
る。
である。
る。
る。
る。
ある。
る。
Claims (5)
- 【請求項1】 ワード線が主ワード線と副ワード線とに
分割された半導体記憶装置であって、 前記副ワード線を選択状態の電位にドライブすべくドレ
インにアドレス信号が供給され、ソースに前記副ワード
線が接続されたドライブ用トランジスタ素子と、 このドライブ用トランジスタ素子のゲートに対して前記
主ワード線の電位を伝達するための伝達ゲート用トラン
ジスタ素子と、 前記副ワード線を非選択状態の電位にリセットすべくド
レインに前記副ワード線が接続され、ソースにリセット
電位が供給され、またゲートに前記アドレス信号の逆相
信号が供給されたリセット用トランジスタ素子と、 前記副ワード線のフローティング状態を防止すべくドレ
インに前記主ワード線の電位が供給され、ソースに前記
副ワード線が接続され、またゲートに前記アドレス信号
が供給されたフローティング防止用トランジスタ素子
と、 からなる分割デコーダ回路 を有することを特徴とする半
導体記憶装置。 - 【請求項2】 前記伝達ゲート用トランジスタ素子のゲ
ートには、このトランジスタを常時オン状態とするに十
分な固定電位が供給されていることを特徴とする請求項
1記載の半導体記憶装置。 - 【請求項3】 前記伝達ゲート用トランジスタ素子のゲ
ートには、前記アドレス信号の残余の信号の逆相信号で
かつこの伝達ゲート用トランジスタ素子を充分にオン状
態とする電位が供給されることを特徴とする請求項1記
載の半導体記憶装置。 - 【請求項4】 前記ドライブ用トランジスタ素子、前記
伝達ゲート用トランジスタ素子、前記リセット用トラン
ジスタ素子及び前記フローティング防止用トランジスタ
素子は全て同一導電型のトランジスタ素子であることを
特徴とする請求項1〜3いずれか記載の半導体記憶装
置。 - 【請求項5】 前記トランジスタ素子の全てはN型MO
Sトランジスタ素子であり、前記副ワード線の選択開始
時には、前記主ワード線の電位がハイレベルに遷移後に
前記アドレス信号の残余の信号がハイレベルに遷移する
よう構成されていることを特徴とする請求項4記載の半
導体記憶装置。
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