JPH025284A - 高集積度メモリ用モード選択回路 - Google Patents

高集積度メモリ用モード選択回路

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JPH025284A
JPH025284A JP63322275A JP32227588A JPH025284A JP H025284 A JPH025284 A JP H025284A JP 63322275 A JP63322275 A JP 63322275A JP 32227588 A JP32227588 A JP 32227588A JP H025284 A JPH025284 A JP H025284A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体メモリ装置に関するもので、特に半導体
メモリの動作モードを選択する回路に関するものである
。
半導体メキリ装置は動作の効率性を高めるためにそれぞ
れ特別なモードの動作をしうるように製造されである。
ＤＲＡＭの場合、高速ベージモード（Ｐａｓｔ　Ｐａｇ
ｅ　Ｍｏｄｅ）　、静的カラムモード（Ｓｔａｔｉｃ　
Ｃｏｌｕｍｎ　Ｍ。
ｄｅ）　、ニブルモード（Ｎｉｂｂｌｅ　Ｍｏｄｅ）及
び色々のメモリ装置のリード／ライト動作の性能を向上
させるための特別モードの中での成る一つのモードを選
択して動作することが出来るように形成されである。
従来の動作モード選択方法は動作モードを選択して動作
可能にする論理回路に製造工程中に−っの金属マスク工
程を追加して金属ラインを接続することによって特定の
動作モードを決定した。
其れ故に、金属マスク工程においては各動作モード別に
それぞれ異なるマスク工程が必要であり、且つ各マスク
工程においてはそれぞれ異なるマスク層が必要である。
マスク工程とマスク層の数が増加されると、製品の原価
が増加されるばかりではなく、工程上の不便な問題点が
あった。
したがって、本発明の目的は色々の動作モードで選択し
て動作することができるメモリ装置において設計及び製
造工程が単純に動作モードを選択することが出来る動作
モード選択回路を提供することにある。
本発明の又他の目的は最小限の素子と最小の面積を使用
した制御クロック発生回路を具備する動作モード選択回
路を提供することにある。
上記のような本発明の目的を達成するために本発明はリ
ード／ライトすることができる半導体メモリ装置の動作
モード選択回路において、電源電圧が供給される第１電
圧供給端子と、接地電圧が供給される第２電圧供給端子
と、電源電圧より所定時間遅延されて電源電圧と同様な
状態の電圧が入力される入力端子と、所定の電圧が供給
されるモード選択パッドと、出力端子と、第１ノードと
、第２ノードと、第３ノードと、上記の入力端子と、第
１ノードとの間に接続されて入力信号を反転出力する第
１反転手段と、第２ノードと第２電圧供給端子との藺の
導電通路を供給するための第１ノードの入力信号に応答
する第１スイッチング手段と、第３ノードと第２電圧供
給端子との間の導電通路を供給するためのモード選択パ
ッドの入力信号に応答する第２スイッチング手段と、第
２ノードと第３ノードとの間に接続されて第１スイッチ
ング手段と、第２スイッチング手段のスイッチングによ
り所定の電圧状態をラッチするラッチ手段と、ゲートが
第３ノードに接続され、モード選択パッドと第２電源供
給端子との間にチャネルを接続した絶縁ゲート電界効果
トランジスターと、第３ノードと出力端子との間に接続
されて第３ノードの電圧状態を反転出力する第２反転手
段で構成された制御信号クロック発生回路を具備するこ
とを特徴とする。
以下、本発明を添付した図面を参照して詳細に説明する
。
第１図は本発明による高集積度メモリ用モード選択用制
御クロック発生回路の実施例であって、基本モード以外
に二つの選択モードを持つメモリ装置に使用可能なモー
ド選択用制御クロック発生回路の実施例を図示したもの
である。
図面を参照すると、入力端子１０と第１ノード１との間
にはＰＭＯ３電界効果トランジスター（以下、ＰＭＯ３
と称する）とＮＭＯ３電界効果トランジスター（以下、
ＮＭＯ３と称する）とで構成されたＣＭＯＳインバータ
ー２０が接続されである。
第１スイツチングトランジスター３０ａ、３０ｂは第２
ノード２．４と第２電圧供給端子との間にチャネルを接
続し、ゲートを第１ノードＩに接続したＮＭＯ３であり
、入力が“ロウ”状態である時に第１ノードは“ハイ１
状態になって第１スイツチングトランジスター３０ａと
３０ｂとを１ＯＮ１状態にしてラッチ回路４０ａと４０
ｂとを“ハイ”状態にラッチさせる。
ラッチ回路４０ａと４０ｂは各々二つのＣＭＯＳインバ
ーター４２と４４．４６と４８とで構成されて第２ノー
ド２．４と第３ノード３．５は互に異なる状態を表し、
第３ノード３．５の状態が出力に影ｇを及ぼす。
第２スイツチングトランジスター５０ａ、５０ｂは第３
ノードと第２電圧供給端子との間にチャネルを接続し、
ゲートがモード選択パッド７０ａ、７０ｂに接続された
ＮＭＯ３であり、モード選択バッドにモード選択のため
の“ハイ”状態の電圧が印加されると、ラッチ回路４０
ａ、４０ｂは“ロウ”状態にラッチされる。
モード選択パッド７Ｑａ、７０ｂと第２電圧供給端子Ｖ
ｓｓとの間にチャネルを接続し、ゲートは第３ノードに
接続されたＮＭＯ３６０ａ、６０ｂはモード選択パッド
が選択されないでモード選択バッドに“ハイ”が印加さ
れない場合にフローティング（Ｆｌｏａｔｉｎｇ）状態
になる第２スイツチングトランジスター５０ａ、５０ｂ
を確実にＯＦＦ状態に維持させる。
第３ノード３．５と出力端子９０ａ、９０ｂとの間には
ＰＭＯ３８１，８３とＮＭＯ３８２，８４とで構成され
たＣＭＯＳインバーター８０ａ１８０ｂが接続されであ
る。
図示したように第１図の実施例においてはＣＭＯＳイン
バーター２０を二つのモード選択制御クロック発生回路
が共有しているものを図示したが、それぞれ別にモード
選択制御クロック発生回路を構成することができること
はこの分野の通常の知識を持つものは安易に理解するこ
とができるであろう。
本発明は選択モードの数字はどモード選択用パッドとモ
ード選択制御クロック発生器のみで各モードを選択する
。
高速ベージモード、静的カラムモード及びニブルモード
の三つのモードを選択する場合、一つのモードを基本モ
ードにし、二つの選択的なモードの選択のための二つの
モード選択用パッドと各々の制御信号発生回路を必要に
して第１図のような回路を使用することができる。
各々のモード選択用パッドに第２スイツチングトランジ
スターを動作させる電圧を印加すると、電圧が印加され
たパッドと連結された信号発生回路から信号を発生する
ので各モード選択用に電圧を印加して二つのモードを選
択することができる。
先ず、基本モード選択の場合を第１図と第２図を参照し
て詳細に説明する。
第２図は本発明による制御クロック発生回路に供給され
る供給電圧のタイミング図を表す図面であって、Ｖｃｃ
は第１電圧供給端子に供給される電源電圧の状態を図示
したものであり、Ｖｃｃ。
は電源電圧を所定の時間遅延させて入力端子に入力する
入力電圧の状態を図示したものである。
基本モードである時には第１及び第２クロック発注回路
のモード選択パッド７０ａと７０ｂを凡て選択しないの
で第２スイツチングトランジスター５０ａと５０ｂはフ
ローティング（Ｆｌｏａｔｉｎｇ）状態になって出力端
子９０ａ、９０ｂに出力される出力は単純に入力電圧Ｖ
ｃｃ、によって制御される。
第２図のｂ区間においてＶｃｃ、は“ロウ”状態である
のでＣＭＯＳインバーター２０の出力ノードである第１
ノード１を“ハイ”状態に作り、上記のノードの出力は
第１スイツチングトランジスター３０ａ、３０ｂをター
ンオンさせて第２ノード２．４を“ロウ”状態に作る。
第２ノード２．４に入力された“ロウ”状態はＣＭＯＳ
インバーター４４と４８との出力ノードである第３ノー
ド３．５を“ハイ”状態に作り、第３ノード３．５の出
力はＣＭＯＳインバーター８０ａ、８０ｂとを“ロウ”
状態にして出力端子９０ａ、９０ｂから発生される動作
モード制御クロックを“ロウ”状態にして動作モード発
生クロックをディスエーブル（Ｄｉｓａｂｌｅ）させる
。
所定の時間経過後にＶＣＣ，が“ハイ”状態になると、
第１ノード１が“ロウ”状態になれながら第１スイツチ
ングトランジスター３０ａ、３０ｂはフローティング状
態になるが、二つのＣＭＯＳインバーターで構成される
ラッチ回路４０ａと４０ｂとによって出力を゛ロウ”状
態に維持される。絶縁ゲート電界効果トランジスター６
０ａ。
６０ｂはラッチ回路に一旦ラッチされた“ハイ”状態に
よってターンオンされ、第２スイツチングトランジスタ
ー５Ｑａ、５０ｂを完璧にターンオンさせる。
上記のようにすることによって基本モードの遂行が可能
である。
基本モード以外の他の一つのモードであるＡモードを選
択するための動作状態を第１図及び第２図を参照して詳
細に説明する。
第１図においてモード選択パッド７０ａにＶｃＣ供給電
圧をボンディングし、モード選択パッド７０ｂにはボン
ディングをしないことによってなる。
第２図のｂ区間においては第３ノード３がＣＭＯＳイン
バーターラッチである４２と４４との比（Ｒａｔｉｏ）
によって決定されるが、入力電圧Ｖｃｃが“ハイ”状態
になる区間Ｃにおいては第１ノード１が“ロウ”状態に
なって第１スイツチングトランジスター３０ａがフロー
ティング状態になり、したがって、モード選択パッド７
０ａの入力電圧により動作する。
其れ故に、第２スイツチングトランジスター５０ａがタ
ーンオンされて第３ノード３をグラウンドレベルに下が
り、出力端子９０ａにおいては“ハイ”状態を出力する
。即ち、Ａモードを選択する制御クロックがイネーブル
される。しかし、第２制御クロック発生回路からはモー
ド選択バッド７０ｂが電源電圧にボンディングされない
ので第２スイツチングトランジスター５０ｂはフローテ
ィング状態になり、入力電圧Ｖｃｃ、が第２図のｂ区間
である時“ロウ”状態であるので第１ノード１が“ハイ
”状態になり、第２ノード４は第１スイツチングトラン
ジスター３０ｂがターンオンされるので“ロウ”状態に
なる。
其れ故に、ラッチ回路４０ｂの出力は“ハイ１状態にな
り、出力端子９０ｂに出力される最終の出力は“ロウ”
になる。上記の第２制御クロック発生回路の動作は基本
モード選択の場合とその動作が同一である。
結局、モードＡ選択の場合、出力端子９０ａから出力さ
れるＡクロックは“ハイ”状態、出力端子９０ｂから出
力されるＢクロックは“ロウ”状態になり、チップ内部
の凡てのモード制御をする。
上記のモードＡの以外にモードＢを選択する場合は上記
のモードＡを選択する場合とは反対に第２制御クロック
発生回路のモード選択パッド７０ｂのみに電源電圧をボ
ンディングして最終の出力が第１制御クロック発生回路
の出力端子９０ａから出力されるＡクロックは“ロウ”
状態であり、第２制御クロフク発生回路の出力端子９０
ｂから出力されるＢクロックは“ハイ”状態になってチ
ップ内部の凡てのモードを制御する。
上述したように本発明は選択的なボンディングで動作モ
ードを選択することによって金属マスクによって動作モ
ードを選択する時による選択用の追加マスクを使用しな
いでもよいので原価を低減することができる効果がある
。
又、本発明は工程の最後段階である組立段階で単純に供
給電圧をボンディングすることによって動作モードを選
択することが出来るので工程が単純化され、且つ収率が
向上される利点がある。
又、本発明は電源電圧と電源電圧を所定時間遅延させた
入力電圧で動作モードの選択を遂行し、且つ最小限トラ
ンジスターと最小の面積を使用することが出来るので活
用度が高い、一つのモートノ当すに独立的な一つのパッ
ドと一つの制御クロック発生回路のみが必要であるので
ロジックの構成が簡単な利点がある。
【図面の簡単な説明】
第１図は本発明による制御クロック発生回路の実施例の
具体的回路図、そして 第２図は制御クロック発生回路に供給される供給電圧の
タイミング図である。 手続補正書 （自発） 平成 １年 ３月２９日

Claims (3)

    【特許請求の範囲】
  1. （１）リード／ライトすることができる半導体メモリ装
    置の動作モード選択回路において、 電源電圧が供給される第１電圧供給端子と、接地電圧が
    供給される第２電圧供給端子と、電源電圧より所定時間
    遅延されて電源電圧と同一な状態の電圧が入力される入
    力端子と、所定電圧が供給されるモード選択パッドと、
    出力端子と、第１ノードと、第２ノードと、第３ノード
    と、上記の入力端子と、第１ノードとの間に接続されて
    入力信号を反転出力する第１反転手段と、第２ノードと
    第２電圧供給端子との間の導電通路を供給するための第
    １ノードの入力信号に応答する第１スイッチング手段と
    、第３ノードと第２電圧供給端子との間の導電通路を供
    給するためのモード選択パッドの入力信号に応答するス
    イッチング手段と、第２ノードと第３ノードとの間に接
    続されて第１スイッチング手段と第２スイッチング手段
    のスイッチングにより所定の電圧状態をラッチするラッ
    チ手段と、ゲートが第３ノードに接続され、モード選択
    パッドと第２電源供給端子との間にチャネルを接続した
    絶縁ゲート電界効果トランジスターと、第３ノードと出
    力端子との間に接続されて第３ノードの電圧状態を反転
    出力する第２反転手段で構成された制御信号発生回路を
    具備したことを特徴とする高集積度メモリ用モード選択
    回路。
  2. （２）モード選択する場合はモード選択パッドに電源電
    圧をボンディングすることを特徴とする請求項（１）記
    載の高集積度メモリ用モード選択回路。
  3. （３）ラッチ手段は一対のＣＭＯＳ反転ゲートの入力と
    出力を互にクロス接続することを特徴とする請求項（１
    ）記載の高集積度メモリ用モード選択回路。
JP63322275A 1987-12-30 1988-12-22 高集積度メモリ用モード選択回路 Expired - Lifetime JPH0752578B2 (ja)

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