JPH1075170A - 半導体装置用モード設定回路 - Google Patents
半導体装置用モード設定回路Info
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- JPH1075170A JPH1075170A JP9160999A JP16099997A JPH1075170A JP H1075170 A JPH1075170 A JP H1075170A JP 9160999 A JP9160999 A JP 9160999A JP 16099997 A JP16099997 A JP 16099997A JP H1075170 A JPH1075170 A JP H1075170A
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
Abstract
(57)【要約】
【課題】 レイアウトの大きさを増加させることなく、
消費電流を低減することができる半導体装置用モード設
定回路を提供すること。 【解決手段】 １対の相補的なＰ形ＭＯＳトランジスタ
２３とＮ形ＭＯＳトランジスタ２４とにより入力回路２
２を構成し、入力回路２２をレーザ・ヒューズ２１を介
して電源電圧ＶddとグランドGND との間に接続し、レー
ザ・ヒューズ２１の非切断時には、入力回路２２に印加
される入力信号ΦC に応答した出力信号OUTCを発生す
る。レーザ・ヒューズ２１が切断されると、インバータ
２５とＮ形ＭＯＳトランジスタ２６とによるラッチによ
り、一定不変の出力信号OUTCを発生する。
消費電流を低減することができる半導体装置用モード設
定回路を提供すること。 【解決手段】 １対の相補的なＰ形ＭＯＳトランジスタ
２３とＮ形ＭＯＳトランジスタ２４とにより入力回路２
２を構成し、入力回路２２をレーザ・ヒューズ２１を介
して電源電圧ＶddとグランドGND との間に接続し、レー
ザ・ヒューズ２１の非切断時には、入力回路２２に印加
される入力信号ΦC に応答した出力信号OUTCを発生す
る。レーザ・ヒューズ２１が切断されると、インバータ
２５とＮ形ＭＯＳトランジスタ２６とによるラッチによ
り、一定不変の出力信号OUTCを発生する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、メモリ
装置などの半導体装置用モード設定回路に関するもので
あり、具体的には、レーザ切断によって溶断することが
できるヒューズを具備した半導体装置用モード設定回路
に関するものである。
装置などの半導体装置用モード設定回路に関するもので
あり、具体的には、レーザ切断によって溶断することが
できるヒューズを具備した半導体装置用モード設定回路
に関するものである。
【０００２】
【従来の技術】半導体装置としてメモリのような集積回
路は、その適切な実行方式としての最適の動作モードを
選択する場合において、融通性を付与するために、基本
的に該当回路構成要素とともに、あらかじめ与えられた
多数の動作モードを有する。デザイン・ルール(design
rule) によるメモリ・チップの製造工程が完了された後
のウェハ検査のようなメモリ・チップの検査段階では、
チップのいろいろな欠陥および現在の特性だけではな
く、そのチップの有効な機能などを探し、その機能に対
する検査を遂行することによってそのチップがある動作
モードに動作可能となるかが決定される。
路は、その適切な実行方式としての最適の動作モードを
選択する場合において、融通性を付与するために、基本
的に該当回路構成要素とともに、あらかじめ与えられた
多数の動作モードを有する。デザイン・ルール(design
rule) によるメモリ・チップの製造工程が完了された後
のウェハ検査のようなメモリ・チップの検査段階では、
チップのいろいろな欠陥および現在の特性だけではな
く、そのチップの有効な機能などを探し、その機能に対
する検査を遂行することによってそのチップがある動作
モードに動作可能となるかが決定される。
【０００３】メモリの動作を有効としながらも、最適な
モードの設定は、一般的にモード設定回路あるいはオプ
ション回路と呼ばれる回路構成要素によって行なわれ
る。このモード設定回路は、定められたモードと関連さ
れた内部回路を活性化させて定められた動作を遂行させ
たり、定められたモードと無関係な他の内部回路を非活
性化させるなどの動作を行なう。
モードの設定は、一般的にモード設定回路あるいはオプ
ション回路と呼ばれる回路構成要素によって行なわれ
る。このモード設定回路は、定められたモードと関連さ
れた内部回路を活性化させて定められた動作を遂行させ
たり、定められたモードと無関係な他の内部回路を非活
性化させるなどの動作を行なう。
【０００４】このようなモード設定回路は回路設計者に
設計の融通性を付与し、設計期間を短縮させることによ
って生産費を低減させる効果をもたらす。特定の動作モ
ードを定める方式としては、次の二つの方式、すなわ
ち、レーザ・ビームによって溶融されるヒューズ（レー
ザ・ヒューズ）を使用する方式と電流によって溶融され
るヒューズ（電気的ヒューズ）を使用する方式がよく知
られている。レーザ・ヒューズを使用したり、電気的な
ヒューズを使用したモード設定動作は該当ヒューズの接
続状態すなわち、該当ヒューズが切断されるか、あるい
はそれがそのままに接続されているかによって遂行され
る。
設計の融通性を付与し、設計期間を短縮させることによ
って生産費を低減させる効果をもたらす。特定の動作モ
ードを定める方式としては、次の二つの方式、すなわ
ち、レーザ・ビームによって溶融されるヒューズ（レー
ザ・ヒューズ）を使用する方式と電流によって溶融され
るヒューズ（電気的ヒューズ）を使用する方式がよく知
られている。レーザ・ヒューズを使用したり、電気的な
ヒューズを使用したモード設定動作は該当ヒューズの接
続状態すなわち、該当ヒューズが切断されるか、あるい
はそれがそのままに接続されているかによって遂行され
る。
【０００５】図５および図６と図７とに図示されている
ように、拡張データ出力(extendeddata out :ＥＤＯ)
動作モード用制御ブロックに適用されたレーザ・ヒュー
ズを持つモード設定回路１とＥＤＯ制御ブロック２とが
接続されており、図５はヒューズ非切断時、図６はヒュ
ーズ切断時の場合をそれぞれ示しており、図７はこれら
の動作を示すタイミングチャートを示す。図５のヒュー
ズ非切断時の場合には、図７の行アドレス・ストローブ
（ＲＡＳバー）、図７の列アドレス・ストローブ（ＣＡ
Ｓバー）発生状態で図７に示すように、ＥＤＯ制御ブロ
ック２からＥＤＯイネーブル信号が出力される。
ように、拡張データ出力(extendeddata out :ＥＤＯ)
動作モード用制御ブロックに適用されたレーザ・ヒュー
ズを持つモード設定回路１とＥＤＯ制御ブロック２とが
接続されており、図５はヒューズ非切断時、図６はヒュ
ーズ切断時の場合をそれぞれ示しており、図７はこれら
の動作を示すタイミングチャートを示す。図５のヒュー
ズ非切断時の場合には、図７の行アドレス・ストローブ
（ＲＡＳバー）、図７の列アドレス・ストローブ（ＣＡ
Ｓバー）発生状態で図７に示すように、ＥＤＯ制御ブロ
ック２からＥＤＯイネーブル信号が出力される。
【０００６】また、図６のヒューズ切断時には、図７に
示すように、ＥＤＯ制御ブロック２からＥＤＯディスイ
ネーブル信号が出力される。このように、モード設定回
路１のレーザ・ヒューズが切断されたか否かによって、
ＥＤＯ制御ブロック２はＥＤＯモードが各イネーブル状
態あるいはディスイネーブル状態になるようにする制御
信号を発生する。
示すように、ＥＤＯ制御ブロック２からＥＤＯディスイ
ネーブル信号が出力される。このように、モード設定回
路１のレーザ・ヒューズが切断されたか否かによって、
ＥＤＯ制御ブロック２はＥＤＯモードが各イネーブル状
態あるいはディスイネーブル状態になるようにする制御
信号を発生する。
【０００７】図８および図９はレーザ・ヒューズを使用
する従来のモード設定回路の例を示す回路図である。図
８に示されているように、レーザ・ヒューズ１１は電源
電圧ＶddとノードＮ１１との間に接続される。ノードＮ
１１とグランド電圧GND との間には、グランド電圧GND
に接続されたゲートを持つＰ形の空乏形ＭＯＳトランジ
スタ１２が接続されている。このＰ形の空乏形ＭＯＳト
ランジスタ１２はいつも電導状態になっているようにす
る。
する従来のモード設定回路の例を示す回路図である。図
８に示されているように、レーザ・ヒューズ１１は電源
電圧ＶddとノードＮ１１との間に接続される。ノードＮ
１１とグランド電圧GND との間には、グランド電圧GND
に接続されたゲートを持つＰ形の空乏形ＭＯＳトランジ
スタ１２が接続されている。このＰ形の空乏形ＭＯＳト
ランジスタ１２はいつも電導状態になっているようにす
る。
【０００８】ノードＮ１１はインバータ１４を通してＮ
形ＭＯＳトランジスタ１５のゲートと接続されている。
このＮ形ＭＯＳトランジスタ１５のチャネルはノードＮ
１１とグランド電圧GND との間に接続されている。空乏
形ＭＯＳトランジスタ１２はノードＮ１１をグランド電
圧GND に接続し、Ｎ形ＭＯＳトランジスタ１５はレーザ
・ヒューズ１１が切断された時、ノードＮ１１がグラン
ド電圧GND に維持させる。
形ＭＯＳトランジスタ１５のゲートと接続されている。
このＮ形ＭＯＳトランジスタ１５のチャネルはノードＮ
１１とグランド電圧GND との間に接続されている。空乏
形ＭＯＳトランジスタ１２はノードＮ１１をグランド電
圧GND に接続し、Ｎ形ＭＯＳトランジスタ１５はレーザ
・ヒューズ１１が切断された時、ノードＮ１１がグラン
ド電圧GND に維持させる。
【０００９】インバータ１４の出力とともに、ノアゲー
ト１６に印加される入力信号ΦA はヒューズ接続状態に
よって二つの論理特性を示すように発生される。レーザ
・ヒューズ１１が切断されないと、ノードＮ１１はレー
ザ・ヒューズ１１を通じて電源電圧Ｖddに接続されるこ
とによってノアゲート１６とインバータ１７とによりハ
イレベルを維持する。したがって、出力信号OUTAの論理
レベルは入力信号ΦA によって決定される。図９に示す
ように、ローレベルの入力信号ΦA は出力信号OUTAが図
９に示すように、ローレベルになるように、ハイレベル
の入力信号ΦA は出力信号OUTAがハイレベルになるよう
にする。
ト１６に印加される入力信号ΦA はヒューズ接続状態に
よって二つの論理特性を示すように発生される。レーザ
・ヒューズ１１が切断されないと、ノードＮ１１はレー
ザ・ヒューズ１１を通じて電源電圧Ｖddに接続されるこ
とによってノアゲート１６とインバータ１７とによりハ
イレベルを維持する。したがって、出力信号OUTAの論理
レベルは入力信号ΦA によって決定される。図９に示す
ように、ローレベルの入力信号ΦA は出力信号OUTAが図
９に示すように、ローレベルになるように、ハイレベル
の入力信号ΦA は出力信号OUTAがハイレベルになるよう
にする。
【００１０】レーザ切断によってレーザ・ヒューズ１１
が切断されると、ノードＮ１１がグランド電圧GND にな
る。これによって、ノアゲート１６の出力は入力信号Φ
A に関係なくローレベルになる。すなわち、図９に示さ
れるように、出力信号OUTAはいつもハイレベルに維持さ
れる。
が切断されると、ノードＮ１１がグランド電圧GND にな
る。これによって、ノアゲート１６の出力は入力信号Φ
A に関係なくローレベルになる。すなわち、図９に示さ
れるように、出力信号OUTAはいつもハイレベルに維持さ
れる。
【００１１】
【発明が解決しようとする課題】しかし、この図８に示
すような従来のモード設定回路では、空乏形ＭＯＳトラ
ンジスタ１２がいつもターンオン状態としてあるので、
ノードＮ１１からグランドGND にＤＣ電流が流れる。あ
る半導体装置がＮ個のモード設定回路を有すると、その
半導体装置のモード設定回路を通じて漏洩される電流の
総量はＮ×ＩＯになるかもしれない。ここで、ＩＯは図
８のモード設定回路において、ノードＮ１１からグラン
ドGND に流れる電流の量を示す。
すような従来のモード設定回路では、空乏形ＭＯＳトラ
ンジスタ１２がいつもターンオン状態としてあるので、
ノードＮ１１からグランドGND にＤＣ電流が流れる。あ
る半導体装置がＮ個のモード設定回路を有すると、その
半導体装置のモード設定回路を通じて漏洩される電流の
総量はＮ×ＩＯになるかもしれない。ここで、ＩＯは図
８のモード設定回路において、ノードＮ１１からグラン
ドGND に流れる電流の量を示す。
【００１２】空乏形ＭＯＳトランジスタ１２のチャネル
の長さを伸ばせば伸ばすほど、電流消費を減少させるこ
とがよく知られているが、これはモード設定回路によっ
て占有されるレイアウトの大きさを増加させるようにな
る。このような制限要素のために、従来のモード設定回
路は今後の低電力メモリ素子のような集積回路システム
に適用することができない。
の長さを伸ばせば伸ばすほど、電流消費を減少させるこ
とがよく知られているが、これはモード設定回路によっ
て占有されるレイアウトの大きさを増加させるようにな
る。このような制限要素のために、従来のモード設定回
路は今後の低電力メモリ素子のような集積回路システム
に適用することができない。
【００１３】したがって、本発明の主たる目的は、電流
消費を低減できる半導体装置用モード設定回路を提供す
ることである。
消費を低減できる半導体装置用モード設定回路を提供す
ることである。
【００１４】また、本発明の他の目的は、レイアウトの
大きさの増加がなくても、電流消費を低減することがで
きる半導体装置用モード設定回路を提供することであ
る。
大きさの増加がなくても、電流消費を低減することがで
きる半導体装置用モード設定回路を提供することであ
る。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置用モード設定回路は、電源にヒ
ューズが接続されている時に信号を発生する手段により
一定不変の出力信号を発生する。
に、本発明の半導体装置用モード設定回路は、電源にヒ
ューズが接続されている時に信号を発生する手段により
一定不変の出力信号を発生する。
【００１６】また、本発明の別の態様の半導体装置用モ
ード設定回路は、第１の電源にヒューズを接続し、この
ヒューズと第２の電源との間に１対の相補的なトランジ
スタを具備する入力回路を接続して、ヒューズの非切断
時には出力信号が常に入力信号に応答して追従する。ヒ
ューズが切断されると、入力回路の出力をラッチによっ
て一定不変状態に保持する。
ード設定回路は、第１の電源にヒューズを接続し、この
ヒューズと第２の電源との間に１対の相補的なトランジ
スタを具備する入力回路を接続して、ヒューズの非切断
時には出力信号が常に入力信号に応答して追従する。ヒ
ューズが切断されると、入力回路の出力をラッチによっ
て一定不変状態に保持する。
【００１７】さらに、本発明の異なる態様の半導体装置
用モード設定回路は、第１の電源と第２の電源に接続さ
れたヒューズとの間に１対の相補的なトランジスタを具
備する入力回路を接続し、ヒューズの非切断時には出力
信号が常に入力信号に応答して追従する。ヒューズが切
断されると、出力信号が一定不変状態のディスイネーブ
ル状態となる。
用モード設定回路は、第１の電源と第２の電源に接続さ
れたヒューズとの間に１対の相補的なトランジスタを具
備する入力回路を接続し、ヒューズの非切断時には出力
信号が常に入力信号に応答して追従する。ヒューズが切
断されると、出力信号が一定不変状態のディスイネーブ
ル状態となる。
【００１８】
【発明の実施の形態】以下、本発明の半導体装置用モー
ド設定回路の実施の形態について図面に基づき説明す
る。図１は本発明の第１の実施の形態の構成を示すブロ
ック図である。図１において、ヒューズとしてのレーザ
・ヒューズ２１は電源電圧Ｖdd（すなわち、第１の電
源）と入力回路２２との間に接続されている。入力回路
２２には、入力信号ΦB が入力される。入力回路２２は
レーザ・ヒューズ２１とノードＮ２２との間に接続され
たＰ形ＭＯＳトランジスタ２３と、ノードＮ２２とグラ
ンド電圧GND （すなわち、第２の電源電圧）との間に接
続されたＮ形ＭＯＳトランジスタ２４とで構成されてい
る。
ド設定回路の実施の形態について図面に基づき説明す
る。図１は本発明の第１の実施の形態の構成を示すブロ
ック図である。図１において、ヒューズとしてのレーザ
・ヒューズ２１は電源電圧Ｖdd（すなわち、第１の電
源）と入力回路２２との間に接続されている。入力回路
２２には、入力信号ΦB が入力される。入力回路２２は
レーザ・ヒューズ２１とノードＮ２２との間に接続され
たＰ形ＭＯＳトランジスタ２３と、ノードＮ２２とグラ
ンド電圧GND （すなわち、第２の電源電圧）との間に接
続されたＮ形ＭＯＳトランジスタ２４とで構成されてい
る。
【００１９】Ｐ形ＭＯＳトランジスタ２３のゲートとＮ
形ＭＯＳトランジスタ２４のゲートには、前記入力信号
ΦB が入力される。ノードＮ２２とグランド電圧GND と
の間には、Ｎ形ＭＯＳトランジスタ２６が接続されてい
る。また、ノードＮ２２はインバータ２５の入力端に接
続されている。インバータ２５の出力端には、出力信号
OUTBが発生し、この出力信号OUTBはＮ形ＭＯＳトランジ
スタ２６のゲートに加えられる。
形ＭＯＳトランジスタ２４のゲートには、前記入力信号
ΦB が入力される。ノードＮ２２とグランド電圧GND と
の間には、Ｎ形ＭＯＳトランジスタ２６が接続されてい
る。また、ノードＮ２２はインバータ２５の入力端に接
続されている。インバータ２５の出力端には、出力信号
OUTBが発生し、この出力信号OUTBはＮ形ＭＯＳトランジ
スタ２６のゲートに加えられる。
【００２０】次に、以上のように構成された本発明の第
１の実施の形態の動作について図２のタイミングチャー
トを参照して説明する。有効遷移条件として入力信号Φ
B が図２に示すようにローレベル状態からハイレベルに
変わる時、図１の回路が有効に使用されることができる
のを次の説明から理解することができる。万一、入力信
号ΦB が図２に示すように、ハイレベルである間にレー
ザ・ヒューズ２１が切断されていないと、ノードＮ２２
はローレベルになる。これによって、出力信号OUTBは図
２に示すように入力信号ΦB のハイレベルに追従してハ
イレベルになる。
１の実施の形態の動作について図２のタイミングチャー
トを参照して説明する。有効遷移条件として入力信号Φ
B が図２に示すようにローレベル状態からハイレベルに
変わる時、図１の回路が有効に使用されることができる
のを次の説明から理解することができる。万一、入力信
号ΦB が図２に示すように、ハイレベルである間にレー
ザ・ヒューズ２１が切断されていないと、ノードＮ２２
はローレベルになる。これによって、出力信号OUTBは図
２に示すように入力信号ΦB のハイレベルに追従してハ
イレベルになる。
【００２１】これと同一の方式で、レーザ・ヒューズ２
１が事前に電源電圧Ｖddを入力回路２２に接続している
状態で、入力信号ΦB が図２に示すようにローレベルに
フル−ダウン(full-down) になると、出力信号OUTBもそ
れに追従して図２に示すように、ローレベルになる。換
言すれば、レーザ・ヒューズ２１が電源電圧Ｖddと入力
回路２２との間に電気的に接続されているかぎり、出力
信号OUTB、すなわち、モード設定信号はいつも入力信号
ΦB に応答して、それに追従する。このような出力信号
OUTBは特定動作モードを決定するための信号として有用
に使用される。
１が事前に電源電圧Ｖddを入力回路２２に接続している
状態で、入力信号ΦB が図２に示すようにローレベルに
フル−ダウン(full-down) になると、出力信号OUTBもそ
れに追従して図２に示すように、ローレベルになる。換
言すれば、レーザ・ヒューズ２１が電源電圧Ｖddと入力
回路２２との間に電気的に接続されているかぎり、出力
信号OUTB、すなわち、モード設定信号はいつも入力信号
ΦB に応答して、それに追従する。このような出力信号
OUTBは特定動作モードを決定するための信号として有用
に使用される。
【００２２】一方、これとは異なり、レーザ・ヒューズ
２１が切断されて、入力回路２２が電源電圧Ｖddから電
気的に絶縁されれば、出力信号OUTBはインバータ２５と
Ｎ形ＭＯＳトランジスタ２６とにより構成されたラッチ
によって、図２に示すように、ハイレベルの一定不変状
態、すなわち、ディスイネーブル状態に維持される。
２１が切断されて、入力回路２２が電源電圧Ｖddから電
気的に絶縁されれば、出力信号OUTBはインバータ２５と
Ｎ形ＭＯＳトランジスタ２６とにより構成されたラッチ
によって、図２に示すように、ハイレベルの一定不変状
態、すなわち、ディスイネーブル状態に維持される。
【００２３】次に、本発明の第２の実施の形態について
図３を参照して説明する。図３はこの第２の実施の形態
の構成を示す回路図であり、ヒューズとしてのレーザ・
ヒューズ３１はＰ形ＭＯＳトランジスタ３３とＮ形ＭＯ
Ｓトランジスタ３４とで構成される入力回路３２とグラ
ンド電圧GND との間に接続される。Ｐ形ＭＯＳトランジ
スタ３３は電源電圧ＶddとノードＮ３３との間に接続さ
れる。Ｐ形ＭＯＳトランジスタ３３のゲートおよびＮ形
ＭＯＳトランジスタ３４のゲートは入力信号ΦC に共通
に接続される。
図３を参照して説明する。図３はこの第２の実施の形態
の構成を示す回路図であり、ヒューズとしてのレーザ・
ヒューズ３１はＰ形ＭＯＳトランジスタ３３とＮ形ＭＯ
Ｓトランジスタ３４とで構成される入力回路３２とグラ
ンド電圧GND との間に接続される。Ｐ形ＭＯＳトランジ
スタ３３は電源電圧ＶddとノードＮ３３との間に接続さ
れる。Ｐ形ＭＯＳトランジスタ３３のゲートおよびＮ形
ＭＯＳトランジスタ３４のゲートは入力信号ΦC に共通
に接続される。
【００２４】また、ノードＮ３３はインバータ３５の入
力端に接続される。インバータ３５の出力端には、出力
信号OUTCが発生されるようになっており、この出力信号
OUTCはＰ形ＭＯＳトランジスタ３６のゲートに供給され
る。Ｐ形ＭＯＳトランジスタ３６は電源電圧Ｖddとノー
ドＮ３３との間に接続される。このＰ形ＭＯＳトランジ
スタ３６とインバータ３５とにより、現在の出力信号OU
TCのレベルを安定な状態に維持するためのラッチを構成
している。
力端に接続される。インバータ３５の出力端には、出力
信号OUTCが発生されるようになっており、この出力信号
OUTCはＰ形ＭＯＳトランジスタ３６のゲートに供給され
る。Ｐ形ＭＯＳトランジスタ３６は電源電圧Ｖddとノー
ドＮ３３との間に接続される。このＰ形ＭＯＳトランジ
スタ３６とインバータ３５とにより、現在の出力信号OU
TCのレベルを安定な状態に維持するためのラッチを構成
している。
【００２５】次に、図３で示した本発明の第２の実施の
形態の動作について図４のタイミング・チャートを参照
して説明する。図３の半導体装置用モード設定回路は、
有効遷移条件として、入力信号ΦC が図４に示すよう
に、ハイレベルの状態からローレベルの状態に変わる時
に、有用に使用されることができる。
形態の動作について図４のタイミング・チャートを参照
して説明する。図３の半導体装置用モード設定回路は、
有効遷移条件として、入力信号ΦC が図４に示すよう
に、ハイレベルの状態からローレベルの状態に変わる時
に、有用に使用されることができる。
【００２６】万一、入力信号ΦC がハイレベルである
間、Ｐ形ＭＯＳトランジスタ３３がオンであるから、レ
ーザ・ヒューズ３１が切断されていないと、図４に示す
ようにノードＮ３３がハイレベルになる。したがって、
インバータ３５の出力端に現れる出力信号OUTCは図４か
ら明らかなように、入力信号ΦC に追従してローレベル
になる。換言すれば、レーザ・ヒューズ３１が入力回路
３２をグランド電圧GND に接続する時には、出力信号OU
TCが常に入力信号ΦC に応答してそれに追従する。
間、Ｐ形ＭＯＳトランジスタ３３がオンであるから、レ
ーザ・ヒューズ３１が切断されていないと、図４に示す
ようにノードＮ３３がハイレベルになる。したがって、
インバータ３５の出力端に現れる出力信号OUTCは図４か
ら明らかなように、入力信号ΦC に追従してローレベル
になる。換言すれば、レーザ・ヒューズ３１が入力回路
３２をグランド電圧GND に接続する時には、出力信号OU
TCが常に入力信号ΦC に応答してそれに追従する。
【００２７】反面、レーザ・ヒューズ３１が切断され
て、入力回路３２がグランド電圧GNDから電気的に絶縁
されると、出力信号OUTCがインバータ３５とＰ形ＭＯＳ
トランジスタ３６とにより構成されるラッチによって、
ローレベルの一定不変状態、すなわち、ディスイネーブ
ル状態となる。前記図１で示した第１の実施の形態にお
ける入力回路２２あるいは図３で示した第２の実施の形
態における入力回路３２は、それぞれ二つの相補的なＭ
ＯＳトランジスタ中で一つだけが交互に活性化されるの
で、図８で示した従来の半導体装置用モード設定回路の
ように、いつも一定な電流が漏洩されるＤＣ経路が形成
されることはない。
て、入力回路３２がグランド電圧GNDから電気的に絶縁
されると、出力信号OUTCがインバータ３５とＰ形ＭＯＳ
トランジスタ３６とにより構成されるラッチによって、
ローレベルの一定不変状態、すなわち、ディスイネーブ
ル状態となる。前記図１で示した第１の実施の形態にお
ける入力回路２２あるいは図３で示した第２の実施の形
態における入力回路３２は、それぞれ二つの相補的なＭ
ＯＳトランジスタ中で一つだけが交互に活性化されるの
で、図８で示した従来の半導体装置用モード設定回路の
ように、いつも一定な電流が漏洩されるＤＣ経路が形成
されることはない。
【００２８】
【発明の効果】以上のように、本発明の半導体装置用モ
ード設定回路によれば、ヒューズが電源に接続されてい
る時には、入力信号に応答して出力信号を発生するが、
ヒューズが電源から電気的に絶縁されている時には、一
定不変の出力信号を発生するようにしたので、簡単な回
路構成で電流消費を低減することができる。
ード設定回路によれば、ヒューズが電源に接続されてい
る時には、入力信号に応答して出力信号を発生するが、
ヒューズが電源から電気的に絶縁されている時には、一
定不変の出力信号を発生するようにしたので、簡単な回
路構成で電流消費を低減することができる。
【００２９】また、本発明の別の半導体装置用モード設
定回路によれば、第１の電源に接続されたヒューズと第
２の電源との間に相補的なトランジスタにより構成され
た入力回路を接続するか、あるいは第１の電源と第２の
電源に接続したヒューズとの間に相補的なトランジスタ
により構成された入力回路を接続し、ヒューズの非切断
時に入力回路の入力信号に応答して出力信号を追従さ
せ、ヒューズの切断時に出力信号をラッチにより一定不
変状態となるようにしたので、レイアウトの大きさの増
加がなくても、電流消費を低減することができる。
定回路によれば、第１の電源に接続されたヒューズと第
２の電源との間に相補的なトランジスタにより構成され
た入力回路を接続するか、あるいは第１の電源と第２の
電源に接続したヒューズとの間に相補的なトランジスタ
により構成された入力回路を接続し、ヒューズの非切断
時に入力回路の入力信号に応答して出力信号を追従さ
せ、ヒューズの切断時に出力信号をラッチにより一定不
変状態となるようにしたので、レイアウトの大きさの増
加がなくても、電流消費を低減することができる。
【図１】本発明の半導体装置用モード設定回路の第１の
実施の形態の構成を示す回路図。
実施の形態の構成を示す回路図。
【図２】図１の半導体装置用モード設定回路の動作を説
明するためのタイミングチャート。
明するためのタイミングチャート。
【図３】本発明の半導体装置用モード設定回路の第２の
実施の形態の構成を示す回路図。
実施の形態の構成を示す回路図。
【図４】図３の半導体装置用モード設定回路の動作を説
明するためのタイミングチャート。
明するためのタイミングチャート。
【図５】ヒューズ非切断時の従来のモード設定回路とＥ
ＤＯ制御ブロックとの接続関係を示すブロック図。
ＤＯ制御ブロックとの接続関係を示すブロック図。
【図６】ヒューズ切断時の従来のモード設定回路とＥＤ
Ｏ制御ブロックとの接続関係を示すブロック図。
Ｏ制御ブロックとの接続関係を示すブロック図。
【図７】図６および図７のモード設定回路とＥＤＯ制御
ブロックの動作を説明するためのタイミングチャート。
ブロックの動作を説明するためのタイミングチャート。
【図８】従来のモード設定回路の回路図。
【図９】図８のモード設定回路の動作を説明するための
タイミングチャート。
タイミングチャート。
２１，３１ レーザ・ヒューズ ２２，３２ 入力回路 ２３，３３，３６ Ｐ形ＭＯＳトランジスタ ２４，２６，３４ Ｎ形ＭＯＳトランジスタ ２５、３５ インバータ Ｖdd 電源電圧 GND グランド電圧
Claims (3)
- 【請求項１】 半導体装置用モード設定回路において、 電源に接続されるヒューズと、 前記ヒューズが電源に接続されている時、入力信号に応
答して出力信号を発生し、かつ前記ヒューズが電源から
電気的に絶縁されている時、一定不変の出力信号を発生
する手段と、を含む半導体装置用モード設定回路。 - 【請求項２】 半導体装置用モード設定回路において、 第１の電源に接続されるヒューズと、 前記ヒューズと第２の電源との間に接続され、１対の相
補的なトランジスタを具備する入力回路と、 出力端子と、 前記入力回路の出力と前記出力端子との間に接続される
ラッチと、を含む半導体装置用モード設定回路。 - 【請求項３】 半導体装置用モード設定回路において、 第１の電源と第２の電源に接続されたヒューズとの間に
接続され、１対の相補的なトランジスタを具備する入力
回路と、 出力端子と、 前記入力回路の出力と前記第２の電源との間に接続され
るラッチと、を含む半導体装置用モード設定回路。
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-
1997
- 1997-05-22 TW TW086106922A patent/TW389906B/zh not_active IP Right Cessation
- 1997-06-18 JP JP16099997A patent/JP3807818B2/ja not_active Expired - Fee Related
- 1997-06-19 US US08/879,900 patent/US5929691A/en not_active Expired - Lifetime
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