JPH08274622A - 半導体回路 - Google Patents
半導体回路Info
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- JPH08274622A JPH08274622A JP7074038A JP7403895A JPH08274622A JP H08274622 A JPH08274622 A JP H08274622A JP 7074038 A JP7074038 A JP 7074038A JP 7403895 A JP7403895 A JP 7403895A JP H08274622 A JPH08274622 A JP H08274622A
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- power supply
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Abstract
(57)【要約】
【目的】ヒューズやアンチヒューズの書込用電源による
電流の流入や流出が防止されるとともに、消費電力の増
加を抑えノイズマシーンの向上が図られた半導体回路を
提供する。 【構成】電源電圧ＶDDとグラウンドＶSSとの間に、互い
に直列に配列されたＰＭＯＳトランジスタ１１とＮＭＯ
Ｓトランジスタ１２の接続点と、一端に電源電圧ＶPPも
しくは電源電圧ＶDDが印加されるＰＭＯＳトランジスタ
１３のゲートとを接続し、そのＰＭＯＳトランジスタ１
３の他端にＰＭＯＳトランジスタ１１のゲートとＮＭＯ
Ｓトランジスタ１４とを接続して、インバータ１７，ナ
ンドゲート１８でＮＭＯＳトランジスタ１２，１４の導
通状態，遮断状態を切り替える。
電流の流入や流出が防止されるとともに、消費電力の増
加を抑えノイズマシーンの向上が図られた半導体回路を
提供する。 【構成】電源電圧ＶDDとグラウンドＶSSとの間に、互い
に直列に配列されたＰＭＯＳトランジスタ１１とＮＭＯ
Ｓトランジスタ１２の接続点と、一端に電源電圧ＶPPも
しくは電源電圧ＶDDが印加されるＰＭＯＳトランジスタ
１３のゲートとを接続し、そのＰＭＯＳトランジスタ１
３の他端にＰＭＯＳトランジスタ１１のゲートとＮＭＯ
Ｓトランジスタ１４とを接続して、インバータ１７，ナ
ンドゲート１８でＮＭＯＳトランジスタ１２，１４の導
通状態，遮断状態を切り替える。
Description
【０００１】
【産業上の利用分野】本発明は、いわゆるＰＬＤ、ＦＰ
ＧＡ等と呼ばれる、完成した製品に所定のデータを書き
込むことによって所望の回路動作を実現することのでき
る半導体装置において、書き込み時の保護を目的とした
半導体回路に関する。
ＧＡ等と呼ばれる、完成した製品に所定のデータを書き
込むことによって所望の回路動作を実現することのでき
る半導体装置において、書き込み時の保護を目的とした
半導体回路に関する。
【０００２】
【従来の技術】近年、ＰＬＤ、ＦＰＧＡ等と呼ばれるプ
ログラマブルな半導体回路が広く使われるようになって
きている。このようなプログラマブルな半導体回路は製
品完成後にプログラミングデータを書き込むことによっ
て、所望の回路配線が完成し所望の回路動作が実現する
ことから、特に少量多品種の用途に向いている。
ログラマブルな半導体回路が広く使われるようになって
きている。このようなプログラマブルな半導体回路は製
品完成後にプログラミングデータを書き込むことによっ
て、所望の回路配線が完成し所望の回路動作が実現する
ことから、特に少量多品種の用途に向いている。
【０００３】このような半導体回路における、書込みデ
ータに応じた回路配線を実現する方式にも種々の方式が
あるが、そのうちの１つに、回路配線の途中にヒューズ
を備えておき、そのヒューズを溶断させるか否かにより
所望の回路配線を実現する方式がある。また、近年では
ヒューズに代わり、いわゆるアンチヒューズを用いる方
式が注目されてきている。アンチヒューズは、通常の動
作電圧よりも高い電圧が印加されると、それまで絶縁状
態（以下「オフ状態」と称する）にあったものが、絶縁
破壊等により導通状態（以下「オン状態」と称する）に
遷移する素子をいい、いわゆるビアホール１つ分等極め
て小さな寸法で半導体集積回路内に作り込むことがで
き、ヒューズよりも高集積化に適する素子として注目さ
れている。
ータに応じた回路配線を実現する方式にも種々の方式が
あるが、そのうちの１つに、回路配線の途中にヒューズ
を備えておき、そのヒューズを溶断させるか否かにより
所望の回路配線を実現する方式がある。また、近年では
ヒューズに代わり、いわゆるアンチヒューズを用いる方
式が注目されてきている。アンチヒューズは、通常の動
作電圧よりも高い電圧が印加されると、それまで絶縁状
態（以下「オフ状態」と称する）にあったものが、絶縁
破壊等により導通状態（以下「オン状態」と称する）に
遷移する素子をいい、いわゆるビアホール１つ分等極め
て小さな寸法で半導体集積回路内に作り込むことがで
き、ヒューズよりも高集積化に適する素子として注目さ
れている。
【０００４】ここで、ヒューズを溶断したり、アンチヒ
ューズをオフ状態からオン状態に変化させる書込みの際
は、通常の動作電圧よりも高い電圧が印加される。この
書込みの際の高電圧が通常の、低い動作電圧で動作する
回路部に印加されると、何の対策も講じられていない場
合その回路部にブレークダウンを生じるおそれがあり、
そうならないよう、回路を保護するための技術が提案さ
れている。
ューズをオフ状態からオン状態に変化させる書込みの際
は、通常の動作電圧よりも高い電圧が印加される。この
書込みの際の高電圧が通常の、低い動作電圧で動作する
回路部に印加されると、何の対策も講じられていない場
合その回路部にブレークダウンを生じるおそれがあり、
そうならないよう、回路を保護するための技術が提案さ
れている。
【０００５】図６は、文献（ＩＥＥＥ ＪＯＵＲＮＡＬ
ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，Ｖ
ＯＬ．２４，ＮＯ．３，ＪＵＮＥ １９８９（アクテル
社）参照）に提案された半導体回路の、アンチヒューズ
への書込回路部分の回路図である。図６に示す半導体回
路において、電源電圧ＶDDとグラウンドＶSSとの間に、
電源電圧ＶDD側から順にＰＭＯＳトランジスタ５１とＮ
ＭＯＳトランジスタ５２が互いに直列に配列されている
とともに、それらＰＭＯＳトランジスタ５１、ＮＭＯＳ
トランジスタ５２の各ゲートが互いに接続されており、
これにより出力バッファ回路５０１が構成されている。
ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，Ｖ
ＯＬ．２４，ＮＯ．３，ＪＵＮＥ １９８９（アクテル
社）参照）に提案された半導体回路の、アンチヒューズ
への書込回路部分の回路図である。図６に示す半導体回
路において、電源電圧ＶDDとグラウンドＶSSとの間に、
電源電圧ＶDD側から順にＰＭＯＳトランジスタ５１とＮ
ＭＯＳトランジスタ５２が互いに直列に配列されている
とともに、それらＰＭＯＳトランジスタ５１、ＮＭＯＳ
トランジスタ５２の各ゲートが互いに接続されており、
これにより出力バッファ回路５０１が構成されている。
【０００６】また、電源電圧ＶDDとグラウンドＶSSとの
間に、電源電圧ＶDD側から順にＰＭＯＳトランジスタ５
３とＮＭＯＳトランジスタ５４が互いに直列に配列され
ているとともに、それらＰＭＯＳトランジスタ５３、Ｎ
ＭＯＳトランジスタ５４の各ゲートが互いに接続されて
おり、これにより入力バッファ回路５０２が構成されて
いる。
間に、電源電圧ＶDD側から順にＰＭＯＳトランジスタ５
３とＮＭＯＳトランジスタ５４が互いに直列に配列され
ているとともに、それらＰＭＯＳトランジスタ５３、Ｎ
ＭＯＳトランジスタ５４の各ゲートが互いに接続されて
おり、これにより入力バッファ回路５０２が構成されて
いる。
【０００７】一方、電源電圧ＶDDよりも高い書込み用の
電源電圧ＶPPとグラウンドＶSSとの間に、電源電圧ＶPP
側から順にＰＭＯＳトランジスタ５７，アンチヒューズ
５９，ＮＭＯＳトランジスタ５８が互いに直列に配列さ
れている。そのＰＭＯＳトランジスタ５７とアンチヒュ
ーズ５９の接続点は、ＮＭＯＳトランジスタ５５を経由
してＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ
５２の出力接続点に接続されている。また、アンチヒュ
ーズ５９とＮＭＯＳトランジスタ５８の接続点は、ＮＭ
ＯＳトランジスタ５６を経由してＰＭＯＳトランジスタ
５３とＮＭＯＳトランジスタ５４の入力接続点に接続さ
れている。またＮＭＯＳトランジスタ５５，５６の各ゲ
ートは互いに接続されている。
電源電圧ＶPPとグラウンドＶSSとの間に、電源電圧ＶPP
側から順にＰＭＯＳトランジスタ５７，アンチヒューズ
５９，ＮＭＯＳトランジスタ５８が互いに直列に配列さ
れている。そのＰＭＯＳトランジスタ５７とアンチヒュ
ーズ５９の接続点は、ＮＭＯＳトランジスタ５５を経由
してＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ
５２の出力接続点に接続されている。また、アンチヒュ
ーズ５９とＮＭＯＳトランジスタ５８の接続点は、ＮＭ
ＯＳトランジスタ５６を経由してＰＭＯＳトランジスタ
５３とＮＭＯＳトランジスタ５４の入力接続点に接続さ
れている。またＮＭＯＳトランジスタ５５，５６の各ゲ
ートは互いに接続されている。
【０００８】このような半導体回路において、アンチヒ
ューズ５９に書き込みを行なうか否かにより所望の回路
配線を実現する。ここで、アンチヒューズ５９に書き込
みを行なう場合には、ＮＭＯＳトランジスタ５５，５６
の各ゲートに、‘Ｌ’レベルの信号が入力され、これに
よりＮＭＯＳトランジスタ５５，５６が遮断状態にな
り、またＰＭＯＳトランジスタ５７，ＮＭＯＳトランジ
スタ５８の各ゲートにそれぞれ‘Ｌ’レベル，‘ＨＨ’
レベルの信号が入力され、これによりＰＭＯＳトランジ
スタ５７，ＮＭＯＳトランジスタ５８が導通状態にな
る。’ＨＨ’レベルは電源電圧ＶPPないしそれに近い電
位を意味する。なお、’Ｈ’レベルは通常動作時の電源
電圧ＶDDないしそれに近い電位を意味し’Ｌ’レベルは
グラウンドＶSSないしそれに近い電位を意味する。
ューズ５９に書き込みを行なうか否かにより所望の回路
配線を実現する。ここで、アンチヒューズ５９に書き込
みを行なう場合には、ＮＭＯＳトランジスタ５５，５６
の各ゲートに、‘Ｌ’レベルの信号が入力され、これに
よりＮＭＯＳトランジスタ５５，５６が遮断状態にな
り、またＰＭＯＳトランジスタ５７，ＮＭＯＳトランジ
スタ５８の各ゲートにそれぞれ‘Ｌ’レベル，‘ＨＨ’
レベルの信号が入力され、これによりＰＭＯＳトランジ
スタ５７，ＮＭＯＳトランジスタ５８が導通状態にな
る。’ＨＨ’レベルは電源電圧ＶPPないしそれに近い電
位を意味する。なお、’Ｈ’レベルは通常動作時の電源
電圧ＶDDないしそれに近い電位を意味し’Ｌ’レベルは
グラウンドＶSSないしそれに近い電位を意味する。
【０００９】すると、電源電圧ＶPP→ＰＭＯＳトランジ
スタ５７→アンチヒューズ５９→ＮＭＯＳトランジスタ
５８の経路を通ってグラウンドＶSSに電流が流れ、この
電流によりアンチヒューズ５９がオン状態に遷移する。
ここでＮＭＯＳトランジスタ５５，５６はオフ状態にあ
るため、電源電圧ＶPPが、出力バッファ回路５０１，入
力バッファ回路５０２に印加されることはなく、出力バ
ッファ回路５０１，入力バッファ回路５０２が保護され
る。
スタ５７→アンチヒューズ５９→ＮＭＯＳトランジスタ
５８の経路を通ってグラウンドＶSSに電流が流れ、この
電流によりアンチヒューズ５９がオン状態に遷移する。
ここでＮＭＯＳトランジスタ５５，５６はオフ状態にあ
るため、電源電圧ＶPPが、出力バッファ回路５０１，入
力バッファ回路５０２に印加されることはなく、出力バ
ッファ回路５０１，入力バッファ回路５０２が保護され
る。
【００１０】一方、通常の動作時には、ＮＭＯＳトラン
ジスタ５５，５６の各ゲートには‘Ｈ’レベルの信号が
入力され、これによりＮＭＯＳトランジスタ５５，５６
双方が導通状態になり、またＰＭＯＳトランジスタ５
７，ＮＭＯＳトランジスタ５８の各ゲートには、それぞ
れ‘ＨＨ’レベル，‘Ｌ’レベルの信号が入力され、こ
れによりＰＭＯＳトランジスタ５７，ＮＭＯＳトランジ
スタ５８が遮断状態になる。ここで、出力バッファ回路
５０１から出力された信号はＮＭＯＳトランジスタ５５
→アンチヒューズ５９→ＮＭＯＳトランジスタ５６の経
路で、入力バッファ回路５０２に入力される。一方、ア
ンチヒューズ５９に書込みが行なわれなかった場合に
は、出力バッファ回路５０１から出力された信号は、入
力バッファ回路５０２には入力されず、例えば図示しな
い他の回路に入力される等、アンチヒューズ５９がオフ
状態にあるかオン状態にあるかによって異なる回路配線
が実現される。
ジスタ５５，５６の各ゲートには‘Ｈ’レベルの信号が
入力され、これによりＮＭＯＳトランジスタ５５，５６
双方が導通状態になり、またＰＭＯＳトランジスタ５
７，ＮＭＯＳトランジスタ５８の各ゲートには、それぞ
れ‘ＨＨ’レベル，‘Ｌ’レベルの信号が入力され、こ
れによりＰＭＯＳトランジスタ５７，ＮＭＯＳトランジ
スタ５８が遮断状態になる。ここで、出力バッファ回路
５０１から出力された信号はＮＭＯＳトランジスタ５５
→アンチヒューズ５９→ＮＭＯＳトランジスタ５６の経
路で、入力バッファ回路５０２に入力される。一方、ア
ンチヒューズ５９に書込みが行なわれなかった場合に
は、出力バッファ回路５０１から出力された信号は、入
力バッファ回路５０２には入力されず、例えば図示しな
い他の回路に入力される等、アンチヒューズ５９がオフ
状態にあるかオン状態にあるかによって異なる回路配線
が実現される。
【００１１】図７は、米国特許公報ＵＳＰＮＯ．５１６
６５５７号に提案された半導体回路の、アンチヒューズ
への書込み回路部分の回路図である。図７に示す半導体
回路は、図６と比較すると、ＮＭＯＳトランジスタ５
５，５６が削除されており、また図６に示す出力バッフ
ァ回路５０１が、ＮＭＯＳトランジスタ６１，６２から
なる出力バッファ回路６０１に置き換えられているとと
もに、入力バッファ回路５０２が、高耐圧のＰＭＯＳト
ランジスタ６３，高耐圧のＮＭＯＳトランジスタ６４か
らなる入力バッファ回路６０２に置き換えられている点
が異なっている。アンチヒューズ５９に書き込みを行な
う場合には、ＮＭＯＳトランジスタ６１，６２双方のゲ
ートに‘Ｌ’レベルの信号が入力され、これによりＮＭ
ＯＳトランジスタ６１，６２が遮断状態になる。またＰ
ＭＯＳトランジスタ５７，ＮＭＯＳトランジスタ５８の
各ゲートにそれぞれ‘Ｌ’レベル，‘ＨＨ’レベルの信
号が入力されることにより、アンチヒューズ５９がオン
状態に遷移する。アンチヒューズ５９への書込みの際、
ＮＭＯＳトランジスタ６１，６２に、ＰＭＯＳトランジ
スタ５７を経由して電源電圧ＶPPが印加されても、ＮＭ
ＯＳトランジスタ６１，６２のゲートには‘Ｌ’レベル
の信号、即ちグラウンドＶSSと等しいレベルの信号が入
力されているため、電源電圧ＶPP側から電流が流れ込む
ことはない。
６５５７号に提案された半導体回路の、アンチヒューズ
への書込み回路部分の回路図である。図７に示す半導体
回路は、図６と比較すると、ＮＭＯＳトランジスタ５
５，５６が削除されており、また図６に示す出力バッフ
ァ回路５０１が、ＮＭＯＳトランジスタ６１，６２から
なる出力バッファ回路６０１に置き換えられているとと
もに、入力バッファ回路５０２が、高耐圧のＰＭＯＳト
ランジスタ６３，高耐圧のＮＭＯＳトランジスタ６４か
らなる入力バッファ回路６０２に置き換えられている点
が異なっている。アンチヒューズ５９に書き込みを行な
う場合には、ＮＭＯＳトランジスタ６１，６２双方のゲ
ートに‘Ｌ’レベルの信号が入力され、これによりＮＭ
ＯＳトランジスタ６１，６２が遮断状態になる。またＰ
ＭＯＳトランジスタ５７，ＮＭＯＳトランジスタ５８の
各ゲートにそれぞれ‘Ｌ’レベル，‘ＨＨ’レベルの信
号が入力されることにより、アンチヒューズ５９がオン
状態に遷移する。アンチヒューズ５９への書込みの際、
ＮＭＯＳトランジスタ６１，６２に、ＰＭＯＳトランジ
スタ５７を経由して電源電圧ＶPPが印加されても、ＮＭ
ＯＳトランジスタ６１，６２のゲートには‘Ｌ’レベル
の信号、即ちグラウンドＶSSと等しいレベルの信号が入
力されているため、電源電圧ＶPP側から電流が流れ込む
ことはない。
【００１２】また、入力バッファ回路６０２には、高耐
圧のトランジスタ６３，６４が作り込まれているため、
アンチヒューズ５９への書込みにより入力バッファ回路
６０２がブレークダウンすることはない。通常の動作に
は、ＰＭＯＳトランジスタ５７，ＮＭＯＳトランジスタ
５８の各ゲートには、‘ＨＨ’レベル，‘Ｌ’レベルの
信号が入力され、これによりＰＭＯＳトランジスタ５
７，ＮＭＯＳトランジスタ５８が遮断状態になる。ま
た、ＮＭＯＳトランジスタ６１，６２の各ゲートそれぞ
れに‘Ｈ’レベル，‘Ｌ’レベルもしくは‘Ｌ’レベ
ル，‘Ｈ’レベルの信号が入力され、これによりＮＭＯ
Ｓトランジスタ６１，６２から構成される出力バッファ
回路６０１から‘Ｈ’レベルもしくは‘Ｌ’レベルの信
号が出力される。出力された信号は、アンチヒューズ５
９がオン状態にある場合、その入力バッファ回路６０２
に入力される。
圧のトランジスタ６３，６４が作り込まれているため、
アンチヒューズ５９への書込みにより入力バッファ回路
６０２がブレークダウンすることはない。通常の動作に
は、ＰＭＯＳトランジスタ５７，ＮＭＯＳトランジスタ
５８の各ゲートには、‘ＨＨ’レベル，‘Ｌ’レベルの
信号が入力され、これによりＰＭＯＳトランジスタ５
７，ＮＭＯＳトランジスタ５８が遮断状態になる。ま
た、ＮＭＯＳトランジスタ６１，６２の各ゲートそれぞ
れに‘Ｈ’レベル，‘Ｌ’レベルもしくは‘Ｌ’レベ
ル，‘Ｈ’レベルの信号が入力され、これによりＮＭＯ
Ｓトランジスタ６１，６２から構成される出力バッファ
回路６０１から‘Ｈ’レベルもしくは‘Ｌ’レベルの信
号が出力される。出力された信号は、アンチヒューズ５
９がオン状態にある場合、その入力バッファ回路６０２
に入力される。
【００１３】
【発明が解決しようとする課題】上述した、図６に示す
半導体回路では、通常の動作時において、出力バッファ
回路５０１から出力される‘Ｈ’レベルの信号は、ＮＭ
ＯＳトランジスタ５５，アンチヒューズ５９，ＮＭＯＳ
トランジスタ５６を経由して入力バッファ回路５０２に
入力されるため、入力バッファ回路５０２にはＮＭＯＳ
トランジスタ５５，５６双方のスレッショルド電圧ＶTH
分だけ低い電圧が入力される。すると、入力バッファ回
路５０２のＰＭＯＳトランジスタ５３が弱いオン状態に
なり電流が流れ、消費電力が増加する。また入力バッフ
ァ回路５０２に入力される信号の電圧振幅も狭くなるた
めノイズマージンが小さくなるという問題もある。
半導体回路では、通常の動作時において、出力バッファ
回路５０１から出力される‘Ｈ’レベルの信号は、ＮＭ
ＯＳトランジスタ５５，アンチヒューズ５９，ＮＭＯＳ
トランジスタ５６を経由して入力バッファ回路５０２に
入力されるため、入力バッファ回路５０２にはＮＭＯＳ
トランジスタ５５，５６双方のスレッショルド電圧ＶTH
分だけ低い電圧が入力される。すると、入力バッファ回
路５０２のＰＭＯＳトランジスタ５３が弱いオン状態に
なり電流が流れ、消費電力が増加する。また入力バッフ
ァ回路５０２に入力される信号の電圧振幅も狭くなるた
めノイズマージンが小さくなるという問題もある。
【００１４】また、図７に示す半導体回路の出力バッフ
ァ回路６０１では、電源電圧ＶDD側にＮＭＯＳトランジ
スタ６１が接続されているため、やはりその電圧降下分
だけ低い電圧の信号が入力バッファ回路６０２に入力さ
れる。このため、前述したと同様に、やはり消費電力が
増加し、ノイズマージンも小さくなる。本発明は、上記
事情に鑑み、ヒューズやアンチヒューズの書込用電圧に
よる電流が流れ込むことが防止されるとともに、消費電
力の増加を抑えノイズマージンの向上が図られた半導体
回路を提供することを目的とする。
ァ回路６０１では、電源電圧ＶDD側にＮＭＯＳトランジ
スタ６１が接続されているため、やはりその電圧降下分
だけ低い電圧の信号が入力バッファ回路６０２に入力さ
れる。このため、前述したと同様に、やはり消費電力が
増加し、ノイズマージンも小さくなる。本発明は、上記
事情に鑑み、ヒューズやアンチヒューズの書込用電圧に
よる電流が流れ込むことが防止されるとともに、消費電
力の増加を抑えノイズマージンの向上が図られた半導体
回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成する本発
明の第１の半導体回路は、 （１−１）一端に、所定の第１のモード時に所定の第１
の電源電圧ＶDD、所定の第２のモード時に上記第１の電
源電圧ＶDDよりも高い所定の第２の電源電圧Ｖ PPが印加
され、あるいは、その一端に、上記第１のモードおよび
上記第２のモードによらず上記第１の電源電圧ＶDDが印
加される第１のＰＭＯＳトランジスタ （１−２）上記第１のＰＭＯＳトランジスタの他端に一
端が接続されるとともに、他端に上記第１の電源電圧Ｖ
DDよりも低い所定の第３の電源電圧ＶSSが印加される第
１のＮＭＯＳトランジスタ （１−３）一端に、上記第１のモード時に上記第１の電
源電圧ＶDD、上記第２のモード時に上記第２の電源電圧
ＶPPが印加されるとともに、他端が上記第１のＰＭＯＳ
トランジスタのゲートに接続され、ゲートが、上記第１
のＰＭＯＳトランジスタと上記第１のＮＭＯＳトランジ
スタとが接続されてなるノードに接続された第２のＰＭ
ＯＳトランジスタを備え、上記第１のＰＭＯＳトランジ
スタと上記第１のＮＭＯＳトランジスタとが上記第１の
モード時に相補的に導通状態になり、上記第２のモード
時に遮断状態になることを特徴とするものである。
明の第１の半導体回路は、 （１−１）一端に、所定の第１のモード時に所定の第１
の電源電圧ＶDD、所定の第２のモード時に上記第１の電
源電圧ＶDDよりも高い所定の第２の電源電圧Ｖ PPが印加
され、あるいは、その一端に、上記第１のモードおよび
上記第２のモードによらず上記第１の電源電圧ＶDDが印
加される第１のＰＭＯＳトランジスタ （１−２）上記第１のＰＭＯＳトランジスタの他端に一
端が接続されるとともに、他端に上記第１の電源電圧Ｖ
DDよりも低い所定の第３の電源電圧ＶSSが印加される第
１のＮＭＯＳトランジスタ （１−３）一端に、上記第１のモード時に上記第１の電
源電圧ＶDD、上記第２のモード時に上記第２の電源電圧
ＶPPが印加されるとともに、他端が上記第１のＰＭＯＳ
トランジスタのゲートに接続され、ゲートが、上記第１
のＰＭＯＳトランジスタと上記第１のＮＭＯＳトランジ
スタとが接続されてなるノードに接続された第２のＰＭ
ＯＳトランジスタを備え、上記第１のＰＭＯＳトランジ
スタと上記第１のＮＭＯＳトランジスタとが上記第１の
モード時に相補的に導通状態になり、上記第２のモード
時に遮断状態になることを特徴とするものである。
【００１６】ここで、上記本発明の第１の半導体回路
は、具体的には、例えば上記（１−１）〜（１−３）の
構成に加え、さらに （１−４）一端が上記第１のＰＭＯＳトランジスタのゲ
ートに接続されるとともに他端が上記第１のＮＭＯＳト
ランジスタのゲートに接続された第２のＮＭＯＳトラン
ジスタ （１−５）上記第１のモード時に上記第２のＮＭＯＳト
ランジスタを導通状態にし、上記第２のモード時に上記
第２のＮＭＯＳトランジスタを遮断状態にするととも
に、上記第２のモード時に上記第１のＮＭＯＳトランジ
スタを遮断状態にするモード切替回路を備えたものであ
ってもよく、あるいは、上記本発明の第１の半導体回路
は、具体的には、例えば上記（１−１）〜（１−３）の
構成に加え、さらに （１−６）一端が前記第１のＰＭＯＳトランジスタのゲ
ートに接続されるとともにゲートが上記第１の電源電圧
ＶDDに接続された第２のＮＭＯＳトランジスタ （１−７）上記第１のモード時に上記第２のＮＭＯＳト
ランジスタの他端と上記第１のＮＭＯＳトランジスタの
ゲートに互いに同一の論理の信号を入力するとともに、
上記第２のモード時に上記第２のＮＭＯＳトランジスタ
の他端に‘Ｈ’レベル、かつ上記第１のＮＭＯＳトラン
ジスタのゲートに‘Ｌ’レベルの信号を入力するモード
切替回路を備えたものであってもよい。
は、具体的には、例えば上記（１−１）〜（１−３）の
構成に加え、さらに （１−４）一端が上記第１のＰＭＯＳトランジスタのゲ
ートに接続されるとともに他端が上記第１のＮＭＯＳト
ランジスタのゲートに接続された第２のＮＭＯＳトラン
ジスタ （１−５）上記第１のモード時に上記第２のＮＭＯＳト
ランジスタを導通状態にし、上記第２のモード時に上記
第２のＮＭＯＳトランジスタを遮断状態にするととも
に、上記第２のモード時に上記第１のＮＭＯＳトランジ
スタを遮断状態にするモード切替回路を備えたものであ
ってもよく、あるいは、上記本発明の第１の半導体回路
は、具体的には、例えば上記（１−１）〜（１−３）の
構成に加え、さらに （１−６）一端が前記第１のＰＭＯＳトランジスタのゲ
ートに接続されるとともにゲートが上記第１の電源電圧
ＶDDに接続された第２のＮＭＯＳトランジスタ （１−７）上記第１のモード時に上記第２のＮＭＯＳト
ランジスタの他端と上記第１のＮＭＯＳトランジスタの
ゲートに互いに同一の論理の信号を入力するとともに、
上記第２のモード時に上記第２のＮＭＯＳトランジスタ
の他端に‘Ｈ’レベル、かつ上記第１のＮＭＯＳトラン
ジスタのゲートに‘Ｌ’レベルの信号を入力するモード
切替回路を備えたものであってもよい。
【００１７】また、上記目的を達成する本発明の第２の
半導体回路は、 （２−１）一端に、所定の第１の電源電圧ＶDDが印加さ
れる第１のＰＭＯＳトランジスタ （２−２）上記第１のＰＭＯＳトランジスタの他端に一
端が接続されるとともに、他端に、所定の第１のモード
時に上記第１の電源電圧ＶDDよりも低い所定の第２の電
源電圧ＶSS、所定の第２のモード時に上記第２の電源電
圧ＶSSよりも低い所定の第３の電源電圧ＶBBが印加さ
れ、あるいは、その他端に、上記第１のモードおよび上
記第２のモードによらず上記第２の電源電圧ＶSSが印加
される第１のＮＭＯＳトランジスタ （２−３）一端が上記第１のＮＭＯＳトランジスタのゲ
ートに接続されるとともに、他端に、上記第１のモード
時に上記第２の電源電圧ＶSS、上記第２のモード時に上
記第３の電源電圧ＶBBが印加され、ゲートが、上記第１
のＰＭＯＳトランジスタと上記第１のＮＭＯＳトランジ
スタとが接続されてなるノードに接続された第２のＮＭ
ＯＳトランジスタを備え、上記第１のＰＭＯＳトランジ
スタと上記第１のＮＭＯＳトランジスタとが上記第１の
モード時に相補的に導通状態になり、上記第２のモード
時に遮断状態になることを特徴とするものである。
半導体回路は、 （２−１）一端に、所定の第１の電源電圧ＶDDが印加さ
れる第１のＰＭＯＳトランジスタ （２−２）上記第１のＰＭＯＳトランジスタの他端に一
端が接続されるとともに、他端に、所定の第１のモード
時に上記第１の電源電圧ＶDDよりも低い所定の第２の電
源電圧ＶSS、所定の第２のモード時に上記第２の電源電
圧ＶSSよりも低い所定の第３の電源電圧ＶBBが印加さ
れ、あるいは、その他端に、上記第１のモードおよび上
記第２のモードによらず上記第２の電源電圧ＶSSが印加
される第１のＮＭＯＳトランジスタ （２−３）一端が上記第１のＮＭＯＳトランジスタのゲ
ートに接続されるとともに、他端に、上記第１のモード
時に上記第２の電源電圧ＶSS、上記第２のモード時に上
記第３の電源電圧ＶBBが印加され、ゲートが、上記第１
のＰＭＯＳトランジスタと上記第１のＮＭＯＳトランジ
スタとが接続されてなるノードに接続された第２のＮＭ
ＯＳトランジスタを備え、上記第１のＰＭＯＳトランジ
スタと上記第１のＮＭＯＳトランジスタとが上記第１の
モード時に相補的に導通状態になり、上記第２のモード
時に遮断状態になることを特徴とするものである。
【００１８】ここで、上記本発明の第２の半導体回路
は、具体的には、例えば上記（２−１）〜（２−３）の
構成に加え、さらに （２−４）一端が上記第１のＰＭＯＳトランジスタのゲ
ートに接続されるとともに他端が上記第１のＮＭＯＳト
ランジスタのゲートに接続された第２のＰＭＯＳトラン
ジスタ （２−５）上記第１のモード時に上記第２のＰＭＯＳト
ランジスタを導通状態にし、上記第２のモード時に上記
第２のＰＭＯＳトランジスタを遮断状態にするととも
に、上記第２のモード時に上記第１のＰＭＯＳトランジ
スタを遮断状態にするモード切替回路を備えたものであ
ってもよく、あるいは、上記本発明の第２の半導体回路
は、具体的には、例えば上記（２−１）〜（２−３）の
構成に加え、さらに （２−６）一端が前記第１のＮＭＯＳトランジスタのゲ
ートに接続されるとともにゲートが上記第１の電源電圧
ＶSSに接続された第２のＰＭＯＳトランジスタ （２−７）上記第１のモード時に上記第２のＰＭＯＳト
ランジスタの他端と上記第１のＰＭＯＳトランジスタの
ゲートに互いに同一の論理の信号を入力するとともに、
上記第２のモード時に上記第２のＰＭＯＳトランジスタ
の他端に‘Ｌ’レベル、かつ上記第１のＰＭＯＳトラン
ジスタのゲートに‘Ｈ’レベルの信号を入力するモード
切替回路を備えたものであってもよい。
は、具体的には、例えば上記（２−１）〜（２−３）の
構成に加え、さらに （２−４）一端が上記第１のＰＭＯＳトランジスタのゲ
ートに接続されるとともに他端が上記第１のＮＭＯＳト
ランジスタのゲートに接続された第２のＰＭＯＳトラン
ジスタ （２−５）上記第１のモード時に上記第２のＰＭＯＳト
ランジスタを導通状態にし、上記第２のモード時に上記
第２のＰＭＯＳトランジスタを遮断状態にするととも
に、上記第２のモード時に上記第１のＰＭＯＳトランジ
スタを遮断状態にするモード切替回路を備えたものであ
ってもよく、あるいは、上記本発明の第２の半導体回路
は、具体的には、例えば上記（２−１）〜（２−３）の
構成に加え、さらに （２−６）一端が前記第１のＮＭＯＳトランジスタのゲ
ートに接続されるとともにゲートが上記第１の電源電圧
ＶSSに接続された第２のＰＭＯＳトランジスタ （２−７）上記第１のモード時に上記第２のＰＭＯＳト
ランジスタの他端と上記第１のＰＭＯＳトランジスタの
ゲートに互いに同一の論理の信号を入力するとともに、
上記第２のモード時に上記第２のＰＭＯＳトランジスタ
の他端に‘Ｌ’レベル、かつ上記第１のＰＭＯＳトラン
ジスタのゲートに‘Ｈ’レベルの信号を入力するモード
切替回路を備えたものであってもよい。
【００１９】
【作用】本発明の第１の半導体回路は、上記（１−３）
の第２のＰＭＯＳトランジスタを備えたものであるた
め、第２のモード（例えば前述の書込モードに対応す
る）では第１のＮＭＯＳトランジスタのゲートに‘Ｌ’
レベルの信号を入力することにより第１のＮＭＯＳトラ
ンジスタを遮断状態にするとともに、第１のＰＭＯＳト
ランジスタのゲートを入力側から完全に切り離すことに
より、第２のＰＭＯＳトランジスタのゲートには、第１
のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタ
との出力接続点の信号が印加されて第２のＰＭＯＳトラ
ンジスタが導通状態となり、第１のＰＭＯＳトランジス
タが遮断状態となる。このようにして、第２のモード時
に第１のＮＭＯＳトランジスタと第１のＰＭＯＳトラン
ジスタとの双方が遮断状態となり、出力側から電流が流
入することが防止され、回路のブレークダウンが防止さ
れると同時に、アンチヒューズの書き込みを阻害するこ
ともない。また第１のモード（例えば前述の通常の動作
モードに対応する）では、第１のＰＭＯＳトランジスタ
のゲートと第１のＮＭＯＳトランジスタのゲートの双方
に同一論理の‘Ｈ’レベルないし‘Ｌ’レベルの信号を
印加することにより、出力側、即ちそれら第１のＰＭＯ
Ｓトランジスタと第１のＮＭＯＳトランジスタとの出力
接続点には、電源電圧ＶDDと電源電圧ＶSSとの間でフル
スイングした信号が出力され、その出力された信号を入
力する回路にリーク電流が流れることが防止され、消費
電力が押えられる。また、このようにフルスイングする
ため、ノイズマージンも向上する。
の第２のＰＭＯＳトランジスタを備えたものであるた
め、第２のモード（例えば前述の書込モードに対応す
る）では第１のＮＭＯＳトランジスタのゲートに‘Ｌ’
レベルの信号を入力することにより第１のＮＭＯＳトラ
ンジスタを遮断状態にするとともに、第１のＰＭＯＳト
ランジスタのゲートを入力側から完全に切り離すことに
より、第２のＰＭＯＳトランジスタのゲートには、第１
のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタ
との出力接続点の信号が印加されて第２のＰＭＯＳトラ
ンジスタが導通状態となり、第１のＰＭＯＳトランジス
タが遮断状態となる。このようにして、第２のモード時
に第１のＮＭＯＳトランジスタと第１のＰＭＯＳトラン
ジスタとの双方が遮断状態となり、出力側から電流が流
入することが防止され、回路のブレークダウンが防止さ
れると同時に、アンチヒューズの書き込みを阻害するこ
ともない。また第１のモード（例えば前述の通常の動作
モードに対応する）では、第１のＰＭＯＳトランジスタ
のゲートと第１のＮＭＯＳトランジスタのゲートの双方
に同一論理の‘Ｈ’レベルないし‘Ｌ’レベルの信号を
印加することにより、出力側、即ちそれら第１のＰＭＯ
Ｓトランジスタと第１のＮＭＯＳトランジスタとの出力
接続点には、電源電圧ＶDDと電源電圧ＶSSとの間でフル
スイングした信号が出力され、その出力された信号を入
力する回路にリーク電流が流れることが防止され、消費
電力が押えられる。また、このようにフルスイングする
ため、ノイズマージンも向上する。
【００２０】また、本発明の第２の半導体回路は、上記
（２−３）の第２のＮＭＯＳトランジスタを備えたもの
であるため、第２のモード（例えば書込モード）では、
第１のＰＭＯＳトランジスタのゲートに‘Ｈ’レベルの
信号を入力することにより第１のＰＭＯＳトランジスタ
を遮断状態にするとともに、第１のＮＭＯＳトランジス
タのゲートを入力側から完全に切り離すことにより、第
２のＮＭＯＳトランジスタのゲートには、第１のＰＭＯ
Ｓトランジスタと第１のＮＭＯＳトランジスタとの出力
接続点の信号が印加されて第２のＮＭＯＳトランジスタ
が導通状態となり、第１のＮＭＯＳトランジスタが遮断
状態となる。このようにして、第２のモード時には、前
述した第１の半導体回路と同様に、第１のＮＭＯＳトラ
ンジスタと第１のＰＭＯＳトランジスタとの双方が遮断
状態となり、出力側へ電流が流出することが防止され、
回路のブレークダウンが防止されると同時に、アンチヒ
ューズの書き込みを阻害することもない。また第１のモ
ード（通常の動作モード）では、上述の第１の半導体回
路と同様に、第１のＰＭＯＳトランジスタのゲートと第
１のＮＭＯＳトランジスタのゲートの双方に同一論理の
‘Ｈ’レベルないし‘Ｌ’レベルの信号を印加すること
により、出力側、即ちそれら第１のＰＭＯＳトランジス
タと第１のＮＭＯＳトランジスタとの出力接続点には、
電源電圧ＶDDと電源電圧ＶSSとの間でフルスイングした
信号が出力され、その出力された信号を入力する回路に
リーク電流が流れることが防止され、消費電力が押えら
れる。また、このようにフルスイングするため、ノイズ
マージンも向上する。
（２−３）の第２のＮＭＯＳトランジスタを備えたもの
であるため、第２のモード（例えば書込モード）では、
第１のＰＭＯＳトランジスタのゲートに‘Ｈ’レベルの
信号を入力することにより第１のＰＭＯＳトランジスタ
を遮断状態にするとともに、第１のＮＭＯＳトランジス
タのゲートを入力側から完全に切り離すことにより、第
２のＮＭＯＳトランジスタのゲートには、第１のＰＭＯ
Ｓトランジスタと第１のＮＭＯＳトランジスタとの出力
接続点の信号が印加されて第２のＮＭＯＳトランジスタ
が導通状態となり、第１のＮＭＯＳトランジスタが遮断
状態となる。このようにして、第２のモード時には、前
述した第１の半導体回路と同様に、第１のＮＭＯＳトラ
ンジスタと第１のＰＭＯＳトランジスタとの双方が遮断
状態となり、出力側へ電流が流出することが防止され、
回路のブレークダウンが防止されると同時に、アンチヒ
ューズの書き込みを阻害することもない。また第１のモ
ード（通常の動作モード）では、上述の第１の半導体回
路と同様に、第１のＰＭＯＳトランジスタのゲートと第
１のＮＭＯＳトランジスタのゲートの双方に同一論理の
‘Ｈ’レベルないし‘Ｌ’レベルの信号を印加すること
により、出力側、即ちそれら第１のＰＭＯＳトランジス
タと第１のＮＭＯＳトランジスタとの出力接続点には、
電源電圧ＶDDと電源電圧ＶSSとの間でフルスイングした
信号が出力され、その出力された信号を入力する回路に
リーク電流が流れることが防止され、消費電力が押えら
れる。また、このようにフルスイングするため、ノイズ
マージンも向上する。
【００２１】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の第１の半導体回路の一実施例の、アンチ
ヒューズへの書込回路部分の回路図である。電源電圧Ｖ
DDとグラウンドＶSSとの間に、電源ＶDD側から順に第１
のＰＭＯＳトランジスタ１１と第１のＮＭＯＳトランジ
スタ１２が互いに直列に配列されている。また第２のＰ
ＭＯＳトランジスタ１３の一端には、通常動作時には電
源電圧ＶDDが印加され、アンチヒューズ２１への書込み
時には電源電圧ＶDDよりも高い電源電圧ＶPPが印加され
る。その第２のＰＭＯＳトランジスタ１３の他端は、第
１のＰＭＯＳトランジスタ１１のゲートと第２のＮＭＯ
Ｓトランジスタ１４の一端とに接続されている。また第
２のＰＭＯＳトランジスタ１３のゲートは、第１のＰＭ
ＯＳトランジスタ１１と第１のＮＭＯＳトランジスタ１
２とが接続されてなるノードＮ１に接続されている。ま
た第２のＮＭＯＳトランジスタ１４の他端はノアゲート
１８の出力と第１のＮＭＯＳトランジスタ１２のゲート
に接続され、その第２のＮＭＯＳトランジスタ１４のゲ
ートはインバータ１７を経由してノアゲート１８の一端
に接続されている。ノアゲート１８の他端には、図示し
ない回路から論理信号Ａが入力される。またインバータ
１７および第２のＮＭＯＳトランジスタ１４のゲートに
はセパレート信号ＳＥＰ_ が入力される。
１は、本発明の第１の半導体回路の一実施例の、アンチ
ヒューズへの書込回路部分の回路図である。電源電圧Ｖ
DDとグラウンドＶSSとの間に、電源ＶDD側から順に第１
のＰＭＯＳトランジスタ１１と第１のＮＭＯＳトランジ
スタ１２が互いに直列に配列されている。また第２のＰ
ＭＯＳトランジスタ１３の一端には、通常動作時には電
源電圧ＶDDが印加され、アンチヒューズ２１への書込み
時には電源電圧ＶDDよりも高い電源電圧ＶPPが印加され
る。その第２のＰＭＯＳトランジスタ１３の他端は、第
１のＰＭＯＳトランジスタ１１のゲートと第２のＮＭＯ
Ｓトランジスタ１４の一端とに接続されている。また第
２のＰＭＯＳトランジスタ１３のゲートは、第１のＰＭ
ＯＳトランジスタ１１と第１のＮＭＯＳトランジスタ１
２とが接続されてなるノードＮ１に接続されている。ま
た第２のＮＭＯＳトランジスタ１４の他端はノアゲート
１８の出力と第１のＮＭＯＳトランジスタ１２のゲート
に接続され、その第２のＮＭＯＳトランジスタ１４のゲ
ートはインバータ１７を経由してノアゲート１８の一端
に接続されている。ノアゲート１８の他端には、図示し
ない回路から論理信号Ａが入力される。またインバータ
１７および第２のＮＭＯＳトランジスタ１４のゲートに
はセパレート信号ＳＥＰ_ が入力される。
【００２２】また、図１には、前述した図７に示すＰＭ
ＯＳトランジスタ５７，アンチヒューズ５９，ＮＭＯＳ
トランジスタ５８，入力バッファ回路６０２と同様に、
ＰＭＯＳトランジスタ１９，アンチヒューズ２１，ＮＭ
ＯＳトランジスタ２０，入力バッファ回路１０２も示さ
れている。入力バッファ回路１０２はＰＭＯＳトランジ
スタ１５，ＮＭＯＳトランジスタ１６から構成されてい
る。
ＯＳトランジスタ５７，アンチヒューズ５９，ＮＭＯＳ
トランジスタ５８，入力バッファ回路６０２と同様に、
ＰＭＯＳトランジスタ１９，アンチヒューズ２１，ＮＭ
ＯＳトランジスタ２０，入力バッファ回路１０２も示さ
れている。入力バッファ回路１０２はＰＭＯＳトランジ
スタ１５，ＮＭＯＳトランジスタ１６から構成されてい
る。
【００２３】ここで、ＰＭＯＳトランジスタ１９は、書
込用電源電圧ＶPPで駆動されるアンチヒューズ書込用定
電流源（図示せず）に接続されており、書込み時には、
その定電流源からの電流はＰＭＯＳトランジスタ１９を
経由してアンチヒューズ２１に流入する。したがって、
書込時において、ノードＮ１は、書込用電源電圧ＶPPよ
りも低い電圧レベルにある。
込用電源電圧ＶPPで駆動されるアンチヒューズ書込用定
電流源（図示せず）に接続されており、書込み時には、
その定電流源からの電流はＰＭＯＳトランジスタ１９を
経由してアンチヒューズ２１に流入する。したがって、
書込時において、ノードＮ１は、書込用電源電圧ＶPPよ
りも低い電圧レベルにある。
【００２４】アンチヒューズ２１に書込みを行なう場合
には、先ず、第２のＰＭＯＳトランジスタ１３に書込用
電源電圧ＶPPを印加する。またセパレート信号ＳＥＰ_
として‘Ｌ’レベルの信号が入力される。さらにＰＭＯ
Ｓトランジスタ１９，ＮＭＯＳトランジスタ２０の各ゲ
ートには、電圧変換型インバータ４１，４２を経由して
それぞれ‘Ｌ’レベル，‘ＨＨ’レベルの信号が入力さ
れる。
には、先ず、第２のＰＭＯＳトランジスタ１３に書込用
電源電圧ＶPPを印加する。またセパレート信号ＳＥＰ_
として‘Ｌ’レベルの信号が入力される。さらにＰＭＯ
Ｓトランジスタ１９，ＮＭＯＳトランジスタ２０の各ゲ
ートには、電圧変換型インバータ４１，４２を経由して
それぞれ‘Ｌ’レベル，‘ＨＨ’レベルの信号が入力さ
れる。
【００２５】図２は、電圧変換型インバータの例を示し
た図である。入力側が動作電圧ＶDDとグラウンドＶSSと
の間で‘Ｈ’レベル，‘Ｌ’レベルに変化したときに、
出力側は書込電源電圧ＶPPとグラウンドＶSSとの間で
‘Ｌ’レベル，‘ＨＨ’レベルに変化する。図１に戻っ
て説明を続行する。
た図である。入力側が動作電圧ＶDDとグラウンドＶSSと
の間で‘Ｈ’レベル，‘Ｌ’レベルに変化したときに、
出力側は書込電源電圧ＶPPとグラウンドＶSSとの間で
‘Ｌ’レベル，‘ＨＨ’レベルに変化する。図１に戻っ
て説明を続行する。
【００２６】セパレート信号ＳＥＰ_ が‘Ｌ’レベルの
ため、第２のＮＭＯＳトランジスタ１４は遮断状態にさ
れ、これにより第１のＰＭＯＳトランジスタ１１のゲー
トはノアゲート１８の出力および第１のＮＭＯＳトラン
ジスタ１２のゲートと分離される。同時に、‘Ｌ’レベ
ルのセパレート信号ＳＥＰ_ がインバータ１７で反転さ
れて、ノアゲート１８には‘Ｈ’レベルの信号が入力さ
れ、ノアゲート１８から‘Ｌ’レベルの信号が出力され
る。この‘Ｌ’レベルの信号が第１のＮＭＯＳトランジ
スタ１２のゲートに入力されるため、第１のＮＭＯＳト
ランジスタ１２は遮断状態になる。
ため、第２のＮＭＯＳトランジスタ１４は遮断状態にさ
れ、これにより第１のＰＭＯＳトランジスタ１１のゲー
トはノアゲート１８の出力および第１のＮＭＯＳトラン
ジスタ１２のゲートと分離される。同時に、‘Ｌ’レベ
ルのセパレート信号ＳＥＰ_ がインバータ１７で反転さ
れて、ノアゲート１８には‘Ｈ’レベルの信号が入力さ
れ、ノアゲート１８から‘Ｌ’レベルの信号が出力され
る。この‘Ｌ’レベルの信号が第１のＮＭＯＳトランジ
スタ１２のゲートに入力されるため、第１のＮＭＯＳト
ランジスタ１２は遮断状態になる。
【００２７】一方、ＰＭＯＳトランジスタ１９，ＮＭＯ
Ｓトランジスタ２０の各ゲートには‘Ｌ’レベル，‘Ｈ
Ｈ’レベルの信号が入力されているため、図示しない定
電流源→ＰＭＯＳトランジスタ１９→アンチヒューズ２
１→ＮＭＯＳトランジスタ２０の経路を通ってグラウン
ドＶSSに電流が流れ、この電流により今までオフ状態に
あったアンチヒューズ２１がオン状態に遷移する。ここ
でノードＮ１は、電源電圧ＶPPより低い電圧レベルにあ
るため、第２のＰＭＯＳトランジスタ１３が導通状態に
なり第１のＰＭＯＳトランジスタ１１のゲートには電源
電圧ＶPPが印加される。このため第１のＰＭＯＳトラン
ジスタ１１は、ノードＮ１の電位にかかわらずオフ状態
になる。このように、第１のＰＭＯＳトランジスタ１
１，第１のＮＭＯＳトランジスタ１２双方共に遮断状態
になる。したがってアンチヒューズ２１への書き込みが
行われれても、論理回路側への電流の流入が防止され回
路保護が図られる。また、第１のＰＭＯＳトランジスタ
１１からアンチヒューズ２１へ電流が流出したり、第１
のＮＭＯＳトランジスタ１２へ書き込み用の電流が流入
することがなく、正確な書き込みが行われる。
Ｓトランジスタ２０の各ゲートには‘Ｌ’レベル，‘Ｈ
Ｈ’レベルの信号が入力されているため、図示しない定
電流源→ＰＭＯＳトランジスタ１９→アンチヒューズ２
１→ＮＭＯＳトランジスタ２０の経路を通ってグラウン
ドＶSSに電流が流れ、この電流により今までオフ状態に
あったアンチヒューズ２１がオン状態に遷移する。ここ
でノードＮ１は、電源電圧ＶPPより低い電圧レベルにあ
るため、第２のＰＭＯＳトランジスタ１３が導通状態に
なり第１のＰＭＯＳトランジスタ１１のゲートには電源
電圧ＶPPが印加される。このため第１のＰＭＯＳトラン
ジスタ１１は、ノードＮ１の電位にかかわらずオフ状態
になる。このように、第１のＰＭＯＳトランジスタ１
１，第１のＮＭＯＳトランジスタ１２双方共に遮断状態
になる。したがってアンチヒューズ２１への書き込みが
行われれても、論理回路側への電流の流入が防止され回
路保護が図られる。また、第１のＰＭＯＳトランジスタ
１１からアンチヒューズ２１へ電流が流出したり、第１
のＮＭＯＳトランジスタ１２へ書き込み用の電流が流入
することがなく、正確な書き込みが行われる。
【００２８】一方、通常の動作時には、第２のＰＭＯＳ
トランジスタ１３には電源電圧ＶDDが印加され、またセ
パレート信号ＳＥＰ_ には‘Ｈ’レベルの信号が入力さ
れる。さらにＰＭＯＳトランジスタ１９，ＮＭＯＳトラ
ンジスタ２０の各ゲートにはそれぞれ‘ＨＨ’レベル，
‘Ｌ’レベルの信号が入力され、ＰＭＯＳトランジスタ
１９，ＮＭＯＳトランジスタ２０が遮断状態になる。
トランジスタ１３には電源電圧ＶDDが印加され、またセ
パレート信号ＳＥＰ_ には‘Ｈ’レベルの信号が入力さ
れる。さらにＰＭＯＳトランジスタ１９，ＮＭＯＳトラ
ンジスタ２０の各ゲートにはそれぞれ‘ＨＨ’レベル，
‘Ｌ’レベルの信号が入力され、ＰＭＯＳトランジスタ
１９，ＮＭＯＳトランジスタ２０が遮断状態になる。
【００２９】セパレート信号ＳＥＰ_ に‘Ｈ’レベルの
信号が入力されるため第２のＮＭＯＳトランジスタ１４
のゲートが‘Ｈ’レベルになり、第２のＮＭＯＳトラン
ジスタ１４は導通状態になる。ここで信号Ａとして
‘Ｈ’レベルの信号が入力されるとノアゲート１８から
‘Ｌ’レベルの信号が出力され、この‘Ｌ’レベルの信
号は第２のＮＭＯＳトランジスタ１４を経由して第１の
ＰＭＯＳトランジスタ１１のゲートに入力され、これに
より第１のＰＭＯＳトランジスタ１１は導通状態にな
る。またノアゲート１８から出力された‘Ｌ’レベルの
信号は第１のＮＭＯＳトランジスタ１２のゲートにも入
力され、これにより第１のＮＭＯＳトランジスタ１２は
遮断状態になる。このため、ノードＮ１には電圧降下が
ない、即ち電源電圧ＶDDと同じ電圧レベルの‘Ｈ’レベ
ルの信号が出力される。
信号が入力されるため第２のＮＭＯＳトランジスタ１４
のゲートが‘Ｈ’レベルになり、第２のＮＭＯＳトラン
ジスタ１４は導通状態になる。ここで信号Ａとして
‘Ｈ’レベルの信号が入力されるとノアゲート１８から
‘Ｌ’レベルの信号が出力され、この‘Ｌ’レベルの信
号は第２のＮＭＯＳトランジスタ１４を経由して第１の
ＰＭＯＳトランジスタ１１のゲートに入力され、これに
より第１のＰＭＯＳトランジスタ１１は導通状態にな
る。またノアゲート１８から出力された‘Ｌ’レベルの
信号は第１のＮＭＯＳトランジスタ１２のゲートにも入
力され、これにより第１のＮＭＯＳトランジスタ１２は
遮断状態になる。このため、ノードＮ１には電圧降下が
ない、即ち電源電圧ＶDDと同じ電圧レベルの‘Ｈ’レベ
ルの信号が出力される。
【００３０】一方、信号Ａとして‘Ｌ’レベルの信号が
入力されると、ノアゲート１８の一方の入力にインバー
タ１７を経由して‘Ｌ’レベルの信号が入力されている
ためノアゲート１８から‘Ｈ’レベルの信号が出力さ
れ、今度は第１のＰＭＯＳトランジスタ１１，第１のＮ
ＭＯＳトランジスタ１２がそれぞれ遮断状態，導通状態
になり、ノードＮ１には‘Ｌ’レベルの信号が出力され
る。
入力されると、ノアゲート１８の一方の入力にインバー
タ１７を経由して‘Ｌ’レベルの信号が入力されている
ためノアゲート１８から‘Ｈ’レベルの信号が出力さ
れ、今度は第１のＰＭＯＳトランジスタ１１，第１のＮ
ＭＯＳトランジスタ１２がそれぞれ遮断状態，導通状態
になり、ノードＮ１には‘Ｌ’レベルの信号が出力され
る。
【００３１】このとき、第１のＰＭＯＳトランジスタ１
１のゲートには、ノアゲート１８の出力との関係では、
第２のＮＭＯＳトランジスタ１４で電圧が降下した
‘Ｈ’レベルの信号が入力されるが、ノードＮ１の
‘Ｌ’レベルの信号が第２のＰＭＯＳトランジスタ１３
のゲートに入力されるため第２のＰＭＯＳトランジスタ
１３が導通状態になり、第１のＰＭＯＳトランジスタ１
１のゲートには、第２のＰＭＯＳトランジスタ１３を経
由して電源電圧ＶDDが印加される。したがって第１のＰ
ＭＯＳトランジスタは完全な遮断状態になり、リーク電
流の発生は防止される。
１のゲートには、ノアゲート１８の出力との関係では、
第２のＮＭＯＳトランジスタ１４で電圧が降下した
‘Ｈ’レベルの信号が入力されるが、ノードＮ１の
‘Ｌ’レベルの信号が第２のＰＭＯＳトランジスタ１３
のゲートに入力されるため第２のＰＭＯＳトランジスタ
１３が導通状態になり、第１のＰＭＯＳトランジスタ１
１のゲートには、第２のＰＭＯＳトランジスタ１３を経
由して電源電圧ＶDDが印加される。したがって第１のＰ
ＭＯＳトランジスタは完全な遮断状態になり、リーク電
流の発生は防止される。
【００３２】ノードＮ１へ出力される信号の電圧レベル
は、電源電圧ＶDDとグラウンドＶSSとの間でフルスイン
グし、このフルスイングした信号が、アンチヒューズ２
１を経由して入力バッファ回路１０２に入力されるため
入力バッファ回路１０２側のリーク電流の発生も防止さ
れる。また、本実施例ではアンチヒューズ２１の絶縁破
壊電圧は、通常のＣＭＯＳトランジスタのブレークダウ
ン電圧よりも十分低いため、特別に高耐圧のデバイス／
プロセスを必要とすることはない。
は、電源電圧ＶDDとグラウンドＶSSとの間でフルスイン
グし、このフルスイングした信号が、アンチヒューズ２
１を経由して入力バッファ回路１０２に入力されるため
入力バッファ回路１０２側のリーク電流の発生も防止さ
れる。また、本実施例ではアンチヒューズ２１の絶縁破
壊電圧は、通常のＣＭＯＳトランジスタのブレークダウ
ン電圧よりも十分低いため、特別に高耐圧のデバイス／
プロセスを必要とすることはない。
【００３３】尚、上記実施例では、アンチヒューズ２１
に書き込みを行う際、第１のＰＭＯＳトランジスタ１１
には電源電圧ＶDDを印加したが、第１のＰＭＯＳトラン
ジスタ１１に電源電圧ＶPPを印加してアンチヒューズ２
１に書き込みを行ってもよい。図３は、本発明の第１の
半導体回路の、図１とは異なる実施例の、アンチヒュー
ズへの書込回路部分の回路図である。
に書き込みを行う際、第１のＰＭＯＳトランジスタ１１
には電源電圧ＶDDを印加したが、第１のＰＭＯＳトラン
ジスタ１１に電源電圧ＶPPを印加してアンチヒューズ２
１に書き込みを行ってもよい。図３は、本発明の第１の
半導体回路の、図１とは異なる実施例の、アンチヒュー
ズへの書込回路部分の回路図である。
【００３４】図３に示す半導体回路は、図１と比較する
と、ナンドゲート２２が追加されており、また第２のＮ
ＭＯＳトランジスタ１４のゲートに電源電圧ＶDDが印加
されている。尚、図１に示す入力バッファ回路１０２，
ＰＭＯＳトランジスタ１９，ＮＭＯＳトランジスタ２
０，アンチヒューズ２１等は図示が省略されている。ア
ンチヒューズ２１に書き込みを行う際には、第２のＰＭ
ＯＳトランジスタ１３に電源電圧ＶPPが印加される。ま
たセパレート信号ＳＥＰ_ として‘Ｌ’レベルの信号が
入力される。すると、ナンドゲート２２から‘Ｈ’レベ
ルの信号が出力され、第２のＮＭＯＳトランジスタ１４
のゲートには電源電圧ＶDDが印加されているため、第２
のＮＭＯＳトランジスタ１４を経由してはその第２のＮ
ＭＯＳトランジスタ１４のしきい電圧ＶTHだけ降下した
電圧レベルの信号が第１のＰＭＯＳトランジスタ１１の
ゲートに入力される。ただし、ノードＮ１の信号が第２
のＰＭＯＳトランジスタ１３のゲートに印加されるた
め、第２のＰＭＯＳトランジスタ１３を経由して、第１
のＰＭＯＳトランジスタ１１のゲートに書込用電源電圧
ＶPPが印加され、第２のＮＭＯＳトランジスタ１４およ
び第１のＰＭＯＳトランジスタ１１は完全な遮断状態と
なる。ナンドゲート２２に電源電圧ＶDDを越える高い電
圧が印加されることはなく、ナンドゲート２２側に電源
電圧ＶPP側からの電流の流入は防止される。書込時にお
けるその他の動作については図１の実施例の場合と同じ
なので省略する。
と、ナンドゲート２２が追加されており、また第２のＮ
ＭＯＳトランジスタ１４のゲートに電源電圧ＶDDが印加
されている。尚、図１に示す入力バッファ回路１０２，
ＰＭＯＳトランジスタ１９，ＮＭＯＳトランジスタ２
０，アンチヒューズ２１等は図示が省略されている。ア
ンチヒューズ２１に書き込みを行う際には、第２のＰＭ
ＯＳトランジスタ１３に電源電圧ＶPPが印加される。ま
たセパレート信号ＳＥＰ_ として‘Ｌ’レベルの信号が
入力される。すると、ナンドゲート２２から‘Ｈ’レベ
ルの信号が出力され、第２のＮＭＯＳトランジスタ１４
のゲートには電源電圧ＶDDが印加されているため、第２
のＮＭＯＳトランジスタ１４を経由してはその第２のＮ
ＭＯＳトランジスタ１４のしきい電圧ＶTHだけ降下した
電圧レベルの信号が第１のＰＭＯＳトランジスタ１１の
ゲートに入力される。ただし、ノードＮ１の信号が第２
のＰＭＯＳトランジスタ１３のゲートに印加されるた
め、第２のＰＭＯＳトランジスタ１３を経由して、第１
のＰＭＯＳトランジスタ１１のゲートに書込用電源電圧
ＶPPが印加され、第２のＮＭＯＳトランジスタ１４およ
び第１のＰＭＯＳトランジスタ１１は完全な遮断状態と
なる。ナンドゲート２２に電源電圧ＶDDを越える高い電
圧が印加されることはなく、ナンドゲート２２側に電源
電圧ＶPP側からの電流の流入は防止される。書込時にお
けるその他の動作については図１の実施例の場合と同じ
なので省略する。
【００３５】一方、通常の動作時では、セパレート信号
ＳＥＰ_ として‘Ｈ’レベルの信号が入力される。信号
Ａとして‘Ｈ’レベルが入力されるとナンドゲート２２
から‘Ｌ’レベルの信号が出力され第２のＮＭＯＳトラ
ンジスタ１４は導通状態にあることから、第１のＰＭＯ
Ｓトランジスタ１１のゲートが‘Ｌ’レベルになり、Ｐ
ＭＯＳトランジスタ１１が導通状態になる。またノアゲ
ート１８から‘Ｌ’レベルの信号が出力され第１のＮＭ
ＯＳトランジスタ１２が遮断状態になる。一方、信号Ａ
として‘Ｌ’レベルが入力されるとナンドゲート２２か
ら‘Ｈ’レベルの信号が出力され、第２のＮＭＯＳトラ
ンジスタ１４のゲートには電源電圧ＶDDが印加されてい
るため第１のＰＭＯＳトランジスタ１１のゲートは
‘Ｈ’レベルとなり第１のＰＭＯＳトランジスタ１１は
遮断状態になる。またノアゲート１８には‘Ｈ’レベル
が出力されるため第１のＮＭＯＳトランジスタ１２は導
通状態になる。
ＳＥＰ_ として‘Ｈ’レベルの信号が入力される。信号
Ａとして‘Ｈ’レベルが入力されるとナンドゲート２２
から‘Ｌ’レベルの信号が出力され第２のＮＭＯＳトラ
ンジスタ１４は導通状態にあることから、第１のＰＭＯ
Ｓトランジスタ１１のゲートが‘Ｌ’レベルになり、Ｐ
ＭＯＳトランジスタ１１が導通状態になる。またノアゲ
ート１８から‘Ｌ’レベルの信号が出力され第１のＮＭ
ＯＳトランジスタ１２が遮断状態になる。一方、信号Ａ
として‘Ｌ’レベルが入力されるとナンドゲート２２か
ら‘Ｈ’レベルの信号が出力され、第２のＮＭＯＳトラ
ンジスタ１４のゲートには電源電圧ＶDDが印加されてい
るため第１のＰＭＯＳトランジスタ１１のゲートは
‘Ｈ’レベルとなり第１のＰＭＯＳトランジスタ１１は
遮断状態になる。またノアゲート１８には‘Ｈ’レベル
が出力されるため第１のＮＭＯＳトランジスタ１２は導
通状態になる。
【００３６】図４は、本発明の第２の半導体回路の一実
施例の、アンチヒューズへの書込回路部分の回路図であ
る。図４に示す半導体回路は、図１に示す第２のＰＭＯ
Ｓトランジスタ１３，第２のＮＭＯＳトランジスタ１
４，ノアゲート１８に代わり、第２のＮＭＯＳトランジ
スタ３３，第２のＰＭＯＳトランジスタ３４，ナンドゲ
ート３８が配置されており、それら第２のＮＭＯＳトラ
ンジスタ３３，第２のＰＭＯＳトランジスタ３４の各一
端が第１のＮＭＯＳトランジスタ１２のゲートに接続さ
れている、また第２のＮＭＯＳトランジスタ３３の他端
には、通常動作時にグラウンドＶSSが印加され、アンチ
ヒューズ２１の書込み時にはグラウンドＶSSよりも低い
書込用のマイナス電源電圧ＶBBが印加される。
施例の、アンチヒューズへの書込回路部分の回路図であ
る。図４に示す半導体回路は、図１に示す第２のＰＭＯ
Ｓトランジスタ１３，第２のＮＭＯＳトランジスタ１
４，ノアゲート１８に代わり、第２のＮＭＯＳトランジ
スタ３３，第２のＰＭＯＳトランジスタ３４，ナンドゲ
ート３８が配置されており、それら第２のＮＭＯＳトラ
ンジスタ３３，第２のＰＭＯＳトランジスタ３４の各一
端が第１のＮＭＯＳトランジスタ１２のゲートに接続さ
れている、また第２のＮＭＯＳトランジスタ３３の他端
には、通常動作時にグラウンドＶSSが印加され、アンチ
ヒューズ２１の書込み時にはグラウンドＶSSよりも低い
書込用のマイナス電源電圧ＶBBが印加される。
【００３７】ここで、ＰＭＯＳトランジスタ１９の一端
は、通常の動作時であっても書込時であっても電源電圧
ＶDDが印加されており、ＮＭＯＳトランジスタ２０は書
込用のマイナス電源電圧ＶBBで駆動されるアンチヒュー
ズ書込用定電流源（図示せず）に接続されており、書込
み時には、その定電流源により、ＰＭＯＳトランジスタ
１９，アンチヒューズ２１，ＮＭＯＳトランジスタ２０
を経由して電源電圧Ｖ DDから電流を引き込む。したがっ
て、書込時において、ノードＮ１は、書込用電源電圧Ｖ
BBよりも高い電圧レベルにある。
は、通常の動作時であっても書込時であっても電源電圧
ＶDDが印加されており、ＮＭＯＳトランジスタ２０は書
込用のマイナス電源電圧ＶBBで駆動されるアンチヒュー
ズ書込用定電流源（図示せず）に接続されており、書込
み時には、その定電流源により、ＰＭＯＳトランジスタ
１９，アンチヒューズ２１，ＮＭＯＳトランジスタ２０
を経由して電源電圧Ｖ DDから電流を引き込む。したがっ
て、書込時において、ノードＮ１は、書込用電源電圧Ｖ
BBよりも高い電圧レベルにある。
【００３８】アンチヒューズ２１に書込みを行なう場合
には第２のＮＭＯＳトランジスタ３３には書込用のマイ
ナス電源電圧ＶBBを印加する。またセパレート信号ＳＥ
Ｐとして‘Ｈ’レベルが入力される。ＰＭＯＳトランジ
スタ１９，ＮＭＯＳトランジスタ２０の各ゲートには電
圧変換型インバータ４１，４２を経由してそれぞれ‘Ｌ
Ｌ’レベル，‘Ｈ’レベルが入力される。’ＬＬ’レベ
ルは電源電圧ＶBBないしそれに近い電位を意味する。電
圧変換型インバータ４１，４２は、書込時には、出力信
号は電源電圧ＶDD，ＶBB間で変化する。
には第２のＮＭＯＳトランジスタ３３には書込用のマイ
ナス電源電圧ＶBBを印加する。またセパレート信号ＳＥ
Ｐとして‘Ｈ’レベルが入力される。ＰＭＯＳトランジ
スタ１９，ＮＭＯＳトランジスタ２０の各ゲートには電
圧変換型インバータ４１，４２を経由してそれぞれ‘Ｌ
Ｌ’レベル，‘Ｈ’レベルが入力される。’ＬＬ’レベ
ルは電源電圧ＶBBないしそれに近い電位を意味する。電
圧変換型インバータ４１，４２は、書込時には、出力信
号は電源電圧ＶDD，ＶBB間で変化する。
【００３９】すると第２のＰＭＯＳトランジスタ３４が
遮断状態になり第１のＮＭＯＳトランジスタ１２のゲー
トが第１のＰＭＯＳトランジスタ１１のゲート，アンド
ゲート３８の出力と分離され、アンチヒューズ２１の書
込み電流によるノードＮ１の電圧が第２のＮＭＯＳトラ
ンジスタ３３のゲートに入力されるため、第２のＮＭＯ
Ｓトランジスタ３３は導通状態になり、第１のＮＭＯＳ
トランジスタ１２のゲートに‘Ｌ’レベルの信号が入力
され、第１のＮＭＯＳトランジスタ１２は遮断状態にな
る。同時に‘Ｈ’レベルのセパレート信号ＳＥＰがイン
バータ１７で反転され、アンドゲート３８から‘Ｈ’レ
ベルの信号が第１のＰＭＯＳトランジスタ１１のゲート
に入力され第１のＰＭＯＳトランジスタ１１も遮断状態
になる。このようにしてアンチヒューズ２１への書込み
が行われる。通常の動作時には、図１に示す半導体回路
と同様に、ノードＮ１の信号は電源電圧ＶDDとグラウン
ドＶSSとの間でフルスイングし、したがって入力バッフ
ァ回路１０２側でのリーク電流の発生が防止され、消費
電力が増大するようなこともなくノイズマージンも向上
する。
遮断状態になり第１のＮＭＯＳトランジスタ１２のゲー
トが第１のＰＭＯＳトランジスタ１１のゲート，アンド
ゲート３８の出力と分離され、アンチヒューズ２１の書
込み電流によるノードＮ１の電圧が第２のＮＭＯＳトラ
ンジスタ３３のゲートに入力されるため、第２のＮＭＯ
Ｓトランジスタ３３は導通状態になり、第１のＮＭＯＳ
トランジスタ１２のゲートに‘Ｌ’レベルの信号が入力
され、第１のＮＭＯＳトランジスタ１２は遮断状態にな
る。同時に‘Ｈ’レベルのセパレート信号ＳＥＰがイン
バータ１７で反転され、アンドゲート３８から‘Ｈ’レ
ベルの信号が第１のＰＭＯＳトランジスタ１１のゲート
に入力され第１のＰＭＯＳトランジスタ１１も遮断状態
になる。このようにしてアンチヒューズ２１への書込み
が行われる。通常の動作時には、図１に示す半導体回路
と同様に、ノードＮ１の信号は電源電圧ＶDDとグラウン
ドＶSSとの間でフルスイングし、したがって入力バッフ
ァ回路１０２側でのリーク電流の発生が防止され、消費
電力が増大するようなこともなくノイズマージンも向上
する。
【００４０】図５に示す半導体回路は、図４と比較する
と、ノアゲート４０が追加されており、また第２のＰＭ
ＯＳトランジスタ３４のゲートにグラウンドＶSSが印加
されている。尚、図４に示す入力バッファ回路１０２，
ＰＭＯＳトランジスタ１９，ＮＭＯＳトランジスタ２
０，アンチヒューズ２１等は図示が省略されている。ア
ンチヒューズ２１に書き込みを行う際には、第２のＮＭ
ＯＳトランジスタ３３に電源電圧ＶBBが印加される。ま
たセパレート信号ＳＥＰとして‘Ｈ’レベルの信号が入
力される。すると、ノアゲート４０から‘Ｌ’レベルの
信号が出力され、第２のＰＭＯＳトランジスタ３４のゲ
ートにはグラウンド電圧ＶSSが印加されているため、第
２のＰＭＯＳトランジスタ３４を経由してその第２のＰ
ＭＯＳトランジスタ３４のしきい電圧ＶTPだけ降下した
電圧レベルの信号が第１のＮＭＯＳトランジスタ１２の
ゲートに入力される。ただし、ノードＮ１の信号が第２
のＮＭＯＳトランジスタ３３のゲートに印加されるた
め、第２のＮＭＯＳトランジスタ３３を経由して、第１
のＮＭＯＳトランジスタ１２のゲートに書込用の電源電
圧ＶBBが印加され、第２のＰＭＯＳトランジスタおよび
第１のＮＭＯＳトランジスタ１２は完全な遮断状態とな
る。ノアゲート４０にグラウンドＶSSよりも低いマイナ
スの電圧が印加されることはなく、ノアゲート４０側か
らの電源電圧ＶBB側への電流の流出は防止される。書込
時におけるその他の動作については図１の実施例の場合
と同じなので省略する。
と、ノアゲート４０が追加されており、また第２のＰＭ
ＯＳトランジスタ３４のゲートにグラウンドＶSSが印加
されている。尚、図４に示す入力バッファ回路１０２，
ＰＭＯＳトランジスタ１９，ＮＭＯＳトランジスタ２
０，アンチヒューズ２１等は図示が省略されている。ア
ンチヒューズ２１に書き込みを行う際には、第２のＮＭ
ＯＳトランジスタ３３に電源電圧ＶBBが印加される。ま
たセパレート信号ＳＥＰとして‘Ｈ’レベルの信号が入
力される。すると、ノアゲート４０から‘Ｌ’レベルの
信号が出力され、第２のＰＭＯＳトランジスタ３４のゲ
ートにはグラウンド電圧ＶSSが印加されているため、第
２のＰＭＯＳトランジスタ３４を経由してその第２のＰ
ＭＯＳトランジスタ３４のしきい電圧ＶTPだけ降下した
電圧レベルの信号が第１のＮＭＯＳトランジスタ１２の
ゲートに入力される。ただし、ノードＮ１の信号が第２
のＮＭＯＳトランジスタ３３のゲートに印加されるた
め、第２のＮＭＯＳトランジスタ３３を経由して、第１
のＮＭＯＳトランジスタ１２のゲートに書込用の電源電
圧ＶBBが印加され、第２のＰＭＯＳトランジスタおよび
第１のＮＭＯＳトランジスタ１２は完全な遮断状態とな
る。ノアゲート４０にグラウンドＶSSよりも低いマイナ
スの電圧が印加されることはなく、ノアゲート４０側か
らの電源電圧ＶBB側への電流の流出は防止される。書込
時におけるその他の動作については図１の実施例の場合
と同じなので省略する。
【００４１】一方、通常の動作時では、セパレート信号
ＳＥＰとして‘Ｌ’レベルの信号が入力される。信号Ａ
として‘Ｈ’レベルが入力されるとノアゲート４０から
‘Ｌ’レベルの信号が出力され第２のＰＭＯＳトランジ
スタ３４は導通状態にあることから、第１のＮＭＯＳト
ランジスタ１２のゲートが‘Ｌ’レベルになり、第１の
ＮＭＯＳトランジスタ１２が遮断状態になる。またナン
ドゲート３８から‘Ｌ’レベルの信号が出力され第１の
ＰＭＯＳトランジスタ１１が導通状態になる。一方、信
号Ａとして‘Ｌ’レベルが入力されるとノアゲート４０
から‘Ｈ’レベルの信号が出力され、第２のＰＭＯＳト
ランジスタ３４のゲートにはグラウンドＶSSが印加され
ているため第１のＮＭＯＳトランジスタ１２のゲートは
‘Ｈ’レベルとなり第１のＮＭＯＳトランジスタ１２は
導通状態になる。またナンドゲート３８からは‘Ｈ’レ
ベルが出力されるため第１のＰＭＯＳトランジスタ１１
は遮断状態になる。
ＳＥＰとして‘Ｌ’レベルの信号が入力される。信号Ａ
として‘Ｈ’レベルが入力されるとノアゲート４０から
‘Ｌ’レベルの信号が出力され第２のＰＭＯＳトランジ
スタ３４は導通状態にあることから、第１のＮＭＯＳト
ランジスタ１２のゲートが‘Ｌ’レベルになり、第１の
ＮＭＯＳトランジスタ１２が遮断状態になる。またナン
ドゲート３８から‘Ｌ’レベルの信号が出力され第１の
ＰＭＯＳトランジスタ１１が導通状態になる。一方、信
号Ａとして‘Ｌ’レベルが入力されるとノアゲート４０
から‘Ｈ’レベルの信号が出力され、第２のＰＭＯＳト
ランジスタ３４のゲートにはグラウンドＶSSが印加され
ているため第１のＮＭＯＳトランジスタ１２のゲートは
‘Ｈ’レベルとなり第１のＮＭＯＳトランジスタ１２は
導通状態になる。またナンドゲート３８からは‘Ｈ’レ
ベルが出力されるため第１のＰＭＯＳトランジスタ１１
は遮断状態になる。
【００４２】尚、上述した各実施例は、アンチヒューズ
に定電流で書込むことを例として説明したが、定電圧書
込みであっても本発明はそのまま成立する。また上述し
た各実施例は、アンチヒューズへの書込みを例とした説
明でもあるが、本発明は、ヒューズへの書込み（溶断）
を行なう場合にも適用される。
に定電流で書込むことを例として説明したが、定電圧書
込みであっても本発明はそのまま成立する。また上述し
た各実施例は、アンチヒューズへの書込みを例とした説
明でもあるが、本発明は、ヒューズへの書込み（溶断）
を行なう場合にも適用される。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
ヒューズやアンチヒューズの書込用電源による電流の流
入や流出が防止されるとともに、消費電力の増加を抑え
ノイズマージンの向上が図られた半導体回路が構成さ
れ、電池駆動にも耐え得る。
ヒューズやアンチヒューズの書込用電源による電流の流
入や流出が防止されるとともに、消費電力の増加を抑え
ノイズマージンの向上が図られた半導体回路が構成さ
れ、電池駆動にも耐え得る。
【図１】本発明の第１の半導体回路の一実施例の、アン
チヒューズへの書込回路部分の回路図である。
チヒューズへの書込回路部分の回路図である。
【図２】電圧変換型インバータの例を示した図である。
【図３】本発明の第１の半導体回路の、図１とは異なる
実施例の、アンチヒューズへの書込回路部分の回路図で
ある。
実施例の、アンチヒューズへの書込回路部分の回路図で
ある。
【図４】本発明の第２の半導体回路の一実施例の、アン
チヒューズへの書込回路部分の回路図である。
チヒューズへの書込回路部分の回路図である。
【図５】本発明の第２の半導体回路の、図４とは異なる
実施例の、アンチヒューズへの書込回路部分の回路図で
ある。
実施例の、アンチヒューズへの書込回路部分の回路図で
ある。
【図６】文献に提案された半導体回路の、アンチヒュー
ズへの書込回路部分の回路図である。
ズへの書込回路部分の回路図である。
【図７】米国特許公報ＵＳＰＮＯ．５１６６５５７号に
提案された半導体回路の、アンチヒューズへの書込み回
路部分の回路図である。
提案された半導体回路の、アンチヒューズへの書込み回
路部分の回路図である。
１１，１３，１５，１９，３４ ＰＭＯＳトランジス
タ １２，１４，１６，２０，３３ ＮＭＯＳトランジス
タ １７ インバータ １８，４０ ノアゲート ２１ アンチヒューズ ２２，３８ ナンドゲート ４１，４２ 電圧変換型インバータ
タ １２，１４，１６，２０，３３ ＮＭＯＳトランジス
タ １７ インバータ １８，４０ ノアゲート ２１ アンチヒューズ ２２，３８ ナンドゲート ４１，４２ 電圧変換型インバータ
Claims (6)
- 【請求項１】 一端に、所定の第１のモード時に所定の
第１の電源電圧ＶDD、所定の第２のモード時に前記第１
の電源電圧ＶDDよりも高い所定の第２の電源電圧ＶPPが
印加され、あるいは、該一端に、前記第１のモードおよ
び前記第２のモードによらず前記第１の電源電圧ＶDDが
印加される第１のＰＭＯＳトランジスタと、 前記第１のＰＭＯＳトランジスタの他端に一端が接続さ
れるとともに、他端に前記第１の電源電圧ＶDDよりも低
い所定の第３の電源電圧ＶSSが印加される第１のＮＭＯ
Ｓトランジスタと、 一端に、前記第１のモード時に前記第１の電源電圧
ＶDD、前記第２のモード時に前記第２の電源電圧ＶPPが
印加されるとともに、他端が前記第１のＰＭＯＳトラン
ジスタのゲートに接続され、ゲートが、前記第１のＰＭ
ＯＳトランジスタと前記第１のＮＭＯＳトランジスタと
が接続されてなるノードに接続された第２のＰＭＯＳト
ランジスタとを備え、前記第１のＰＭＯＳトランジスタ
と前記第１のＮＭＯＳトランジスタとが前記第１のモー
ド時に相補的に導通状態になり、前記第２のモード時に
遮断状態になることを特徴とする半導体回路。 - 【請求項２】 一端が前記第１のＰＭＯＳトランジスタ
のゲートに接続されるとともに他端が前記第１のＮＭＯ
Ｓトランジスタのゲートに接続された第２のＮＭＯＳト
ランジスタと、 前記第１のモード時に前記第２のＮＭＯＳトランジスタ
を導通状態にし、前記第２のモード時に前記第２のＮＭ
ＯＳトランジスタを遮断状態にするとともに、前記第２
のモード時に前記第１のＮＭＯＳトランジスタを遮断状
態にするモード切替回路とを備えたことを特徴とする請
求項１記載の半導体回路。 - 【請求項３】 一端が前記第１のＰＭＯＳトランジスタ
のゲートに接続されるとともにゲートが前記第１の電源
電圧ＶDDに接続された第２のＮＭＯＳトランジスタと、 前記第１のモード時に前記第２のＮＭＯＳトランジスタ
の他端と前記第１のＮＭＯＳトランジスタのゲートに互
いに同一の論理の信号を入力するとともに、前記第２の
モード時に前記第２のＮＭＯＳトランジスタの他端に
‘Ｈ’レベル、かつ前記第１のＮＭＯＳトランジスタの
ゲートに‘Ｌ’レベルの信号を入力するモード切替回路
とを備えたことを特徴とする請求項１記載の半導体回
路。 - 【請求項４】 一端に、所定の第１の電源電圧ＶDDが印
加される第１のＰＭＯＳトランジスタと、 前記第１のＰＭＯＳトランジスタの他端に一端が接続さ
れるとともに、他端に、所定の第１のモード時に前記第
１の電源電圧ＶDDよりも低い所定の第２の電源電圧
ＶSS、所定の第２のモード時に前記第２の電源電圧ＶSS
よりも低い所定の第３の電源電圧ＶBBが印加され、ある
いは、該他端に、前記第１のモードおよび前記第２のモ
ードによらず前記第２の電源電圧ＶSSが印加される第１
のＮＭＯＳトランジスタと、 一端が前記第１のＮＭＯＳトランジスタのゲートに接続
されるとともに、他端に、前記第１のモード時に前記第
２の電源電圧ＶSS、前記第２のモード時に前記第３の電
源電圧ＶBBが印加され、ゲートが、前記第１のＰＭＯＳ
トランジスタと前記第１のＮＭＯＳトランジスタとが接
続されてなるノードに接続された第２のＮＭＯＳトラン
ジスタとを備え、前記第１のＰＭＯＳトランジスタと前
記第１のＮＭＯＳトランジスタとが前記第１のモード時
に相補的に導通状態になり、前記第２のモード時に遮断
状態になることを特徴とする半導体回路。 - 【請求項５】 一端が前記第１のＰＭＯＳトランジスタ
のゲートに接続されるとともに他端が前記第１のＮＭＯ
Ｓトランジスタのゲートに接続された第２のＰＭＯＳト
ランジスタと、 前記第１のモード時に前記第２のＰＭＯＳトランジスタ
を導通状態にし、前記第２のモード時に前記第２のＰＭ
ＯＳトランジスタを遮断状態にするとともに、前記第２
のモード時に前記第１のＰＭＯＳトランジスタを遮断状
態にするモード切替回路とを備えたことを特徴とする請
求項４記載の半導体回路。 - 【請求項６】 一端が前記第１のＮＭＯＳトランジスタ
のゲートに接続されるとともにゲートが前記第１の電源
電圧ＶSSに接続された第２のＰＭＯＳトランジスタと、 前記第１のモード時に前記第２のＰＭＯＳトランジスタ
の他端と前記第１のＰＭＯＳトランジスタのゲートに互
いに同一の論理の信号を入力するとともに、前記第２の
モード時に前記第２のＰＭＯＳトランジスタの他端に
‘Ｌ’レベル、かつ前記第１のＰＭＯＳトランジスタの
ゲートに‘Ｈ’レベルの信号を入力するモード切替回路
とを備えたことを特徴とする請求項４記載の半導体回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07403895A JP3497000B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07403895A JP3497000B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH08274622A true JPH08274622A (ja) | 1996-10-18 |
| JP3497000B2 JP3497000B2 (ja) | 2004-02-16 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07403895A Expired - Fee Related JP3497000B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3497000B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399896B1 (ko) * | 2001-04-23 | 2003-09-29 | 주식회사 하이닉스반도체 | 안티 퓨즈용 공급전압 콘트롤회로 |
| KR100471139B1 (ko) * | 1997-11-18 | 2005-06-07 | 삼성전자주식회사 | 모드 설정 회로를 갖는 반도체 메모리 장치 |
| KR100487914B1 (ko) * | 1997-12-29 | 2005-08-24 | 주식회사 하이닉스반도체 | 안티퓨우즈안정화회로 |
| KR20080010619A (ko) * | 2006-07-27 | 2008-01-31 | 삼성전자주식회사 | 쓰루풋(ｔｈｒｏｕｇｈｐｕｔ) 향상을 위한 안티 퓨즈(ａｎｔｉ-ｆｕｓｅ) 회로 |
| JP2016179696A (ja) * | 2016-07-13 | 2016-10-13 | キヤノン株式会社 | 記録ヘッド用基板及び記録装置 |
| JP2018125540A (ja) * | 2018-02-22 | 2018-08-09 | キヤノン株式会社 | 基板、液体吐出ヘッドおよび液体吐出装置 |
| US10226921B2 (en) | 2012-09-18 | 2019-03-12 | Canon Kabushika Kaisha | Printhead substrate and printing apparatus |
-
1995
- 1995-03-30 JP JP07403895A patent/JP3497000B2/ja not_active Expired - Fee Related
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| JP2018125540A (ja) * | 2018-02-22 | 2018-08-09 | キヤノン株式会社 | 基板、液体吐出ヘッドおよび液体吐出装置 |
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| JP3497000B2 (ja) | 2004-02-16 |
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