JP3737908B2 - フューズラッチ回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、互いに時間的にずれている第１の制御信号と第２の制御信号によって、フューズの状態に対応する情報（すなわちフューズが損なわれているかいないか）が該フューズからラッチ素子へ読み出されて該ラッチ素子に格納される形式の、フューズラッチ回路に関する。
【０００２】
【従来の技術】
フューズラッチ回路においては、給電電圧が投入されてフューズ情報がフューズから読み出された後、半導体素子たとえば半導体メモリの動作のためにフューズ情報を記憶できるようにしなければならない。
【０００３】
図２にはこの種の既存のフューズラッチ回路が描かれている。この回路は、第１のインバータ２と、ｐチャネルＭＯＳトランジスタ３から成る第２のインバータと、ｎチャネルＭＯＳトランジスタ４とを備えたラッチメモリ素子１によって構成されている。トランジスタ３，４はｎチャネルＭＯＳトランジスタ５に対し直列に配置されており、ｎチャネルＭＯＳトランジスタ５のソースはアースと接続されている。また、ＭＯＳトランジスタ３，４のゲートは１つにまとめられていて、インバータ２の出力側と接続されている。さらに、インバータ２の入力側はトランジスタ３，４の間の結合点と接続されている。
【０００４】
この場合、図２に示した経過特性をもつフューズ初期化信号ＦＩＮＩＴが入力端子６へ供給され、ｐチャネルＭＯＳトランジスタ７のゲートとｎチャネルＭＯＳトランジスタ５のゲートへ加えられる。また、フューズセット信号ＦＳＥＴが入力端子８へ供給され、この入力端子はｎチャネルＭＯＳトランジスタ９のゲートと接続されている。トランジスタ７，９は、フューズ１０と給電電圧源に対し直列に配置されている。
【０００５】
フューズラッチ回路の初期化にあたり、まずはじめに初期化信号ＦＩＮＩＴが入力端子６へ供給され、これにより、この信号が”高レベル（論理値１）”になるとただちにトランジスタ５が導通する一方、トランジスタ７は阻止される。この時点ではまだ、トランジスタ９は阻止されている。フューズセット信号ＦＳＥＴが入力端子８において高レベルになるとトランジスタ９が導通し、その結果、フューズ１０のフューズ情報をラッチ素子１へ書き込めるようになる。フューズセット信号ＦＳＥＴが再び低下した後、トランジスタ９は阻止され、その結果、情報がラッチ素子１に書き込まれたまま保持されるようになる。
【０００６】
図２による従来技術の既存のフューズラッチ回路は２つのグローバルな制御信号すなわち信号ＦＩＮＩＴとＦＳＥＴがどうしても必要とされ、このことはグローバルな配線に著しくコストのかかることを意味し、しかも１つのチップにわたって分散していると両方のグローバルな制御信号相互間の伝播時間の問題を避けるのは難しい。
【０００７】
【発明が解決しようとする課題】
したがって本発明の課題は、１つのグローバルな制御信号だけで間に合うようにしたフューズラッチ回路を提供することにあり、これによってグローバルな配線にかかるコストを低減し、グローバルな制御信号相互間の伝播時間問題の発生を排除することにある。
【０００８】
【課題を解決するための手段】
本発明によればこの課題は、遅延素子が設けられており、第１の入力端子を通じて当該遅延素子は初期化用のグローバルな第１の制御信号を受信し、当該第１の制御信号が前記遅延素子を通過した後に時間遅延によって当該第１の制御信号から第２の制御信号を形成し、第１の導電形である第１のＭＯＳトランジスタと、同じく第１の導電形である第２のＭＯＳトランジスタと、第２の導電形である第３のＭＯＳトランジスタが設けられており、前記第２の制御信号は前記第１のＭＯＳトランジスタのゲートへ供給され、フューズは当該第１のＭＯＳトランジスタのソース・ドレイン路と前記第２のＭＯＳトランジスタのソース・ドレイン路との間に配置されており、前記第１の制御信号は、前記遅延素子に対して付加的に、第２の入力端子を通じて前記第２のＭＯＳトランジスタのゲートおよび前記第３のＭＯＳトランジスタのゲートにも供給され、前記ラッチ素子は前記第２のＭＯＳトランジスタのソース・ドレイン路に接続されており、かつ前記第１のＭＯＳトランジスタのソース・ドレイン路と前記第３のＭＯＳトランジスタのソース・ドレイン路との間のノードに接続されていることにより解決される。
【０００９】
【発明の実施の形態】
このように本発明によるフューズラッチ回路の場合、既存の回路に加えて２つの基本的な別の措置が適用される：
ａ）制御信号の一方が他方のグローバルな制御信号から時間遅延により形成され、この目的で有利にはインバータを使用することができる。
【００１０】
ｂ）フューズが損なわれておらず、つまり切れていないときに生じることになる障害電流を初期化中、阻止する目的で、フューズは初期化後にはじめてスイッチたとえばＮＭＯＳトランジスタを介してアースと接続される。
【００１１】
次に、図面を参照しながら本発明について詳しく説明する。
【００１２】
【実施例】
図２についてはすでに最初に説明した。図１において、対応する素子には図２と同じ参照符号を用いる。
【００１３】
本発明によるフューズラッチ回路によれば、既存の回路に加えて（たとえば破線１１の左側に位置する部分参照）、ｐチャネルＭＯＳトランジスタ１４、ｎチャネルＭＯＳトランジスタ１５およびｎチャネルＭＯＳトランジスタ１７から成る遅延素子が設けられ、その際、これらのトランジスタ１４，１５，１７はアースと給電電圧の間に直列に配置されている。入力端子１６には入力端子６のようにフューズ初期化信号ＦＩＮＩＴが供給され、そこからトランジスタ１４，１５，１７から成る遅延素子を用いてフューズセット信号ＦＳＥＴが得られ、これは（図２のように）トランジスタ９のゲートへ供給される。その際、付加的なｎチャネルＭＯＳトランジスタ１５により、信号ＦＩＮＩＴとＦＳＥＴとの間で遅延時間τが引き起こされ、つまり信号ＦＩＮＩＴの低レベルから高レベルへ向かう側縁と信号ＦＳＥＴの高レベルから低レベルへ向かう側縁との間で遅延時間τが引き起こされる。
【００１４】
初期化時相中、信号ＦＩＮＩＴは論理値”０（低レベル）”にセットされ、これによりトランジスタ７が導通し、ラッチ素子１は論理値”１（高レベル）”で事前に初期化された状態にある。ラッチ素子１の初期化中、信号ＦＳＥＴは論理値”１”におかれている。損なわれておらず切れていないフューズ１０を通って流れる障害電流は、トランジスタ５によって阻止される。
【００１５】
初期化後、信号ＦＩＮＩＴは論理値”０（低レベル）”から論理値”１（高レベル）”へ遷移する。その際、トランジスタ１４，１５，１７から成る遅延素子が設けられていることから、信号ＦＳＥＴは期間τにわたり論理値”１”のまま保持される。このときトランジスタ５は導通状態にあるため、フューズ情報は以下のようにしてラッチ素子１に書き込まれる：
ａ）フューズ１０が損なわれていなければ、インバータ２の入力側は論理値”０”に変化し、これによってラッチ素子１はリセットされる。
【００１６】
ｂ）これに対しフューズ１０が（たとえばレーザにより照射されて）損なわれていれば、ラッチ素子１に論理値”１（高レベル）”が記憶される。
【００１７】
期間τの後、信号ＦＳＥＴは低レベルに遷移し、これによりトランジスタ９は遮断され、フューズはラッチ素子１から分離される。
【００１８】
図２による既存のフューズラッチ回路とは異なり本発明によるフューズラッチ回路によれば、トランジスタ４および５の結合点とトランジスタ９との間にフューズ１０が配置されている。これによって、回路の初期化にあたりフューズが損なわれておらず切れていない状況で障害電流が流れないようになる。
【００１９】
必要に応じて、遅延のためにさらに２つのインバータ１２，１３を設けることができるが、必ずしもそのようにしなくてもよい。それというのも、遅延作用をもっぱらトランジスタ１４，１５，１７だけに”組み入れる”こともできるからである。
【００２０】
このように本発明によれば、必要とされる制御信号をただ１つのグローバルな信号から局所的に発生させることができるようになり、その結果、グローバルな配線の節約に関する利点、ならびに１つのチップにわたって分散しているときのグローバルな制御信号相互間の伝播時間問題の阻止を達成できるようになる。
【図面の簡単な説明】
【図１】本発明によるフューズラッチ回路を説明するための回路図である。
【図２】従来技術による既存のフューズラッチ回路を説明するための回路図である。
【符号の説明】
ＦＩＮＩＴ フューズ初期化信号
ＦＳＥＴ フューズセット信号
τ 遅延時間
１ ラッチ素子
１０ フューズ
１２，１３ 遅延素子
１４，１５，１７ 遅延素子

Claims (3)

1. 互いに時間的にずれている第１の制御信号と第２の制御信号によって、フューズ（１０）の状態に対応する情報が該フューズ（１０）からラッチ素子（１）へ読み出されて該ラッチ素子（１）に格納される形式の、フューズラッチ回路において、
   遅延素子（１４, １５, １７；１２, １３）が設けられており、第１の入力端子（１６）を通じて当該遅延素子は初期化用のグローバルな第１の制御信号（ＦＩＮＩＴ）を受信し、当該第１の制御信号（ＦＩＮＩＴ）が前記遅延素子（１４ , １５ , １７；１２ , １３）を通過した後に時間遅延によって当該第１の制御信号から第２の制御信号（ＦＳＥＴ）を形成し、
   第１の導電形である第１のＭＯＳトランジスタ（９）と、同じく第１の導電形である第２のＭＯＳトランジスタ（５）と、第２の導電形である第３のＭＯＳトランジスタ（７）が設けられており、
   前記第２の制御信号（ＦＳＥＴ）は前記第１のＭＯＳトランジスタ（９）のゲートへ供給され、
   フューズ（１０）は当該第１のＭＯＳトランジスタ（９）のソース・ドレイン路と前記第２のＭＯＳトランジスタ（５）のソース・ドレイン路との間に配置されており、
   前記第１の制御信号（ＦＩＮＩＴ）は、前記遅延素子（１４ , １５ , １７；１２ , １３）に対して付加的に、第２の入力端子（６）を通じて前記第２のＭＯＳトランジスタ（５）のゲートおよび前記第３のＭＯＳトランジスタ（７）のゲートにも供給され、
   前記ラッチ素子（１）は前記第２のＭＯＳトランジスタ（５）のソース・ドレイン路に接続されており、かつ前記第１のＭＯＳトランジスタ（９）のソース・ドレイン路と前記第３のＭＯＳトランジスタ（７）のソース・ドレイン路との間のノードに接続されていることを特徴とする、フューズラッチ回路。
2. 前記遅延素子はトランジスタ（１４，１５，１７）から成る、請求項１記載のフューズラッチ回路。
3. 遅延のためにインバータ（１２，１３）も設けられている、請求項２記載のフューズラッチ回路。

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