KR100448703B1 - 메이크 링크 퓨즈를 구비한 회로 및 이를 이용한 반도체장치 - Google Patents

메이크 링크 퓨즈를 구비한 회로 및 이를 이용한 반도체장치 Download PDF

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Abstract

본 발명은 메이크 링크 퓨즈를 구비한 회로 및 이를 이용한 반도체 장치를 공개한다. 이 회로는 드레인과 소오스를 가지고 게이트로 인가되는 전압에 응답하여 신호를 전송하는 트랜지스터, 트랜지스터의 게이트와 제1전압사이에 연결된 제1메이크 링크 퓨즈, 및 트랜지스터의 게이트와 제2전압사이에 연결된 제2메이크 링크 퓨즈로 구성되어 있다. 따라서, 메이크 링크 퓨즈를 통한 전류 흐름을 차단하여 동작의 신뢰성이 확보될 수 있고, 반도체 장치 리던던시 회로와 같이 메이크 링크 퓨즈들이 박스 형태로 존재하는 경우에도 이용될 수 있다.

Description

메이크 링크 퓨즈를 구비한 회로 및 이를 이용한 반도체 장치{Circuit comprising make-link fuse and Semiconductor memory device using this circuit}
본 발명은 반도체 장치에 관한 것으로, 특히 메이크 링크(make link) 퓨즈를구비한 회로 및 이를 이용한 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치의 제조후에 반도체 장치를 선택적으로 프로그램하기 위하여 퓨즈를 사용하게 되는데, 이때 사용되는 퓨즈로는 브레이크 링크(brake link) 퓨즈와 메이크 링크(make link) 퓨즈가 있다.
브레이크 링크 퓨즈는 제조시에 폴리 실리콘과 같은 도전성 물질로 도전성 라인을 형성함으로써 만들어진다. 즉, 이 퓨즈는 제조시에 전기적으로 연결되어 있으며 제조후에 필요시에 레이저 빔에 의해서 도전성 라인을 끊어줌으로써 프로그램된다. 그러나, 메이크 링크 퓨즈는 제조시에 2개의 도전성 층이 상하로 형성되고, 그 사이에 절연성 물질이 형성되어 만들어진다. 즉, 이 퓨즈는 제조시에 절연되어 있으며, 제조후에 필요시에 레이저 빔에 의해서 2개의 도전성 층을 상하로 연결함으로써 프로그램된다.
종래의 브레이크 링크 퓨즈를 채용한 반도체 장치는 제조시에 퓨즈를 프로그램하기 위하여 많은 간격(space)을 확보하여야만 레이저 빔에 의해서 프로그램시에 이웃하는 퓨즈에 영향을 미치지 않고 프로그램하는 것이 가능하다. 따라서, 종래의 브레이크 링크 퓨즈를 채용한 반도체 장치는 레이아웃 면적을 많이 차지한다는 문제점이 있었다.
반면에, 종래의 메이크 링크 퓨즈를 채용한 반도체 장치는 상부의 도전성 층과 하부의 도전성 층을 낮은 에너지의 레이저 빔에 의해서 연결하면 되기 때문에 제조시에 좁은 간격(space)를 유지하는 것이 가능하다. 따라서, 종래의 메이크 링크 퓨즈를 채용한 반도체 장치는 브레이크 링크 퓨즈에 비해 레이아웃 면적을 작게차지한다는 장점이 있었다. 메이크 링크 퓨즈에 대한 내용은 미국 특허 번호 제4,665,295에 상세하게 기술되어 있다.
그런데, 반도체 장치에 메이크 링크 퓨즈를 사용하여 회로를 구성하게 되면 떨어진 링크가 레이저 빔에 의해서 연결되기 때문에 아주 작은 전류에 의해서도 전자-이동(Electro-migration) 현상이 발생하여 연결된 링크가 쉽게 떨어지게 된다는 문제점이 있었다.
즉, 종래의 메이크 링크 퓨즈가 레이아웃에 유리한 점이 있는 반면에 동작의 신뢰성 확보에 좋지 않다는 문제점이 있었다.
도1은 종래의 반도체 장치내에 채용되는 메이크 링크 퓨즈를 사용한 회로의 실시예의 회로도로서, PMOS트랜지스터(P1), 메이크 링크 퓨즈(F1), 인버터들(I1, I2), 및 NMOS트랜지스터들(N1, N2)로 구성되어 있다.
도1에 나타낸 회로의 동작을 설명하면 다음과 같다.
제어신호(CON)는 파워 업(power-up)을 감지하여 발생되는 신호이거나 외부로부터 인가되는 신호로서, 초기에 "하이"레벨로 있다가 전원이 인가되면 "로우"레벨로 천이되는 신호이거나 하나의 클럭만을 가지는 자동 펄스이다.
메이크 링크 퓨즈(F1)가 프로그램되지 않고 절연된 상태를 유지하게 되면 노드(n1)가 플로팅 상태로 된다. "하이"레벨의 제어신호(CON)가 인가되면 PMOS트랜지스터(P1)가 오프되고 NMOS트랜지스터(N1)가 온되어 노드(n1)로 "로우"레벨의 신호를 전송한다. 인버터들(I1, I2)은 "로우"레벨의 신호를 입력하여 "로우"레벨의 신호(MS)를 발생한다. NMOS트랜지스터(N2)는 "하이"레벨의 노드(n2)의 신호에 응답하여 온되어 노드(n2)의 "하이"레벨의 신호를 유지한다. 이에 따라, "로우"레벨의 신호(MS)가 유지된다. 제어신호(CON)가 "하이"레벨에서 "로우"레벨로 천이하면 PMOS트랜지스터(P1)가 온되고 NMOS트랜지스터(N1)가 오프된다. 그러나, 이때, 메이크 링크 퓨즈(F1)가 끊어져 있으므로, 인버터(I1)와 NMOS트랜지스터(N2)에 의해서 래치되어 신호(MS)는 "하이"레벨로 유지된다.
메이크 링크 퓨즈(F1)가 프로그램되어 연결되면 노드(n1)는 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)를 전기적으로 연결시켜 준다.
"하이"레벨의 제어신호(CON)가 인가되면 PMOS트랜지스터(P1)가 오프되고??NMOS트랜지스터(N1)가 온되어 노드(n1)가 "로우"레벨로 된다. 인버터들(I1, I2)은 "로우"레벨의 노드(n1)의 신호를 입력하여 "로우"레벨의 신호(MS)를 발생한다. NMOS트랜지스터(N2)는 노드(n2)의 "로우"레벨의 신호에 응답하여 온되고, 인버터(I1)와 NMOS트랜지스터(N2)에 의해서 노드(n2)의 "로우"레벨을 유지한다. 제어신호(CON)가 "하이"레벨에서 "로우"레벨로 천이하면 PMOS트랜지스터(P1)가 온되고 NMOS트랜지스터(N1)가 오프되어 노드(n1)가 "하이"레벨로 된다. 인버터들(I1, I2)은 "하이"레벨의 노드(n1)의 신호를 입력하여 "하이"레벨의 신호(MS)를 발생한다.
따라서, 도1에 나타낸 메이크 링크 퓨즈를 사용한 회로는 메이크 링크 퓨즈가 연결되고 제어신호(CON)가 "로우"레벨인 경우에 NMOS트랜지스터들(N1, N2)가 모두 오프되어 있으므로 메이크 링크 퓨즈(F1)를 통한 전류 흐름이 차단된다.
그러나, 도1에 나타낸 종래의 메이크 링크 퓨즈를 사용한 회로는제어신호(CON)가 "하이"레벨에서 "로우"레벨로 또는 "로우"레벨에서 "하이"레벨로 천이할 때에 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)가 모두 온되어 메이크 링크 퓨즈(F1)를 통하여 DC 전류가 흐르게 된다. 이때, 메이크 링크 퓨즈(F1)를 통하여 흐르는 전류에 의해서 전자-이동 현상이 발생하여 레이저 빔에 의해 연결된 메이저 링크 퓨즈(F1)가 끊어지게 된다는 문제점이 있었다.
따라서, 종래의 메이크 링크 퓨즈를 사용한 회로를 반도체 장치에 채용하게 되면 브레이크 링크 퓨즈를 사용한 회로를 반도체 장치에 채용하는 경우보다 레이아웃 면적을 줄일 수는 있지만 장치의 동작의 신뢰성 확보에 좋지 않은 영향을 미치게 된다는 문제점이 있었다.
또한, 종래의 반도체 메모리 장치와 같은 반도체 장치의 리던던시 회로에 사용되던 브레이크 링크 퓨즈를 단순하게 메이크 링크 퓨즈로 대체하는 경우에는 메이크 링크 퓨즈를 통한 전류 흐름이 발생하기 때문에 전자-이동 현상에 의하여 연결된 메이크 링크 퓨즈가 끊어지게 됨으로써 안정된 동작을 수행할 수 없다는 문제점이 있었다.
도2는 종래의 반도체 장치의 리던던시 회로의 브레이크 링크 퓨즈를 단순하게 메이크 링크 퓨즈로 대체하여 구성한 경우의 회로도로서, NMOS트랜지스터들(N31 ~ N3n), 메이크 링크 퓨즈들(F21 ~ F2n), NMOS트랜지스터들(N41 ~ N4n), 인버터(I3), 및 OR게이트(OR1)로 구성되어 있다.
도2에 나타낸 회로의 구성을 설명하면 다음과 같다.
NMOS트랜지스터들(N31 ~ N3n) 각각의 드레인은 디코딩 어드레스입력단자들(DA1 ~ DAn)에 각각 연결되고 게이트로 신호(MS)가 인가된다. 메이크 링크 퓨즈들(F1 ~ Fn) 각각의 일측은 NMOS트랜지스터들(N31 ~ N3n) 각각의 소오스에 연결된다. NMOS트랜지스터들(N41 ~ N4n)각각의 드레인은 메이크 링크 퓨즈들(F1 ~ Fn) 각각의 타측에 연결되고 소오스는 접지전압에 연결되고 게이트로 신호(MSB)가 인가된다. OR게이트(OR1)는 NMOS트랜지스터들(N41 ~ N4n) 각각의 드레인으로부터 신호를 논리합하여 리던던시 어드레스 디코딩 신호(PRE)를 발생한다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
만일 디코딩 어드레스(DA1DA2...DAn)가 "00...1"인 메모리 셀에 불량이 발생되어 이를 리페어할 필요가 있다고 가정하면, 상술한 도1에 나타낸 회로를 사용하여 "하이"레벨의 리던던시 인에이블 신호(MS)를 발생하고, 도2에 나타낸 회로의 메이크 링크 퓨즈들(F21 ~ F2n)을 프로그램함에 의해서 리던던시 어드레스 디코딩 신호(PRE)를 발생한다.
"00...1"인 디코딩 어드레스(DA1DA2...DAn)를 프로그램하기 위하여 메이크 링크 퓨즈(F2n)만 연결하고 다른 메이크 링크 퓨즈들은 절연된 상태로 둔다. 이 상태에서, "00...1"의 디코딩 어드레스(DA1DA2...DAn)가 입력되면 NMOS트랜지스터들(N3n)을 통하여 "하이"레벨의 신호가 전송된다. OR게이트(OR1)는 "하이"레벨의 리던던시 어드레스 디코딩 신호(PRE)를 발생한다.
그런데, 도2에 나타낸 회로는 제어신호(MS)가 "하이"레벨에서 "로우"레벨로, 또는 "로우"레벨에서 "하이"레벨로 천이할 때에 NMOS트랜지스터들(N3n, N4n)이 모두 온됨에 의해서 메이크 링크 퓨즈(F2n)을 통하여 DC 전류 통로가 형성된다. 이에따라, 전자-이동 현상에 의해서 연결된 메이크 링크 퓨즈(F2n)가 끊어지게 됨으로써 안정적인 동작을 수행할 수 없다는 문제점이 있었다.
또한, 연결된 메이크 링크 퓨즈(F2n)를 제외한 나머지 메이크 링크 퓨즈들(F21, F22, ...)이 연결된 NMOS트랜지스터들(N41, N42, ...)의 드레인이 플로팅 상태로 되게 됨으로써 안정적인 동작을 수행할 수 없다는 문제점이 있었다.
따라서, 상술한 바와 같은 문제점 때문에 리던던시 어드레스 디코딩 회로와 같이 퓨즈들이 박스 형태로 존재하는 회로에는 메이크 링크 퓨즈를 사용할 수 없다는 문제점이 있었다. 즉, 메이크 링크 퓨즈의 사용이 제어신호 발생회로와 같은 회로에 제한적으로 사용될 수 밖에 없다.
본 발명의 목적은 메이크 링크 퓨즈를 통하여 흐르는 전류를 차단함으로써 회로의 동작의 신뢰성을 확보할 수 있는 메이크 링크 퓨즈를 구비한 회로를 제공하는데 있다.
본 발명의 다른 목적은 메이크 링크 퓨즈의 사용이 제한되지 않는 메이크 링크 퓨즈를 구비한 회로를 제공하는데 있다.
본 발명의 또 다른 목적을 상기 목적과 다른 목적을 달성하기 위한 메이크 링크 퓨즈를 구비한 회로를 이용한 반도체 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 메이크 링크 퓨즈를 구비한 회로는 드레인과 소오스를 가지고 게이트로 인가되는 전압에 응답하여 신호를 전송하는 트랜지스터, 및 상기 트랜지스터의 게이트와 제1전압사이에 연결된 제1메이크 링크 퓨즈를 구비하는 것을 특징으로 한다. 그리고, 상기 장치는 상기 트랜지스터의 게이트와 제2전압사이에 연결된 제2메이크 링크 퓨즈를 더 구비하는 것을 특징으로 한다. 상기 트랜지스터는 PMOS트랜지스터로 구성되고, 상기 제1전압은 접지전압이고, 상기 제2전압은 전원전압인 것을 특징으로 하거나, NMOS트랜지스터로 구성되고, 상기 제1전압은 전원전압이고, 상기 제2전압은 접지전압인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메이크 링크 퓨즈를 구비한 회로의 실시예의 제1형태는 입력신호에 응답하여 온되어 제1전압을 전송하기 위한 제1트랜지스터, 상기 입력신호에 응답하여 온되고 제2전압을 전송하기 위한 제2트랜지스터, 상기 제1트랜지스터와 상기 제2트랜지스터사이에 연결되고 제1노드에 연결된 게이트를 가진 제3트랜지스터, 상기 제1노드와 상기 제2전압에 연결되는 제1메이크 링크 퓨즈, 및 상기 제2트랜지스터와 상기 제3트랜지스터사이의 제2노드의 신호를 래치하는 래치를 구비하여, 상기 래치의 출력신호를 제어신호로 발생하는 것을 특징으로 한다. 그리고, 상기 회로는 상기 제1노드와 상기 제1전압사이에 연결되는 제2메이크 링크 퓨즈를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 메이크 링크 퓨즈를 구비한 회로의 실시예의 제2형태는 입력신호에 응답하여 온되어 제1전압을 전송하기 위한 제1트랜지스터, 상기 입력신호에 응답하여 온되고 제2전압을 전송하기 위한 제2트랜지스터, 상기 제1트랜지스터와 상기 제2트랜지스터사이에 연결되고 제1노드에 연결된 게이트를 가진 제3트랜지스터, 상기 제1노드와 상기 제2전압사이에 연결되는 제1메이크 링크 퓨즈, 상기 제1트랜지스터와 상기 제2트랜지스터사이의 제2노드의 신호를 래치하는 래치를 구비하여, 상기 래치의 출력신호를 제어신호로 발생하는 것을 특징으로 한다. 그리고, 상기 회로는 상기 제1노드와 상기 제1전압사이에 연결되는 제2메이크 링크 퓨즈를 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메이크 링크 퓨즈를 구비한 회로를 이용한 반도체 장치는 제어신호에 응답하여 복수개의 디코딩 신호들을 전송하기 위한 복수개의 제1트랜지스터들, 반전 제어신호에 응답하여 제1전압을 전송하기 위한 복수개의 제2트랜지스터들, 상기 복수개의 제1 및 제2트랜지스터들 각각의 사이에 연결된 복수개의 제3트랜지스터들, 및 제2전압과 상기 복수개의 제3트랜지스터들의 게이트들사이에 각각 연결된 복수개의 제1메이크 링크 퓨즈들을 구비한 회로를 구비하는 것을 특징으로 한다.
도1은 종래의 반도체 장치내에 채용되는 메이크 링크 퓨즈를 사용한 회로의 실시예의 회로도이다.
도2는 종래의 반도체 장치의 리던던시 회로의 브레이크 링크 퓨즈를 단순하게 메이크 링크 퓨즈로 대체하여 구성한 경우의 회로도이다.
도3은 본 발명의 메이크 링크 퓨즈를 구비한 회로의 일실시예의 회로도이다.
도4는 본 발명의 메이크 링크 퓨즈를 구비한 회로의 다른 실시예의 회로도이다.
도5는 본 발명의 메이크 링크 퓨즈를 구비한 반도체 장치의 리던던시 회로의 실시예의 회로도이다.
도6은 본 발명의 메이크 링크 퓨즈를 구비한 반도체 장치의 리던던시 회로의 다른 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 메이크 링크 퓨즈를 구비한 회로 및 이를 이용한 반도체 장치를 설명하면 다음과 같다.
도3은 본 발명의 메이크 링크 퓨즈를 구비한 회로의 일실시예의 회로도로서, PMOS트랜지스터들(P2, P3), NMOS트랜지스터들(N5, N6), 메이크 링크 퓨즈(F3), 및 인버터들(I4, I5)로 구성되어 있다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
제어신호(CON)는 파워 업(power-up)을 감지하여 발생되는 신호이거나 외부로부터 인가되는 신호로서, 초기에 "하이"레벨로 있다가 전원이 인가되면 "로우"레벨로 천이되는 신호이거나 하나의 클럭만을 가지는 자동 펄스이다.
메이크 링크 퓨즈(F3)가 절연된 상태로 있는 경우에 PMOS트랜지스터(P3)의 게이트는 플로팅 상태가 된다. 이에 따라, PMOS트랜지스터(P3)는 오프된다. 제어신호(CON)가 "하이"레벨이면 NMOS트랜지스터(N5)가 온되어 노드(n3)가 "로우"레벨로된다. 인버터들(I4, I5)은 노드(n3)의 "로우"레벨의 신호를 입력하여 "로우"레벨의 신호(MS)를 발생한다. 노드(n3)의 "하이"레벨의 신호는 인버터(I4)와 NMOS트랜지스터(N6)에 의해서 유지된다. 제어신호(CON)가 "하이"레벨에서 "로우"레벨로 천이되면 PMOS트랜지스터(P2)가 온되고 NMOS트랜지스터(N5)가 오프된다. 신호(MS)는 인버터(I4)와 NMOS트랜지스터(N6)에 의해서 래치되어 "로우"레벨을 유지한다.
메이크 링크 퓨즈(F3)가 연결되는 경우에 PMOS트랜지스터(P3)의 게이트로 "로우"레벨의 신호가 인가되고, 이에 따라 PMOS트랜지스터(P3)는 온된다. "하이"레벨의 제어신호(CON)가 인가되면 PMOS트랜지스터(P2)가 오프되고 NMOS트랜지스터(N5)가 온되어 노드(n3)은 "로우"레벨로 된다. 인버터들(I4, I5)은 "로우"레벨의 노드(n3)의 신호를 입력하여 "로우"레벨의 신호(MS)를 발생한다. 노드(n3)의 "하이"레벨의 신호는 인버터(I4)와 NMOS트랜지스터(N6)에 의해서 유지된다. 제어신호(CON)가 "하이"레벨에서 "로우"레벨로 천이되면 PMOS트랜지스터(P2)가 온되고 NMOS트랜지스터(N5)가 오프된다. PMOS트랜지스터들(P2, P3)이 온되어 있으므로 노드(n3)는 "하이"레벨로 된다. 인버터들(I4, I5)은 "하이"레벨의 노드(n3)의 신호를 입력하여 "하이"레벨의 신호(MS)를 발생한다.
도3에 나타낸 본 발명의 메이크 링크 퓨즈를 구비한 회로는 메이크 링크 퓨즈(F3)가 연결된 후에 메이크 링크 퓨즈(F3)를 통하여 전류가 흐르지 않게 됨으로써 전자-이동 현상에 의해 연결된 메이크 링크 퓨즈(F3)가 끊어지는 문제가 발생되지 않게 된다.
도3에서는 신호(MS)가 PMOS트랜지스터(P3)와 NMOS트랜지스터(N5)사이의 노드의 신호를 래치하여 출력되는 것을 나타내었지만, 신호(MS)는 PMOS트랜지스터(P2)와 PMOS트랜지스터(P3)사이의 노드의 신호를 래치하여 발생될 수도 있다.
그런데, 도3에 나타낸 본 발명의 메이크 링크 퓨즈를 구비한 회로는 메이크 링크 퓨즈(F3)가 절연된 상태로 있는 경우에 PMOS트랜지스터(P3)의 게이트가 플로팅 상태로 되기 때문에 오동작이 발생될 수 있다.
도4는 본 발명의 메이크 링크 퓨즈를 구비한 회로의 다른 실시예의 회로도로서, 도4에 나타낸 회로는 도3에 나타낸 회로에 메이크 링크 퓨즈(F4)를 추가하여 구성되어 있다. 메이크 링크 퓨즈(F4)는 전원전압과 PMOS트랜지스터(P3)의 게이트사이에 연결되어 구성되어 있다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
제어신호(CON)는 도3에 나타낸 제어신호(CON)와 동일하게 발생되는 신호이다.
메이크 링크 퓨즈(F3)가 절연된 상태로 유지되고 메이크 링크 퓨즈(F4)가 연결되면, 노드(n5)가 "하이"레벨이 된다. 그러면, PMOS트랜지스터(P3)가 오프된다. 이 경우의 동작은 상술한 도4에 나타낸 회로의 동작과 동일하며, 이때, PMOS트랜지스터(P3)의 게이트가 "하이"레벨로 고정되어 있으므로 안정된 동작을 수행할 수 있다.
메이크 링크 퓨즈(F3)가 연결되고 메이크 링크 퓨즈(F4)가 절연된 상태로 유지되면, 노드(n5)가 "로우"레벨이 된다. 그러면, PMOS트랜지스터(P3)가 온된다. 이 경우의 동작은 상술한 도3에 나타낸 회로의 동작과 동일하다.
도4에 나타낸 메이크 링크 퓨즈를 구비한 회로는 PMOS트랜지스터(P3)의 게이트가 플로팅 상태로 되는 것을 방지하기 위한 회로 구성이다. 즉, 메이크 링크 퓨즈(F3)를 연결하면 "로우"레벨의 신호(MS)가 PMOS트랜지스터(P3)의 게이트로 인가되고, 메이크 링크 퓨즈(F4)를 연결하면 "하이"레벨의 신호(MS)가 PMOS트랜지스터(P3)의 게이트로 인가된다. 따라서, PMOS트랜지스터(P3)의 게이트가 "하이"레벨 또는 "로우"레벨로 고정됨으로써, PMOS트랜지스터(P3)의 게이트가 플로팅 상태로 되지 않게 된다.
도4에 나타낸 메이크 링크 퓨즈를 사용한 회로는 도3에 나타낸 메이크 링크 퓨즈를 사용한 회로와 마찬가지로 제어신호(CON)에 의해서 제어되는 PMOS트랜지스터(P2)와 NMOS트랜지스터(N5)사이에 연결된 PMOS트랜지스터(P3)의 게이트로 메이크 링크 퓨즈들(F3, F4)이 연결되어 구성됨으로써, 메이크 링크 퓨즈(F3) 또는 (F4)가 연결되더라도 메이크 링크 퓨즈들(F3, F4)을 통하여 전류가 흐르지 않게 된다.
도4에서는 신호(MS)가 PMOS트랜지스터(P3)와 NMOS트랜지스터(N5)사이의 노드의 신호를 래치하여 출력하는 것을 나타내었으나, 신호(MS)는 PMOS트랜지스터(P2)와 PMOS트랜지스터(P3)사이의 신호를 래치하여 발생될 수 있다.
그리고, 상술한 실시예의 도3 및 도4에서는 PMOS트랜지스터의 게이트로 메이크 링크 퓨즈들(F3, F4) 연결되는 구성을 나타내었지만, NMOS트랜지스터의 게이트로 메이크 링크 퓨즈들(F3, F4)이 연결되도록 구성할 수도 있다.
도5는 본 발명의 메이크 링크 퓨즈를 구비한 반도체 장치의 리던던시 회로의 실시예의 회로도로서, NMOS트랜지스터들(N71 ~ N7n, N81 ~ N8n, N91 ~ N9n), 메이크 링크 퓨즈들(F51 ~ F5n), 인버터(I8), 및 OR게이트(OR2)로 구성되어 있다.
도5에 나타낸 회로의 구성을 설명하면 다음과 같다.
NMOS트랜지스터들(N71 ~ N7n) 각각의 드레인은 어드레스 입력단자들(DA1 ~ DAn)에 각각 연결되고 신호(MS)가 게이트로 인가된다. NMOS트랜지스터들(N81 ~ N8n)각각의 드레인은 NMOS트랜지스터들(N71 ~ N7n) 각각의 소오스에 연결되어 있다. NMOS트랜지스터들(N91 ~ N9n) 각각의 드레인은 NMOS트랜지스터들(N81 ~ N8n) 각각의 소오스에 연결되고, 각각의 게이트는 신호(MSB)에 연결되고, 각각의 소오스는 접지전압에 연결되어 있다. 메이크 링크 퓨즈들(F51 ~ F5n) 각각은 전원전압(VCC)과 NMOS트랜지스터들(N81 ~ N8n) 각각의 게이트사이에 연결되어 있다. OR게이트(OR2)는 NMOS트랜지스터들(N81 ~ N8n) 각각의 소오스로부터 출력되는 신호들을 논리합하여 리던던시 디코딩 신호(PRE)를 발생한다. 인버터(I8)는 신호(MS)를 반전하여 신호(MSB)를 발생한다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
만일 디코딩 어드레스(DA1DA2...DAn)가 "00...1"인 메모리 셀에 불량이 발생되어 이를 리페어할 필요가 있다고 가정하면, 도5에 나타낸 회로의 메이크 링크 퓨즈들(F51 ~ F5n)을 프로그램함에 의해서 리던던시 어드레스 디코딩 신호(PRE)를 발생한다.
"00...1"인 디코딩 어드레스(DA1DA2...DAn)를 프로그램하기 위하여 메이크 링크 퓨즈(F5n)만 연결하고 다른 메이크 링크 퓨즈들은 절연된 상태로 둔다. 따라서, NMOS트랜지스터(N8n)의 게이트로만 전원전압이 인가되어 온되고 나머지 NMOS트랜지스터들의 게이트들은 플로팅 상태로 된다.
NMOS트랜지스터들(N91 ~ N9n)은 "로우"레벨의 신호(MSB)에 응답하여 오프되고, "00...1"의 디코딩 어드레스(DA1DA2...DAn)가 입력되면 NMOS트랜지스터들(N7n, N7n)을 통하여 "하이"레벨의 신호가 전송된다. OR게이트(OR2)는 "하이"레벨의 리던던시 어드레스 디코딩 신호(PRE)를 발생한다.
그런데, 도5에 나타낸 리던던시 회로는 제어신호(MS)가 인가되는 NMOS트랜지스터들(N71 ~ N7n) 각각과 NMOS트랜지스터들(N91 ~ N9n) 각각의 사이의 NMOS트랜지스터들(N81 ~ N8n)의 게이트에 메이크 링크 퓨즈들(F51 ~ F5n)이 각각 연결되어 있으므로, 메이크 링크 퓨즈를 통한 전류 흐름을 차단할 수 있다. 따라서, 전자-이동 현상에 의해서 연결된 메이크 링크 퓨즈가 끊어지는 문제점을 방지할 수 있다. 그러나, 도6에 나타낸 회로는 NMOS트랜지스터(N8n)를 제외한 나머지 다른 NMOS트랜지스터들(N81, N82, ...)의 게이트가 플로팅 상태로 되기 때문에 오동작이 발생될 수 있다는 문제점이 있다.
도6은 본 발명의 메이크 링크 퓨즈를 구비한 반도체 장치의 리던던시 회로의 다른 실시예의 회로도로서, 도5에 나타낸 리던던시 회로에 메이크 링크 퓨즈들(F61 ~ F6n)을 더 구비하여 구성되어 있다. 메이크 링크 퓨즈들(F61 ~ F6n)은 NMOS트랜지스터들(N81 ~ N8n) 각각의 게이트와 접지전압사이에 각각 연결되어 있다.
도6에 나타낸 회로의 동작은 도5에 나타낸 회로의 동작과 동일하다. 단지, NMOS트랜지스터들(N81, N82, ..., N8n)의 게이트로 전원전압 또는 접지전압이 인가되도록 구성되기 때문에 NMOS트랜지스터들(N81, N82, ..., N8n)의 게이트가 플로팅상태로 되지 않게 된다. 따라서, 도5에 나타낸 회로에 비해서 안정된 동작을 수행할 수 있다.
상술한 도5 및 도6에 나타낸 본 발명의 실시예의 반도체 장치의 리던던시 회로는 NMOS트랜지스터들(N71 ~ N7n)과 NMOS트랜지스터들(N91 ~ N9n) 각각의 사이의 NMOS트랜지스터들(N81 ~ N8n)의 게이트에 메이크 링크 퓨즈들(F51 ~ F5n, F61 ~ F6n)이 각각 연결되게 됨으로써 메이크 링크 퓨즈들을 통한 전류 흐름이 차단될 수 있다. 따라서, 전자-이동 현상에 의해서 연결된 메이크 링크 퓨즈들이 끊어지게 되는 문제점이 방지될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 메이크 링크 퓨즈를 구비한 회로 및 이를 이용한 반도체 장치는 메이크 링크 퓨즈를 통한 전류 흐름을 차단할 수 있으므로 동작의 신뢰성이 확보될 수 있다.
또한, 본 발명의 메이크 링크 퓨즈를 구비한 회로는 반도체 메모리 장치와 같은 반도체 장치내의 리던던시 회로와 같이 메이크 링크 퓨즈들이 박스 형태로 존재하는 경우에도 이용될 수 있다.

Claims (21)

  1. 드레인과 소오스를 가지고 게이트로 인가되는 전압에 응답하여 신호를 전송하는 트랜지스터; 및
    상기 트랜지스터의 게이트와 제1전압사이에 연결된 제1메이크 링크 퓨즈를 구비하는 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  2. 제1항에 있어서, 상기 회로는
    상기 트랜지스터의 게이트와 제2전압사이에 연결된 제2메이크 링크 퓨즈를 더 구비하는 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  3. 입력신호에 응답하여 온되어 제1전압을 전송하기 위한 제1트랜지스터;
    상기 입력신호에 응답하여 온되고 제2전압을 전송하기 위한 제2트랜지스터;
    상기 제1트랜지스터와 상기 제2트랜지스터사이에 연결되고 제1노드에 연결된 게이트를 가진 제3트랜지스터;
    상기 제1노드와 상기 제2전압에 연결되는 제1메이크 링크 퓨즈; 및
    상기 제2트랜지스터와 상기 제3트랜지스터사이의 제2노드의 신호를 래치하는 래치를 구비하여,
    상기 래치의 출력신호를 제어신호로 발생하는 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  4. 제3항에 있어서, 상기 회로는
    상기 제1노드와 상기 제1전압사이에 연결되는 제2메이크 링크 퓨즈를 더 구비하는 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  5. 제3항에 있어서, 상기 제1전압은 전원전압이고, 상기 제2전압은 접지전압인 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  6. 제3항에 있어서, 상기 제1 및 3트랜지스터는
    PMOS트랜지스터인 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  7. 제3항에 있어서, 상기 제2트랜지스터는
    NMOS트랜지스터인 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  8. 제3항에 있어서, 상기 래치는
    상기 제2노드의 신호를 반전하는 인버터; 및
    상기 인버터의 출력신호에 응답하여 온되어 상기 제2노드로 상기 제2전압을 전송하는 제4트랜지스터를 구비하는 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  9. 제8항에 있어서, 상기 제4트랜지스터는
    NMOS트랜지스터인 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  10. 입력신호에 응답하여 온되어 제1전압을 전송하기 위한 제1트랜지스터;
    상기 입력신호에 응답하여 온되고 제2전압을 전송하기 위한 제2트랜지스터;
    상기 제1트랜지스터와 상기 제2트랜지스터사이에 연결되고 제1노드에 연결된 게이트를 가진 제3트랜지스터;
    상기 제1노드와 상기 제2전압사이에 연결되는 제1메이크 링크 퓨즈;
    상기 제1트랜지스터와 상기 제2트랜지스터사이의 제2노드의 신호를 래치하는 래치를 구비하여,
    상기 래치의 출력신호를 제어신호로 발생하는 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  11. 제10항에 있어서, 상기 회로는
    상기 제1노드와 상기 제1전압사이에 연결되는 제2메이크 링크 퓨즈를 더 구비하는 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  12. 제10항에 있어서, 상기 제1전압은 전원전압이고, 상기 제2전압은 접지전압인 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  13. 제10항에 있어서, 상기 제1 및 3트랜지스터는
    PMOS트랜지스터인 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  14. 제10항에 있어서, 상기 제2트랜지스터는
    NMOS트랜지스터인 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  15. 제10항에 있어서, 상기 래치는
    상기 제2노드의 신호를 반전하는 인버터; 및
    상기 인버터의 출력신호에 응답하여 온되어 상기 제2노드로 상기 제2전압을 전송하는 제4트랜지스터를 구비하는 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  16. 제15항에 있어서, 상기 제4트랜지스터는
    PMOS트랜지스터인 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  17. 제어신호에 응답하여 복수개의 디코딩 신호들을 전송하기 위한 복수개의 제1트랜지스터들;
    반전 제어신호에 응답하여 제1전압을 전송하기 위한 복수개의 제2트랜지스터들;
    상기 복수개의 제1 및 제2트랜지스터들 각각의 사이에 연결된 복수개의 제3트랜지스터들; 및
    제2전압과 상기 복수개의 제3트랜지스터들의 게이트들사이에 각각 연결된 복수개의 제1메이크 링크 퓨즈들을 구비한 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 회로는
    상기 복수개의 제3트랜지스터들의 게이트들과 상기 제1전압사이에 각각 연결된 복수개의 제2메이크 링크 퓨즈들을 더 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서, 상기 복수개의 제1, 2, 및 3트랜지스터들 각각은
    NMOS트랜지스터인 것을 특징으로 하는 반도체 장치.
  20. 제2항에 있어서, 상기 트랜지스터는
    PMOS트랜지스터로 구성되고,
    상기 제1전압은 접지전압이고, 상기 제2전압은 전원전압인 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
  21. 제2항에 있어서, 상기 트랜지스터는
    NMOS트랜지스터로 구성되고,
    상기 제1전압은 전원전압이고, 상기 제2전압은 접지전압인 것을 특징으로 하는 메이크 링크 퓨즈를 구비한 회로.
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