JP4342165B2 - メークリンクヒューズ付き回路及びこれを利用した半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特にメークリンク（ｍａｋｅ ｌｉｎｋ）ヒューズ付き回路及びこれを利用した半導体装置に関する。
【０００２】
【従来の技術】
一般的に、半導体装置の製造後に半導体装置を選択的にプログラムするためにヒューズを用いることが知られているが、このとき用いられるヒューズにはブレイクリンク（ｂｒａｋｅ ｌｉｎｋ）ヒューズとメークリンク（ｍａｋｅ ｌｉｎｋ）ヒューズがある。
【０００３】
ブレイクリンクヒューズは、製造時にポリシリコンのような導電性物質で導電性ラインを形成することによって構成される。すなわち、このブレイクリンクヒューズは製造時に電気的に連結されていて製造後に必要に応じてレーザービームにより導電性ラインを切ることによってプログラムされる。一方、メークリンクヒューズは製造時に２個の導電性層が上下に形成されて、その間に絶縁性物質が形成されることによって構成される。すなわち、このメークリンクヒューズは製造時に絶縁されており、製造後に必要に応じてレーザービームより２個の導電性層を上下に連結することによってプログラムされる。
【０００４】
従来のブレイクリンクヒューズを採用した半導体装置は、プログラム時に使用されるレーザービームによって隣接するヒューズに影響を及ぼさないようにするために、隣接するブレイクリンクヒューズ間に広い間隔（ｓｐａｃｅ）を確保しておく必要がある。したがって、従来のブレイクリンクヒューズを採用した半導体装置はレイアウト面積を多く占めるという問題点があった。
【０００５】
一方、従来のメークリンクヒューズを採用した半導体装置は、ブレイクリンクヒューズの場合と比べて比較的低いエネルギーのレーザービームによって、上部の導電性層と下部の導電性層を連結すれば良いので製造時において隣接するヒューズ間に狭い間隔（ｓｐａｃｅ）を維持しておけば十分である。したがって、従来のメークリンクヒューズを採用した半導体装置はブレイクリンクヒューズに比べてレイアウト面積を小さくすることができるという長所がある。特許文献１は、このようなメークリンクヒューズに対する詳細な内容を記述している。
【０００６】
ところで、半導体装置にメークリンクヒューズを用いて回路を構成する場合には、初期時において離れているリンクがレーザービームによって連結されるために、このリンク部分に非常に小さい電流が流れることによってもエレクトロマイグレーション（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ）現象が発生して、連結されたリンクが容易に離れるおそれがあるという問題点があった。ここで、エレクトロマイグレーションとは、導体を流れる電子と金属イオンとの運動量交換により、金属原子が移動する現象であり、配線の断線不良を引き起こすものとして知られている。
【０００７】
すなわち、従来のメークリンクヒューズは、レイアウト面積の観点では有利な点がある反面、動作の信頼性確保が十分ではないおそれがあるという問題点があった。
【０００８】
図１は従来の半導体装置内に採用されるメークリンクヒューズを用いた回路の実施例の回路図である。この回路は、ＰＭＯＳトランジスタＰ１、メークリンクヒューズＦ１、インバータＩ１、Ｉ２、及びＮＭＯＳトランジスタＮ１、Ｎ２で構成されている。
【０００９】
図１に示した回路の動作を説明すると次のとおりである。
【００１０】
制御信号ＣＯＮは、パワーアップ（ｐｏｗｅｒ−ｕｐ）を感知して発生する信号であるか、外部から印加される信号である。この制御信号ＣＯＮは、初期段階では“ハイ”レベルであって、後に電圧が印加されると“ロー”レベルに遷移される信号であるか、一つのクロックのみを有する自動パルスである。
【００１１】
メークリンクヒューズＦ１がプログラムされていない初期状態、すなわち絶縁された状態を維持する場合には、ＮＭＯＳトランジスタＮ１、Ｎ２のドレインに相当するノードｎ１がフローティング状態を維持する。したがって、論理“ハイ”レベルの制御信号ＣＯＮがＰＭＯＳトランジスタＰ１のゲート、およびＮＭＯＳトランジスタＮ１のゲートに印加されると、ＰＭＯＳトランジスタＰ１がオフされるとともに、ＮＭＯＳトランジスタＮ１がオンされる。この結果、ＮＭＯＳトランジスタＮ１は、ノードｎ１に論理“ロー”レベルの信号を伝達する。複数のインバータＩ１、Ｉ２は、上記の“ロー”レベルの信号の入力を受けて、“ロー”レベルの信号ＭＳを発生する。ＮＭＯＳトランジスタＮ２はインバータＩ１による“ハイ”レベルのノードｎ２の信号に応答してオンされることによって、ノードｎ２の“ハイ”レベルの信号を維持する。これにより、“ロー”レベルの信号ＭＳが維持される。
【００１２】
制御信号ＣＯＮが“ハイ”レベルから“ロー”レベルに遷移すればＰＭＯＳトランジスタＰ１がオンされるとともに、ＮＭＯＳトランジスタＮ１がオフされる。しかし、このとき、メークリンクヒューズＦ１が切れてあるので、インバータＩ１とＮＭＯＳトランジスタＮ２とによってラッチされて、信号ＭＳは“ハイ”レベルに維持される。
【００１３】
メークリンクヒューズＦ１が短絡されるようにプログラムされると、ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとがノードｎ１を介して電気的に連結される。
【００１４】
したがって、論理“ハイ”レベルの制御信号ＣＯＮが印加されるとＰＭＯＳトランジスタＰ１がオフされるとともに、ＮＭＯＳトランジスタＮ１がオンされる。この結果、ノードｎ１に論理“ロー”レベルの信号が与えられる。複数のインバータＩ１、Ｉ２は“ロー”レベルのノードｎ１の信号の入力を受けて、インバータＩ１、Ｉ２を通過した“ロー”レベルの信号ＭＳを発生する。ＮＭＯＳトランジスタＮ２はインバータＩ１によるノードｎ２の“ハイ”レベルの信号に応答してオンされて、インバータＩ１とＮＭＯＳトランジスタＮ２によってノードｎ２の“ハイ”レベルを維持する。
【００１５】
制御信号ＣＯＮが“ハイ”レベルから“ロー”レベルに遷移すればＰＭＯＳトランジスタＰ１がオンされてＮＭＯＳトランジスタＮ１がオフされる。この結果、ノードｎ１が“ハイ”レベルになる。複数のインバータＩ１、Ｉ２は“ハイ”レベルのノードｎ１の信号の入力を受けて、この信号にも基づいて“ハイ”レベルの信号ＭＳを発生する。
【００１６】
したがって、図１に示したメークリンクヒューズを用いた回路は、メークリンクヒューズが短絡されて制御信号ＣＯＮが“ロー”レベルの場合にＮＭＯＳトランジスタＮ１、Ｎ２がすべてオフされているのでメークリンクヒューズＦ１を通して流れる電流は遮断される。
【００１７】
しかし、図１に示した従来のメークリンクヒューズを用いた回路は、制御信号ＣＯＮが“ハイ”レベルから“ロー”レベルにまたは“ロー”レベルから“ハイ”レベルに遷移する瞬間にＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１がすべてオンされる状況が発生してメークリンクヒューズＦ１を通してＤＣ電流が流れるようになる。このとき、メークリンクヒューズＦ１を通して流れる電流によってエレクトロマイグレーションが発生して、レーザービームにより連結されたメークリンクヒューズＦ１が切れるおそれがあるという問題点があった。
【００１８】
したがって、従来のメークリンクヒューズを用いた回路を半導体装置に採用するようになればブレイクリンクヒューズを用いた回路を半導体装置に採用する場合よりレイアウト面積を縮めることができるが、装置の動作の信頼性確保の観点からは、好ましくない影響を及ぼすおそれがあるという問題点があった。
【００１９】
また、従来の半導体メモリ装置のような半導体装置のリダンダンシー回路に用いられたブレイクリンクヒューズを単純にメークリンクヒューズに代える場合にはメークリンクヒューズを通して流れる電流が発生するためにエレクトロマイグレーションによって連結されたメークリンクヒューズが切れるおそれがある。このため、安定した動作を遂行することができないおそれがあった。
【００２０】
図２は、従来の半導体装置のリダンダンシー回路のブレイクリンクヒューズを単純にメークリンクヒューズに代えて構成した場合の回路図であって、この回路は、ＮＭＯＳトランジスタＮ３１〜Ｎ３ｎ、メークリンクヒューズＦ２１〜Ｆ２ｎ、ＮＭＯＳトランジスタＮ４１〜Ｎ４ｎ、インバータＩ３、及びＯＲゲートＯＲ１で構成されている。
【００２１】
図２に示した回路の構成を説明すると次のとおりである。
【００２２】
ＮＭＯＳトランジスタＮ３１〜Ｎ３ｎ各々のドレインは、デコーディングアドレス入力端子ＤＡ１〜ＤＡｎに各々連結され、ゲートには信号ＭＳが印加される。メークリンクヒューズＦ１〜Ｆｎ各々の一端はＮＭＯＳトランジスタＮ３１〜Ｎ３ｎ各々のソースに連結される。ＮＭＯＳトランジスタＮ４１〜Ｎ４ｎ各々のドレインはメークリンクヒューズＦ１〜Ｆｎ各々の他端に連結される。ＮＭＯＳトランジスタＮ４１〜Ｎ４ｎ各々のソースは接地電圧に連結され、ゲートには、インバータＩ３によって信号ＭＳを反転した信号ＭＳＢが印加される。ＯＲゲートＯＲ１はＮＭＯＳトランジスタＮ４１〜Ｎ４ｎ各々のドレインからの信号について論理和をとってリダンダンシーアドレスデコーディング信号ＰＲＥを発生する。
【００２３】
図２に示した回路の動作を説明すると次のとおりである。
【００２４】
デコーディングアドレスＤＡ１ＤＡ２．．．ＤＡｎが“００．．．１”であるメモリセルに不良が発生してこれをリペアする必要があると仮定すると、上述の図１に示した回路を用いて“ハイ”レベルのリダンダンシーイネーブル信号ＭＳを発生させる。また、図２に示した回路のメークリンクヒューズＦ２１〜Ｆ２ｎをプログラムするによってリダンダンシーアドレスデコーディング信号ＰＲＥを発生する。
【００２５】
“００．．．１”であるデコーディングアドレスＤＡ１ＤＡ２．．．ＤＡｎをプログラムするためには、メークリンクヒューズＦ２ｎのみ連結して他のメークリンクヒューズは絶縁された状態に置く。この状態で、“００．．．１”のデコーディングアドレスＤＡ１ＤＡ２．．．ＤＡｎが入力されるとＮＭＯＳトランジスタＮ３ｎを通して“ハイ”レベルの信号が伝送される。この結果、ＯＲゲートＯＲ１は“ハイ”レベルのリダンダンシーアドレスデコーディング信号ＰＲＥを発生する。
【００２６】
ところで、図２に示した回路は、制御信号ＭＳが“ハイ”レベルから“ロー”レベルに、または“ロー”レベルから“ハイ”レベルに遷移する瞬間には、ＮＭＯＳトランジスタＮ３ｎ、Ｎ４ｎがすべてオンされる状態が生じる場合があり、メークリンクヒューズＦ２ｎを通してＤＣ電流通路が形成される。これにより、エレクトロマイグレーションによって、連結されたメークリンクヒューズＦ２ｎが切れるおそれがあり、安定した動作を遂行することができないおそれがあるといった問題点があった。
【００２７】
また、連結されたメークリンクヒューズＦ２ｎを除く残りのメークリンクヒューズＦ２１、Ｆ２２、．．．が連結されたＮＭＯＳトランジスタＮ４１、Ｎ４２、．．．のドレインがフローティング状態になることによって安定した動作を遂行することができないおそれがあった。
【００２８】
したがって、上述のような問題点のためにリダンダンシーアドレスデコーディング回路のようにヒューズがボックス状で存在する回路にはメークリンクヒューズを用いることができないという問題点があった。すなわち、メークリンクヒューズの使用は、制御信号発生回路のような回路に制限される場合が多かった。
【００２９】
【特許文献１】
米国特許第４，６６５，２９５号
【００３０】
【発明が解決しようとする課題】
本発明の目的はメークリンクヒューズを通して流れる電流を遮断することによって回路の動作の信頼性を確保することができるメークリンクヒューズ付き回路を提供することにある。
【００３１】
本発明の他の目的はメークリンクヒューズの使用が制限されないメークリンクヒューズ付き回路を提供することにある。
【００３２】
本発明のさらなる他の目的は、上記目的を達成するためのメークリンクヒューズ付き回路を利用した半導体装置を提供することにある。
【００３３】
【課題を解決するための手段】
【００３４】
前記目的を達成するための本発明のメークリンクヒューズ付き回路の実施例の第１形態は、入力信号に応答してオンされることにより第１電圧を伝達するための第１トランジスタと、前記入力信号に応答してオンされることにより第２電圧を伝達するための第２トランジスタと、前記第１トランジスタと前記第２トランジスタとの間に連結されており、ゲートを有する第３トランジスタと、前記第３トランジスタのゲートと前記第２電圧を与える第２電圧ノードとの間に連結される第１メークリンクヒューズと、前記第２トランジスタと前記第３トランジスタとの間の第２ノードの信号をラッチするラッチと、を備えており、前記ラッチの出力信号に基づいて制御信号を発生することを特徴とする。そして、好ましくは、前記回路は前記第３トランジスタのゲートと前記第１電圧を与える第１電圧ノードとの間に連結される第２メークリンクヒューズをさらに備えることを特徴とする。
【００３６】
前記他の目的を達成するための本発明のメークリンクヒューズ付き回路を利用した半導体装置は制御信号に応答して複数個のデコーディング信号を伝達するための複数個の第１トランジスタと、前記制御信号を反転してなる反転制御信号に応答して第１電圧を伝達するための複数個の第２トランジスタと、前記複数個の第１トランジスタ及び第２トランジスタ各々の間に連結された複数個の第３トランジスタと、第２電圧を与える第２電圧ノードと前記複数個の第３トランジスタのゲートとの間に各々連結された複数個の第１メークリンクヒューズと、を備えた回路を備えることを特徴とする。
【００３７】
【発明の実施の形態】
以下、添付した図面を参考しながら本発明のメークリンクヒューズ付き回路及びこれを利用した半導体装置を説明する。
【００３８】
図３は本発明のメークリンクヒューズ付き回路の一実施例の回路図であって、この回路は、ＰＭＯＳトランジスタＰ２，Ｐ３と、ＮＭＯＳトランジスタＮ５，Ｎ６と、メークリンクヒューズＦ３と、インバータＩ４，Ｉ５とで構成されている。複数のＰＭＯＳトランジスタＰ２およびＰ３は、互いのチャネルが直列になるように接続されており、ＰＭＯＳトランジスタＰ２のアノードが第１電圧（例えば、ＶＣＣ）へ接続されている。ＰＭＯＳトランジスタＰ２のゲートは、制御信号ＣＯＮを受けるための入力に接続されており、ＰＭＯＳトランジスタ３２０のソースは、ＰＭＯＳトランジスタＰ３のドレインに接続されているとともに、ＰＭＯＳトランジスタＰ３のドレインは、内部回路ノードとして機能する第２ノードｎ３へ接続されている。メークリンクヒューズＦ３は、ＰＭＯＳトランジスタＰ３のゲートと第２電圧（たとえば、接地電圧）を与える第２電圧ノードとの間に電気的に挿入され連結されている。
【００３９】
複数のＮＭＯＳトランジスタＮ５，Ｎ６は、互いのチャネルが並列になるように接続されており、第２ノードｎ３と第２電圧（たとえば、接地電圧）を与える第２電圧ノードとの間に連結されている。ＮＭＯＳトランジスタＮ５のゲートは、上記の制御信号ＣＯＮを受けるための入力に接続されている。２つのインバータＩ４，Ｉ５は、第２ノードｎ３と信号ＭＳを出力するための出力端子との間に、互いに直列に接続されている。インバータＩ４は、ＮＭＯＳトランジスタＮ６のゲートノードを駆動する。インバータＩ４とＮＭＯＳトランジスタＮ６とは、合わせて、一つのラッチとして機能する。
【００４０】
したがって、図３に示される構成は、ドレインとソースを有するトランジスタであるＰＭＯＳトランジスタＰ３と、このＰＭＯＳトランジスタＰ３のゲートと接地電圧を与えるノードとの間に連結されたメークリンクヒューズとを備えている。
【００４１】
より具体的には、ＰＭＯＳトランジスタＰ２は、入力信号ＣＯＮに応答してオンされることによって第１電圧（たとえば、電源電圧）をそのチャネルを通じて伝達する第１トランジスタとして機能する。また、ＮＭＯＳトランジスタＮ５は、入力信号ＣＯＮに応答してオンされることによって第２電圧（たとえば、接地電圧）をそのチャネルを通じて伝達する第２トランジスタとして機能する。そして、ＰＭＯＳトランジスタＰ３は、この第１トランジスタのチャネルと前記第２トランジスタのチャネルとの間に接続されており、ゲートを有する第３トランジスタとして機能する。そして、メークリンクヒューズＦ３は、この第３トランジスタのゲートと前記第２電圧（たとえば、接地電圧）を与えるノードとの間に連結される第１メークリンクヒューズに対応する。また、ＮＭＯＳトランジスタＮ５とＰＭＯＳトランジスタＰ３との間の第２ノードｎ３の信号をラッチするためのラッチが設けられている。具体的には、ラッチは、第２ノードの信号を反転するインバータＩ４と、インバータＩ４の出力信号に応答してオンされることにより前記第２ノードに前記第２電圧（たとえば、接地電圧）を伝達する第４トランジスタとして機能するＮＭＯＳトランジスタＮ６により構成されている。
【００４２】
図３に示した回路の動作を説明すると次のとおりである。
【００４３】
制御信号ＣＯＮは、パワーアップ（ｐｏｗｅｒ−ｕｐ）を感知して発生する信号であるか、外部から印加される信号である。この制御信号ＣＯＮは、初期段階では“ハイ”レベルであって、後に電圧が印加されると“ロー”レベルに遷移される信号である。また、制御信号ＣＯＮは、電圧が印加されたときに、内部で自動的に発生する一つのクロック周期を持つ自動パルスであってもよい。制御信号ＣＯＮは、ＰＭＯＳトランジスタＰ２のゲート、およびＮＭＯＳトランジスタＮ５のゲートにそれぞれ入力されて、これらのトランジスタを駆動する。
【００４４】
メークリンクヒューズＦ３が絶縁された状態にある場合にＰＭＯＳトランジスタＰ３のゲートはフローティング状態である。これにより、ＰＭＯＳトランジスタＰ３はオフされる。制御信号ＣＯＮが“ハイ”レベルならばＮＭＯＳトランジスタＮ５がオンされてノードｎ３が論理“ロー”レベルになる。インバータＩ４、Ｉ５はノードｎ３の“ロー”レベルの信号の入力を受けて、出力端子において“ロー”レベルの信号ＭＳを発生する。ノードｎ３の“ハイ”レベルの信号はインバータＩ４とＮＭＯＳトランジスタＮ６によって維持される。
【００４５】
制御信号ＣＯＮが“ハイ”レベルから“ロー”レベルに遷移されるとＰＭＯＳトランジスタＰ２がオンされてＮＭＯＳトランジスタＮ５がオフされる。信号ＭＳはインバータＩ４とＮＭＯＳトランジスタＮ６とによってラッチされて“ロー”レベルを維持する。
【００４６】
一方、メークリンクヒューズＦ３が連結された場合において、ＰＭＯＳトランジスタＰ３のゲートに論理“ロー”レベルの信号が印加されると、これによりＰＭＯＳトランジスタＰ３はオンされる。そして、“ハイ”レベルの制御信号ＣＯＮが印加されるとＰＭＯＳトランジスタＰ２がオフされてＮＭＯＳトランジスタＮ５がオンされる。この結果、ノードｎ３は“ロー”レベルになる。インバータＩ４、Ｉ５は“ロー”レベルのノードｎ３の信号の入力を受けて、出力端子で“ロー”レベルの信号ＭＳを発生する。ノードｎ３の“ハイ”レベルの信号はインバータＩ４とＮＭＯＳトランジスタＮ６によって維持される。制御信号ＣＯＮが“ハイ”レベルから“ロー”レベルに遷移されるとＰＭＯＳトランジスタＰ２がオンされてＮＭＯＳトランジスタＮ５がオフされる。ＰＭＯＳトランジスタＰ２、Ｐ３がオンされているのでノードｎ３は“ハイ”レベルになる。直列的に接続されているインバータＩ４、Ｉ５は“ハイ”レベルのノードｎ３の信号の入力を受けて、出力端子において“ハイ”レベルの信号ＭＳを発生する。
【００４７】
図３に示した本発明のメークリンクヒューズ付き回路によれば、メークリンクヒューズＦ３が連結された後にメークリンクヒューズＦ３を通して電流が流れないようになってエレクトロマイグレーションによって連結されたメークリンクヒューズＦ３が切れる問題が発生しないようになる。
【００４８】
図３では、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ５間のノードｎ３の信号をラッチして、この信号をインバータＩ４およびＩ５を介して出力することによって、信号ＭＳが発生する場合を示したが、ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３間のノードの信号をラッチして信号ＭＳを発生させる場合もある。
【００４９】
ところで、図３に示した本発明のメークリンクヒューズ付き回路は、メークリンクヒューズＦ３が絶縁された状態にある場合にＰＭＯＳトランジスタＰ３のゲートがフローティング状態になるために誤作動が発生するおそれがあり得る。
【００５０】
図４は、本発明のメークリンクヒューズ付き回路の他の実施例の回路図であって、図４に示した回路は図３に示した回路に他のメークリンクヒューズＦ４を追加して構成されている。メークリンクヒューズＦ４は電源電圧とＰＭＯＳトランジスタＰ３のゲート間に連結されて構成されている。すなわち、第３トランジスタとして機能するＰＭＯＳトランジスタＰ３のゲートと、第１電圧（たとえば、電源電圧）を与える第１電圧端子との間に、第２メークリンクヒューズＦ４が連結された構成を有する。実際には、第１トランジスタのゲートが第１ノードｎ５に接続されており、この第１ノードｎ５に第１メークリンクヒューズＦ３および第２メークリンクヒューズＦ４が接続される。
【００５１】
図４に示した回路の動作を説明すると次のとおりである。
【００５２】
制御信号ＣＯＮは、図３に示した制御信号ＣＯＮと同一に発生する信号である。
【００５３】
メークリンクヒューズＦ３が絶縁された状態で維持されてメークリンクヒューズＦ４が連結されると、ノードｎ５が“ハイ”レベルになる。そうすると、ＰＭＯＳトランジスタＰ３がオフされる。この場合の動作は上述した図４に示した回路の動作と同一であり、このとき、ＰＭＯＳトランジスタＰ３のゲートが“ハイ”レベルに固定されているので安定した動作を遂行することができる。
【００５４】
メークリンクヒューズＦ３が連結されてメークリンクヒューズＦ４が絶縁された状態で維持されると、ノードｎ５が“ロー”レベルになる。そうすると、ＰＭＯＳトランジスタＰ３がオンされる。この場合の動作は上述した図３に示した回路の動作と同一である。
【００５５】
図４に示したメークリンクヒューズ付き回路によれば、ＰＭＯＳトランジスタＰ３のゲートがフローティング状態になることを防止するための回路構成である。すなわち、メークリンクヒューズＦ３を連結すれば“ロー”レベルの信号ＭＳがＰＭＯＳトランジスタＰ３のゲートに印加されて、メークリンクヒューズＦ４を連結すれば“ハイ”レベルの信号ＭＳがＰＭＯＳトランジスタＰ３のゲートに印加される。したがって、ＰＭＯＳトランジスタＰ３のゲートが“ハイ”レベルまたは“ロー”レベルに固定されることによって、ＰＭＯＳトランジスタＰ３のゲートがフローティング状態にならないようになる。
【００５６】
図４に示したメークリンクヒューズを用いた回路は、図３に示したメークリンクヒューズを用いた回路と同様に制御信号ＣＯＮによって制御されるＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ５間に連結されたＰＭＯＳトランジスタＰ３のゲートにメークリンクヒューズＦ３、Ｆ４が連結されて構成されることによって、メークリンクヒューズＦ３またはＦ４が連結されてもメークリンクヒューズＦ３、Ｆ４を通して電流が流れないようになる。
【００５７】
図４ではＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ５間のノードの信号をラッチして、この信号をインバータＩ６およびＩ７を介して出力することによって、信号ＭＳが発生する場合を示したが、ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３間のノードの信号をラッチして信号ＭＳを発生させることもできる。
【００５８】
そして、上述した実施例の図３及び図４ではＰＭＯＳトランジスタのゲートにメークリンクヒューズＦ３、Ｆ４が連結される構成を示したが、ＮＭＯＳトランジスタのゲートにメークリンクヒューズＦ３、Ｆ４が連結されるように構成する場合もある。
【００５９】
図５は、本発明のメークリンクヒューズ付き半導体装置のリダンダンシー回路の実施例の回路図である。この回路は、ＮＭＯＳトランジスタＮ７１〜Ｎ７ｎ、Ｎ８１〜Ｎ８ｎ、Ｎ９１〜Ｎ９ｎ、メークリンクヒューズＦ５１〜Ｆ５ｎ、インバータＩ８、及びＯＲゲートＯＲ２で構成されている。
【００６０】
図５に示した回路の構成を説明すると次のとおりである。
【００６１】
ＮＭＯＳトランジスタＮ７１〜Ｎ７ｎ各々のドレインは、アドレス入力端子ＤＡ１〜ＤＡｎに各々連結される。ＮＭＯＳトランジスタＮ７１〜Ｎ７ｎの各ゲートには、信号ＭＳが印加される。ＮＭＯＳトランジスタＮ８１〜Ｎ８ｎ各々のドレインはＮＭＯＳトランジスタＮ７１〜Ｎ７ｎ各々のソースに連結されている。ＮＭＯＳトランジスタＮ９１〜Ｎ９ｎ各々のドレインはＮＭＯＳトランジスタＮ８１〜Ｎ８ｎ各々のソースに連結されている。ＮＭＯＳトランジスタＮ９１〜Ｎ９ｎの各々のゲートには、入力された制御信号ＭＳがインバータＩ８を介して入力される。すなわち、インバータＩ８は信号ＭＳを反転して反転制御信号ＭＳＢを発生し、この信号ＭＳＢがＮＭＯＳトランジスタＮ９１〜Ｎ９ｎの各々のゲートに入力される。信号ＭＳＢに連結されて、ＮＭＯＳトランジスタＮ９１〜Ｎ９ｎの各々のソースは、ある供給電圧のノード、たとえば接地電圧のノードに連結されている。メークリンクヒューズＦ５１〜Ｆ５ｎ各々は電源電圧ＶＣＣのノードとＮＭＯＳトランジスタＮ８１〜Ｎ８ｎ各々のゲート間に連結されている。ＯＲゲートＯＲ２は、ＮＭＯＳトランジスタＮ８１〜Ｎ８ｎ各々のソースから出力される信号について論理和をとってリダンダンシーデコーディング信号ＰＲＥを発生する。
【００６２】
以上のとおり、図５に示される半導体装置の回路は、制御信号ＭＳに応答して複数個のデコーディング信号ＤＡ１〜ＤＡｎを伝達するための複数個の第１トランジスタとして機能するＮＭＯＳトランジスタＮ７１〜Ｎ７ｎを有する。また、前記制御信号ＭＳをインバータＩ８で反転してなる反転制御信号ＭＳＢに応答して第１電圧（たとえば、接地電圧）を伝達するための複数個の第２トランジスタとして機能するＮＭＯＳトランジスタＮ９１〜Ｎ９ｎを有する。また、前記複数個の第１トランジスタ及び第２トランジスタ各々の間に連結された複数個の第３トランジスタとして機能するＮＭＯＳトランジスタＮ８１〜Ｎ８ｎを有する。さらに、第２電圧（たとえば、電源電圧）を与える第２電圧ノードと前記複数個の第３トランジスタのゲートとの間に各々連結された複数個の第１メークリンクヒューズＦ５１〜Ｆ５ｎを有する。
【００６３】
図５に示した回路の動作を説明すると次のとおりである。
【００６４】
デコーディングアドレスＤＡ１ＤＡ２．．．ＤＡｎが“００．．．１”であるメモリセルに不良が発生してこれをリペアする必要があると仮定すると、図５に示した回路のメークリンクヒューズＦ５１〜Ｆ５ｎを選択的にプログラムするによってリダンダンシーアドレスデコーディング信号ＰＲＥを発生する。
【００６５】
“００．．．１”であるデコーディングアドレスＤＡ１ＤＡ２．．．ＤＡｎをプログラムするためにメークリンクヒューズＦ５ｎのみ連結して他のメークリンクヒューズＦ５１、Ｆ５２．．．は絶縁された状態に置く。したがって、ＮＭＯＳトランジスタＮ８ｎのゲートにのみ電源電圧が印加されてオンされて、残りのＮＭＯＳトランジスタＮ８１、Ｎ８２．．．のゲートはフローティング状態になる。
【００６６】
ＮＭＯＳトランジスタＮ９１〜Ｎ９ｎは、“ロー”レベルの信号ＭＳＢに応答してオフされて、“００．．．１”のデコーディングアドレスＤＡ１ＤＡ２．．．ＤＡｎが入力されるとＮＭＯＳトランジスタＮ７ｎを通して“ハイ”レベルの信号が伝送される。この結果、ＯＲゲートＯＲ２は“ハイ”レベルのリダンダンシーアドレスデコーディング信号ＰＲＥを発生する。
【００６７】
ところで、図５に示したリダンダンシー回路は、制御信号ＭＳが印加されるＮＭＯＳトランジスタＮ７１〜Ｎ７ｎ各々とＮＭＯＳトランジスタＮ９１〜Ｎ９ｎ各々の間のＮＭＯＳトランジスタＮ８１〜Ｎ８ｎのゲートにメークリンクヒューズＦ５１〜Ｆ５ｎが各々連結されているので、メークリンクヒューズを通して流れる電流を遮断できる。したがって、エレクトロマイグレーションによって連結されたメークリンクヒューズが切れる問題点を防止できる。しかし、図５に示した回路はＮＭＯＳトランジスタＮ８ｎを除く、他のＮＭＯＳトランジスタＮ８１、Ｎ８２、．．．のゲートがフローティング状態になるために誤作動が発生されうるという問題点がある。
【００６８】
図６は、本発明のメークリンクヒューズ付き半導体装置のリダンダンシー回路の他の実施例の回路図であって、図５に示したリダンダンシー回路に第２のメークリンクヒューズとして機能する他のメークリンクヒューズＦ６１〜Ｆ６ｎをさらに備えて構成されている。メークリンクヒューズＦ６１〜Ｆ６ｎはＮＭＯＳトランジスタＮ８１〜Ｎ８ｎ各々のゲートと第１電圧（たとえば、接地電圧）を与えるノードとの間に各々連結されている。
【００６９】
図６に示した回路の動作は、図５に示した回路の動作と同一である。単に、ＮＭＯＳトランジスタＮ８１、Ｎ８２、．．．、Ｎ８ｎのゲートに電源電圧または接地電圧が印加されるように構成されるためにＮＭＯＳトランジスタＮ８１、Ｎ８２、．．．、Ｎ８ｎのゲートがフローティング状態にならないようになる。したがって、図５に示した回路に比べて安定した動作を遂行することができる。
【００７０】
上述した図５及び図６に示した本発明の実施例の半導体装置のリダンダンシー回路によれば、ＮＭＯＳトランジスタＮ７１〜Ｎ７ｎとＮＭＯＳトランジスタＮ９１〜Ｎ９ｎ各々の間のＮＭＯＳトランジスタＮ８１〜Ｎ８ｎのゲートにメークリンクヒューズＦ５１〜Ｆ５ｎ、Ｆ６１〜Ｆ６ｎが各々連結されるようになる。この結果、メークリンクヒューズを通して流れる電流を遮断することができる。したがって、連結されたメークリンクヒューズがエレクトロマイグレーションによって切れるようになる問題点が防止されうる。
【００７１】
前記では本発明の望ましい実施例を参照しながら説明したが、該技術分野の熟練した当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解できる。
【００７２】
【発明の効果】
以上のとおり、本発明のメークリンクヒューズ付き回路及びこれを利用した半導体装置によれば、メークリンクヒューズを通して流れる電流を遮断できるので、エレクトロマイグレーション現象を低減することができ、動作の信頼性を確保することができる。
【００７３】
また、本発明のメークリンクヒューズ付き回路によれば、半導体メモリ装置のような半導体装置内のリダンダンシー回路のようにメークリンクヒューズがボックス状で存在する場合にも利用することができる。
【図面の簡単な説明】
【図１】 従来の半導体装置内に採用されるメークリンクヒューズを用いた回路の実施例の回路図である。
【図２】 従来の半導体装置のリダンダンシー回路のブレイクリンクヒューズを単純にメークリンクヒューズに代えて構成した場合の回路図である。
【図３】 本発明のメークリンクヒューズ付き回路の一実施例の回路図である。
【図４】 本発明のメークリンクヒューズ付き回路の他の実施例の回路図である。
【図５】 本発明のメークリンクヒューズ付き半導体装置のリダンダンシー回路の実施例の回路図である。
【図６】 本発明のメークリンクヒューズ付き半導体装置のリダンダンシー回路の他の実施例の回路図である。
【符号の説明】
Ｐ２…ＰＭＯＳトランジスタ、
Ｐ３…ＰＭＯＳトランジスタ、
Ｎ５…ＮＭＯＳトランジスタ、
Ｎ６…ＮＭＯＳトランジスタ、
ｎ５…第１ノード、
ｎ３…第２ノード。
【発明の属する技術分野】
本発明は半導体装置に係り、特にメークリンク（ｍａｋｅ ｌｉｎｋ）ヒューズ付き回路及びこれを利用した半導体装置に関する。
【０００２】
【従来の技術】
一般的に、半導体装置の製造後に半導体装置を選択的にプログラムするためにヒューズを用いることが知られているが、このとき用いられるヒューズにはブレイクリンク（ｂｒａｋｅ ｌｉｎｋ）ヒューズとメークリンク（ｍａｋｅ ｌｉｎｋ）ヒューズがある。
【０００３】
ブレイクリンクヒューズは、製造時にポリシリコンのような導電性物質で導電性ラインを形成することによって構成される。すなわち、このブレイクリンクヒューズは製造時に電気的に連結されていて製造後に必要に応じてレーザービームにより導電性ラインを切ることによってプログラムされる。一方、メークリンクヒューズは製造時に２個の導電性層が上下に形成されて、その間に絶縁性物質が形成されることによって構成される。すなわち、このメークリンクヒューズは製造時に絶縁されており、製造後に必要に応じてレーザービームより２個の導電性層を上下に連結することによってプログラムされる。
【０００４】
従来のブレイクリンクヒューズを採用した半導体装置は、プログラム時に使用されるレーザービームによって隣接するヒューズに影響を及ぼさないようにするために、隣接するブレイクリンクヒューズ間に広い間隔（ｓｐａｃｅ）を確保しておく必要がある。したがって、従来のブレイクリンクヒューズを採用した半導体装置はレイアウト面積を多く占めるという問題点があった。
【０００５】
一方、従来のメークリンクヒューズを採用した半導体装置は、ブレイクリンクヒューズの場合と比べて比較的低いエネルギーのレーザービームによって、上部の導電性層と下部の導電性層を連結すれば良いので製造時において隣接するヒューズ間に狭い間隔（ｓｐａｃｅ）を維持しておけば十分である。したがって、従来のメークリンクヒューズを採用した半導体装置はブレイクリンクヒューズに比べてレイアウト面積を小さくすることができるという長所がある。特許文献１は、このようなメークリンクヒューズに対する詳細な内容を記述している。
【０００６】
ところで、半導体装置にメークリンクヒューズを用いて回路を構成する場合には、初期時において離れているリンクがレーザービームによって連結されるために、このリンク部分に非常に小さい電流が流れることによってもエレクトロマイグレーション（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ）現象が発生して、連結されたリンクが容易に離れるおそれがあるという問題点があった。ここで、エレクトロマイグレーションとは、導体を流れる電子と金属イオンとの運動量交換により、金属原子が移動する現象であり、配線の断線不良を引き起こすものとして知られている。
【０００７】
すなわち、従来のメークリンクヒューズは、レイアウト面積の観点では有利な点がある反面、動作の信頼性確保が十分ではないおそれがあるという問題点があった。
【０００８】
図１は従来の半導体装置内に採用されるメークリンクヒューズを用いた回路の実施例の回路図である。この回路は、ＰＭＯＳトランジスタＰ１、メークリンクヒューズＦ１、インバータＩ１、Ｉ２、及びＮＭＯＳトランジスタＮ１、Ｎ２で構成されている。
【０００９】
図１に示した回路の動作を説明すると次のとおりである。
【００１０】
制御信号ＣＯＮは、パワーアップ（ｐｏｗｅｒ−ｕｐ）を感知して発生する信号であるか、外部から印加される信号である。この制御信号ＣＯＮは、初期段階では“ハイ”レベルであって、後に電圧が印加されると“ロー”レベルに遷移される信号であるか、一つのクロックのみを有する自動パルスである。
【００１１】
メークリンクヒューズＦ１がプログラムされていない初期状態、すなわち絶縁された状態を維持する場合には、ＮＭＯＳトランジスタＮ１、Ｎ２のドレインに相当するノードｎ１がフローティング状態を維持する。したがって、論理“ハイ”レベルの制御信号ＣＯＮがＰＭＯＳトランジスタＰ１のゲート、およびＮＭＯＳトランジスタＮ１のゲートに印加されると、ＰＭＯＳトランジスタＰ１がオフされるとともに、ＮＭＯＳトランジスタＮ１がオンされる。この結果、ＮＭＯＳトランジスタＮ１は、ノードｎ１に論理“ロー”レベルの信号を伝達する。複数のインバータＩ１、Ｉ２は、上記の“ロー”レベルの信号の入力を受けて、“ロー”レベルの信号ＭＳを発生する。ＮＭＯＳトランジスタＮ２はインバータＩ１による“ハイ”レベルのノードｎ２の信号に応答してオンされることによって、ノードｎ２の“ハイ”レベルの信号を維持する。これにより、“ロー”レベルの信号ＭＳが維持される。
【００１２】
制御信号ＣＯＮが“ハイ”レベルから“ロー”レベルに遷移すればＰＭＯＳトランジスタＰ１がオンされるとともに、ＮＭＯＳトランジスタＮ１がオフされる。しかし、このとき、メークリンクヒューズＦ１が切れてあるので、インバータＩ１とＮＭＯＳトランジスタＮ２とによってラッチされて、信号ＭＳは“ハイ”レベルに維持される。
【００１３】
メークリンクヒューズＦ１が短絡されるようにプログラムされると、ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとがノードｎ１を介して電気的に連結される。
【００１４】
したがって、論理“ハイ”レベルの制御信号ＣＯＮが印加されるとＰＭＯＳトランジスタＰ１がオフされるとともに、ＮＭＯＳトランジスタＮ１がオンされる。この結果、ノードｎ１に論理“ロー”レベルの信号が与えられる。複数のインバータＩ１、Ｉ２は“ロー”レベルのノードｎ１の信号の入力を受けて、インバータＩ１、Ｉ２を通過した“ロー”レベルの信号ＭＳを発生する。ＮＭＯＳトランジスタＮ２はインバータＩ１によるノードｎ２の“ハイ”レベルの信号に応答してオンされて、インバータＩ１とＮＭＯＳトランジスタＮ２によってノードｎ２の“ハイ”レベルを維持する。
【００１５】
制御信号ＣＯＮが“ハイ”レベルから“ロー”レベルに遷移すればＰＭＯＳトランジスタＰ１がオンされてＮＭＯＳトランジスタＮ１がオフされる。この結果、ノードｎ１が“ハイ”レベルになる。複数のインバータＩ１、Ｉ２は“ハイ”レベルのノードｎ１の信号の入力を受けて、この信号にも基づいて“ハイ”レベルの信号ＭＳを発生する。
【００１６】
したがって、図１に示したメークリンクヒューズを用いた回路は、メークリンクヒューズが短絡されて制御信号ＣＯＮが“ロー”レベルの場合にＮＭＯＳトランジスタＮ１、Ｎ２がすべてオフされているのでメークリンクヒューズＦ１を通して流れる電流は遮断される。
【００１７】
しかし、図１に示した従来のメークリンクヒューズを用いた回路は、制御信号ＣＯＮが“ハイ”レベルから“ロー”レベルにまたは“ロー”レベルから“ハイ”レベルに遷移する瞬間にＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１がすべてオンされる状況が発生してメークリンクヒューズＦ１を通してＤＣ電流が流れるようになる。このとき、メークリンクヒューズＦ１を通して流れる電流によってエレクトロマイグレーションが発生して、レーザービームにより連結されたメークリンクヒューズＦ１が切れるおそれがあるという問題点があった。
【００１８】
したがって、従来のメークリンクヒューズを用いた回路を半導体装置に採用するようになればブレイクリンクヒューズを用いた回路を半導体装置に採用する場合よりレイアウト面積を縮めることができるが、装置の動作の信頼性確保の観点からは、好ましくない影響を及ぼすおそれがあるという問題点があった。
【００１９】
また、従来の半導体メモリ装置のような半導体装置のリダンダンシー回路に用いられたブレイクリンクヒューズを単純にメークリンクヒューズに代える場合にはメークリンクヒューズを通して流れる電流が発生するためにエレクトロマイグレーションによって連結されたメークリンクヒューズが切れるおそれがある。このため、安定した動作を遂行することができないおそれがあった。
【００２０】
図２は、従来の半導体装置のリダンダンシー回路のブレイクリンクヒューズを単純にメークリンクヒューズに代えて構成した場合の回路図であって、この回路は、ＮＭＯＳトランジスタＮ３１〜Ｎ３ｎ、メークリンクヒューズＦ２１〜Ｆ２ｎ、ＮＭＯＳトランジスタＮ４１〜Ｎ４ｎ、インバータＩ３、及びＯＲゲートＯＲ１で構成されている。
【００２１】
図２に示した回路の構成を説明すると次のとおりである。
【００２２】
ＮＭＯＳトランジスタＮ３１〜Ｎ３ｎ各々のドレインは、デコーディングアドレス入力端子ＤＡ１〜ＤＡｎに各々連結され、ゲートには信号ＭＳが印加される。メークリンクヒューズＦ１〜Ｆｎ各々の一端はＮＭＯＳトランジスタＮ３１〜Ｎ３ｎ各々のソースに連結される。ＮＭＯＳトランジスタＮ４１〜Ｎ４ｎ各々のドレインはメークリンクヒューズＦ１〜Ｆｎ各々の他端に連結される。ＮＭＯＳトランジスタＮ４１〜Ｎ４ｎ各々のソースは接地電圧に連結され、ゲートには、インバータＩ３によって信号ＭＳを反転した信号ＭＳＢが印加される。ＯＲゲートＯＲ１はＮＭＯＳトランジスタＮ４１〜Ｎ４ｎ各々のドレインからの信号について論理和をとってリダンダンシーアドレスデコーディング信号ＰＲＥを発生する。
【００２３】
図２に示した回路の動作を説明すると次のとおりである。
【００２４】
デコーディングアドレスＤＡ１ＤＡ２．．．ＤＡｎが“００．．．１”であるメモリセルに不良が発生してこれをリペアする必要があると仮定すると、上述の図１に示した回路を用いて“ハイ”レベルのリダンダンシーイネーブル信号ＭＳを発生させる。また、図２に示した回路のメークリンクヒューズＦ２１〜Ｆ２ｎをプログラムするによってリダンダンシーアドレスデコーディング信号ＰＲＥを発生する。
【００２５】
“００．．．１”であるデコーディングアドレスＤＡ１ＤＡ２．．．ＤＡｎをプログラムするためには、メークリンクヒューズＦ２ｎのみ連結して他のメークリンクヒューズは絶縁された状態に置く。この状態で、“００．．．１”のデコーディングアドレスＤＡ１ＤＡ２．．．ＤＡｎが入力されるとＮＭＯＳトランジスタＮ３ｎを通して“ハイ”レベルの信号が伝送される。この結果、ＯＲゲートＯＲ１は“ハイ”レベルのリダンダンシーアドレスデコーディング信号ＰＲＥを発生する。
【００２６】
ところで、図２に示した回路は、制御信号ＭＳが“ハイ”レベルから“ロー”レベルに、または“ロー”レベルから“ハイ”レベルに遷移する瞬間には、ＮＭＯＳトランジスタＮ３ｎ、Ｎ４ｎがすべてオンされる状態が生じる場合があり、メークリンクヒューズＦ２ｎを通してＤＣ電流通路が形成される。これにより、エレクトロマイグレーションによって、連結されたメークリンクヒューズＦ２ｎが切れるおそれがあり、安定した動作を遂行することができないおそれがあるといった問題点があった。
【００２７】
また、連結されたメークリンクヒューズＦ２ｎを除く残りのメークリンクヒューズＦ２１、Ｆ２２、．．．が連結されたＮＭＯＳトランジスタＮ４１、Ｎ４２、．．．のドレインがフローティング状態になることによって安定した動作を遂行することができないおそれがあった。
【００２８】
したがって、上述のような問題点のためにリダンダンシーアドレスデコーディング回路のようにヒューズがボックス状で存在する回路にはメークリンクヒューズを用いることができないという問題点があった。すなわち、メークリンクヒューズの使用は、制御信号発生回路のような回路に制限される場合が多かった。
【００２９】
【特許文献１】
米国特許第４，６６５，２９５号
【００３０】
【発明が解決しようとする課題】
本発明の目的はメークリンクヒューズを通して流れる電流を遮断することによって回路の動作の信頼性を確保することができるメークリンクヒューズ付き回路を提供することにある。
【００３１】
本発明の他の目的はメークリンクヒューズの使用が制限されないメークリンクヒューズ付き回路を提供することにある。
【００３２】
本発明のさらなる他の目的は、上記目的を達成するためのメークリンクヒューズ付き回路を利用した半導体装置を提供することにある。
【００３３】
【課題を解決するための手段】
【００３４】
前記目的を達成するための本発明のメークリンクヒューズ付き回路の実施例の第１形態は、入力信号に応答してオンされることにより第１電圧を伝達するための第１トランジスタと、前記入力信号に応答してオンされることにより第２電圧を伝達するための第２トランジスタと、前記第１トランジスタと前記第２トランジスタとの間に連結されており、ゲートを有する第３トランジスタと、前記第３トランジスタのゲートと前記第２電圧を与える第２電圧ノードとの間に連結される第１メークリンクヒューズと、前記第２トランジスタと前記第３トランジスタとの間の第２ノードの信号をラッチするラッチと、を備えており、前記ラッチの出力信号に基づいて制御信号を発生することを特徴とする。そして、好ましくは、前記回路は前記第３トランジスタのゲートと前記第１電圧を与える第１電圧ノードとの間に連結される第２メークリンクヒューズをさらに備えることを特徴とする。
【００３６】
前記他の目的を達成するための本発明のメークリンクヒューズ付き回路を利用した半導体装置は制御信号に応答して複数個のデコーディング信号を伝達するための複数個の第１トランジスタと、前記制御信号を反転してなる反転制御信号に応答して第１電圧を伝達するための複数個の第２トランジスタと、前記複数個の第１トランジスタ及び第２トランジスタ各々の間に連結された複数個の第３トランジスタと、第２電圧を与える第２電圧ノードと前記複数個の第３トランジスタのゲートとの間に各々連結された複数個の第１メークリンクヒューズと、を備えた回路を備えることを特徴とする。
【００３７】
【発明の実施の形態】
以下、添付した図面を参考しながら本発明のメークリンクヒューズ付き回路及びこれを利用した半導体装置を説明する。
【００３８】
図３は本発明のメークリンクヒューズ付き回路の一実施例の回路図であって、この回路は、ＰＭＯＳトランジスタＰ２，Ｐ３と、ＮＭＯＳトランジスタＮ５，Ｎ６と、メークリンクヒューズＦ３と、インバータＩ４，Ｉ５とで構成されている。複数のＰＭＯＳトランジスタＰ２およびＰ３は、互いのチャネルが直列になるように接続されており、ＰＭＯＳトランジスタＰ２のアノードが第１電圧（例えば、ＶＣＣ）へ接続されている。ＰＭＯＳトランジスタＰ２のゲートは、制御信号ＣＯＮを受けるための入力に接続されており、ＰＭＯＳトランジスタ３２０のソースは、ＰＭＯＳトランジスタＰ３のドレインに接続されているとともに、ＰＭＯＳトランジスタＰ３のドレインは、内部回路ノードとして機能する第２ノードｎ３へ接続されている。メークリンクヒューズＦ３は、ＰＭＯＳトランジスタＰ３のゲートと第２電圧（たとえば、接地電圧）を与える第２電圧ノードとの間に電気的に挿入され連結されている。
【００３９】
複数のＮＭＯＳトランジスタＮ５，Ｎ６は、互いのチャネルが並列になるように接続されており、第２ノードｎ３と第２電圧（たとえば、接地電圧）を与える第２電圧ノードとの間に連結されている。ＮＭＯＳトランジスタＮ５のゲートは、上記の制御信号ＣＯＮを受けるための入力に接続されている。２つのインバータＩ４，Ｉ５は、第２ノードｎ３と信号ＭＳを出力するための出力端子との間に、互いに直列に接続されている。インバータＩ４は、ＮＭＯＳトランジスタＮ６のゲートノードを駆動する。インバータＩ４とＮＭＯＳトランジスタＮ６とは、合わせて、一つのラッチとして機能する。
【００４０】
したがって、図３に示される構成は、ドレインとソースを有するトランジスタであるＰＭＯＳトランジスタＰ３と、このＰＭＯＳトランジスタＰ３のゲートと接地電圧を与えるノードとの間に連結されたメークリンクヒューズとを備えている。
【００４１】
より具体的には、ＰＭＯＳトランジスタＰ２は、入力信号ＣＯＮに応答してオンされることによって第１電圧（たとえば、電源電圧）をそのチャネルを通じて伝達する第１トランジスタとして機能する。また、ＮＭＯＳトランジスタＮ５は、入力信号ＣＯＮに応答してオンされることによって第２電圧（たとえば、接地電圧）をそのチャネルを通じて伝達する第２トランジスタとして機能する。そして、ＰＭＯＳトランジスタＰ３は、この第１トランジスタのチャネルと前記第２トランジスタのチャネルとの間に接続されており、ゲートを有する第３トランジスタとして機能する。そして、メークリンクヒューズＦ３は、この第３トランジスタのゲートと前記第２電圧（たとえば、接地電圧）を与えるノードとの間に連結される第１メークリンクヒューズに対応する。また、ＮＭＯＳトランジスタＮ５とＰＭＯＳトランジスタＰ３との間の第２ノードｎ３の信号をラッチするためのラッチが設けられている。具体的には、ラッチは、第２ノードの信号を反転するインバータＩ４と、インバータＩ４の出力信号に応答してオンされることにより前記第２ノードに前記第２電圧（たとえば、接地電圧）を伝達する第４トランジスタとして機能するＮＭＯＳトランジスタＮ６により構成されている。
【００４２】
図３に示した回路の動作を説明すると次のとおりである。
【００４３】
制御信号ＣＯＮは、パワーアップ（ｐｏｗｅｒ−ｕｐ）を感知して発生する信号であるか、外部から印加される信号である。この制御信号ＣＯＮは、初期段階では“ハイ”レベルであって、後に電圧が印加されると“ロー”レベルに遷移される信号である。また、制御信号ＣＯＮは、電圧が印加されたときに、内部で自動的に発生する一つのクロック周期を持つ自動パルスであってもよい。制御信号ＣＯＮは、ＰＭＯＳトランジスタＰ２のゲート、およびＮＭＯＳトランジスタＮ５のゲートにそれぞれ入力されて、これらのトランジスタを駆動する。
【００４４】
メークリンクヒューズＦ３が絶縁された状態にある場合にＰＭＯＳトランジスタＰ３のゲートはフローティング状態である。これにより、ＰＭＯＳトランジスタＰ３はオフされる。制御信号ＣＯＮが“ハイ”レベルならばＮＭＯＳトランジスタＮ５がオンされてノードｎ３が論理“ロー”レベルになる。インバータＩ４、Ｉ５はノードｎ３の“ロー”レベルの信号の入力を受けて、出力端子において“ロー”レベルの信号ＭＳを発生する。ノードｎ３の“ハイ”レベルの信号はインバータＩ４とＮＭＯＳトランジスタＮ６によって維持される。
【００４５】
制御信号ＣＯＮが“ハイ”レベルから“ロー”レベルに遷移されるとＰＭＯＳトランジスタＰ２がオンされてＮＭＯＳトランジスタＮ５がオフされる。信号ＭＳはインバータＩ４とＮＭＯＳトランジスタＮ６とによってラッチされて“ロー”レベルを維持する。
【００４６】
一方、メークリンクヒューズＦ３が連結された場合において、ＰＭＯＳトランジスタＰ３のゲートに論理“ロー”レベルの信号が印加されると、これによりＰＭＯＳトランジスタＰ３はオンされる。そして、“ハイ”レベルの制御信号ＣＯＮが印加されるとＰＭＯＳトランジスタＰ２がオフされてＮＭＯＳトランジスタＮ５がオンされる。この結果、ノードｎ３は“ロー”レベルになる。インバータＩ４、Ｉ５は“ロー”レベルのノードｎ３の信号の入力を受けて、出力端子で“ロー”レベルの信号ＭＳを発生する。ノードｎ３の“ハイ”レベルの信号はインバータＩ４とＮＭＯＳトランジスタＮ６によって維持される。制御信号ＣＯＮが“ハイ”レベルから“ロー”レベルに遷移されるとＰＭＯＳトランジスタＰ２がオンされてＮＭＯＳトランジスタＮ５がオフされる。ＰＭＯＳトランジスタＰ２、Ｐ３がオンされているのでノードｎ３は“ハイ”レベルになる。直列的に接続されているインバータＩ４、Ｉ５は“ハイ”レベルのノードｎ３の信号の入力を受けて、出力端子において“ハイ”レベルの信号ＭＳを発生する。
【００４７】
図３に示した本発明のメークリンクヒューズ付き回路によれば、メークリンクヒューズＦ３が連結された後にメークリンクヒューズＦ３を通して電流が流れないようになってエレクトロマイグレーションによって連結されたメークリンクヒューズＦ３が切れる問題が発生しないようになる。
【００４８】
図３では、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ５間のノードｎ３の信号をラッチして、この信号をインバータＩ４およびＩ５を介して出力することによって、信号ＭＳが発生する場合を示したが、ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３間のノードの信号をラッチして信号ＭＳを発生させる場合もある。
【００４９】
ところで、図３に示した本発明のメークリンクヒューズ付き回路は、メークリンクヒューズＦ３が絶縁された状態にある場合にＰＭＯＳトランジスタＰ３のゲートがフローティング状態になるために誤作動が発生するおそれがあり得る。
【００５０】
図４は、本発明のメークリンクヒューズ付き回路の他の実施例の回路図であって、図４に示した回路は図３に示した回路に他のメークリンクヒューズＦ４を追加して構成されている。メークリンクヒューズＦ４は電源電圧とＰＭＯＳトランジスタＰ３のゲート間に連結されて構成されている。すなわち、第３トランジスタとして機能するＰＭＯＳトランジスタＰ３のゲートと、第１電圧（たとえば、電源電圧）を与える第１電圧端子との間に、第２メークリンクヒューズＦ４が連結された構成を有する。実際には、第１トランジスタのゲートが第１ノードｎ５に接続されており、この第１ノードｎ５に第１メークリンクヒューズＦ３および第２メークリンクヒューズＦ４が接続される。
【００５１】
図４に示した回路の動作を説明すると次のとおりである。
【００５２】
制御信号ＣＯＮは、図３に示した制御信号ＣＯＮと同一に発生する信号である。
【００５３】
メークリンクヒューズＦ３が絶縁された状態で維持されてメークリンクヒューズＦ４が連結されると、ノードｎ５が“ハイ”レベルになる。そうすると、ＰＭＯＳトランジスタＰ３がオフされる。この場合の動作は上述した図４に示した回路の動作と同一であり、このとき、ＰＭＯＳトランジスタＰ３のゲートが“ハイ”レベルに固定されているので安定した動作を遂行することができる。
【００５４】
メークリンクヒューズＦ３が連結されてメークリンクヒューズＦ４が絶縁された状態で維持されると、ノードｎ５が“ロー”レベルになる。そうすると、ＰＭＯＳトランジスタＰ３がオンされる。この場合の動作は上述した図３に示した回路の動作と同一である。
【００５５】
図４に示したメークリンクヒューズ付き回路によれば、ＰＭＯＳトランジスタＰ３のゲートがフローティング状態になることを防止するための回路構成である。すなわち、メークリンクヒューズＦ３を連結すれば“ロー”レベルの信号ＭＳがＰＭＯＳトランジスタＰ３のゲートに印加されて、メークリンクヒューズＦ４を連結すれば“ハイ”レベルの信号ＭＳがＰＭＯＳトランジスタＰ３のゲートに印加される。したがって、ＰＭＯＳトランジスタＰ３のゲートが“ハイ”レベルまたは“ロー”レベルに固定されることによって、ＰＭＯＳトランジスタＰ３のゲートがフローティング状態にならないようになる。
【００５６】
図４に示したメークリンクヒューズを用いた回路は、図３に示したメークリンクヒューズを用いた回路と同様に制御信号ＣＯＮによって制御されるＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ５間に連結されたＰＭＯＳトランジスタＰ３のゲートにメークリンクヒューズＦ３、Ｆ４が連結されて構成されることによって、メークリンクヒューズＦ３またはＦ４が連結されてもメークリンクヒューズＦ３、Ｆ４を通して電流が流れないようになる。
【００５７】
図４ではＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ５間のノードの信号をラッチして、この信号をインバータＩ６およびＩ７を介して出力することによって、信号ＭＳが発生する場合を示したが、ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３間のノードの信号をラッチして信号ＭＳを発生させることもできる。
【００５８】
そして、上述した実施例の図３及び図４ではＰＭＯＳトランジスタのゲートにメークリンクヒューズＦ３、Ｆ４が連結される構成を示したが、ＮＭＯＳトランジスタのゲートにメークリンクヒューズＦ３、Ｆ４が連結されるように構成する場合もある。
【００５９】
図５は、本発明のメークリンクヒューズ付き半導体装置のリダンダンシー回路の実施例の回路図である。この回路は、ＮＭＯＳトランジスタＮ７１〜Ｎ７ｎ、Ｎ８１〜Ｎ８ｎ、Ｎ９１〜Ｎ９ｎ、メークリンクヒューズＦ５１〜Ｆ５ｎ、インバータＩ８、及びＯＲゲートＯＲ２で構成されている。
【００６０】
図５に示した回路の構成を説明すると次のとおりである。
【００６１】
ＮＭＯＳトランジスタＮ７１〜Ｎ７ｎ各々のドレインは、アドレス入力端子ＤＡ１〜ＤＡｎに各々連結される。ＮＭＯＳトランジスタＮ７１〜Ｎ７ｎの各ゲートには、信号ＭＳが印加される。ＮＭＯＳトランジスタＮ８１〜Ｎ８ｎ各々のドレインはＮＭＯＳトランジスタＮ７１〜Ｎ７ｎ各々のソースに連結されている。ＮＭＯＳトランジスタＮ９１〜Ｎ９ｎ各々のドレインはＮＭＯＳトランジスタＮ８１〜Ｎ８ｎ各々のソースに連結されている。ＮＭＯＳトランジスタＮ９１〜Ｎ９ｎの各々のゲートには、入力された制御信号ＭＳがインバータＩ８を介して入力される。すなわち、インバータＩ８は信号ＭＳを反転して反転制御信号ＭＳＢを発生し、この信号ＭＳＢがＮＭＯＳトランジスタＮ９１〜Ｎ９ｎの各々のゲートに入力される。信号ＭＳＢに連結されて、ＮＭＯＳトランジスタＮ９１〜Ｎ９ｎの各々のソースは、ある供給電圧のノード、たとえば接地電圧のノードに連結されている。メークリンクヒューズＦ５１〜Ｆ５ｎ各々は電源電圧ＶＣＣのノードとＮＭＯＳトランジスタＮ８１〜Ｎ８ｎ各々のゲート間に連結されている。ＯＲゲートＯＲ２は、ＮＭＯＳトランジスタＮ８１〜Ｎ８ｎ各々のソースから出力される信号について論理和をとってリダンダンシーデコーディング信号ＰＲＥを発生する。
【００６２】
以上のとおり、図５に示される半導体装置の回路は、制御信号ＭＳに応答して複数個のデコーディング信号ＤＡ１〜ＤＡｎを伝達するための複数個の第１トランジスタとして機能するＮＭＯＳトランジスタＮ７１〜Ｎ７ｎを有する。また、前記制御信号ＭＳをインバータＩ８で反転してなる反転制御信号ＭＳＢに応答して第１電圧（たとえば、接地電圧）を伝達するための複数個の第２トランジスタとして機能するＮＭＯＳトランジスタＮ９１〜Ｎ９ｎを有する。また、前記複数個の第１トランジスタ及び第２トランジスタ各々の間に連結された複数個の第３トランジスタとして機能するＮＭＯＳトランジスタＮ８１〜Ｎ８ｎを有する。さらに、第２電圧（たとえば、電源電圧）を与える第２電圧ノードと前記複数個の第３トランジスタのゲートとの間に各々連結された複数個の第１メークリンクヒューズＦ５１〜Ｆ５ｎを有する。
【００６３】
図５に示した回路の動作を説明すると次のとおりである。
【００６４】
デコーディングアドレスＤＡ１ＤＡ２．．．ＤＡｎが“００．．．１”であるメモリセルに不良が発生してこれをリペアする必要があると仮定すると、図５に示した回路のメークリンクヒューズＦ５１〜Ｆ５ｎを選択的にプログラムするによってリダンダンシーアドレスデコーディング信号ＰＲＥを発生する。
【００６５】
“００．．．１”であるデコーディングアドレスＤＡ１ＤＡ２．．．ＤＡｎをプログラムするためにメークリンクヒューズＦ５ｎのみ連結して他のメークリンクヒューズＦ５１、Ｆ５２．．．は絶縁された状態に置く。したがって、ＮＭＯＳトランジスタＮ８ｎのゲートにのみ電源電圧が印加されてオンされて、残りのＮＭＯＳトランジスタＮ８１、Ｎ８２．．．のゲートはフローティング状態になる。
【００６６】
ＮＭＯＳトランジスタＮ９１〜Ｎ９ｎは、“ロー”レベルの信号ＭＳＢに応答してオフされて、“００．．．１”のデコーディングアドレスＤＡ１ＤＡ２．．．ＤＡｎが入力されるとＮＭＯＳトランジスタＮ７ｎを通して“ハイ”レベルの信号が伝送される。この結果、ＯＲゲートＯＲ２は“ハイ”レベルのリダンダンシーアドレスデコーディング信号ＰＲＥを発生する。
【００６７】
ところで、図５に示したリダンダンシー回路は、制御信号ＭＳが印加されるＮＭＯＳトランジスタＮ７１〜Ｎ７ｎ各々とＮＭＯＳトランジスタＮ９１〜Ｎ９ｎ各々の間のＮＭＯＳトランジスタＮ８１〜Ｎ８ｎのゲートにメークリンクヒューズＦ５１〜Ｆ５ｎが各々連結されているので、メークリンクヒューズを通して流れる電流を遮断できる。したがって、エレクトロマイグレーションによって連結されたメークリンクヒューズが切れる問題点を防止できる。しかし、図５に示した回路はＮＭＯＳトランジスタＮ８ｎを除く、他のＮＭＯＳトランジスタＮ８１、Ｎ８２、．．．のゲートがフローティング状態になるために誤作動が発生されうるという問題点がある。
【００６８】
図６は、本発明のメークリンクヒューズ付き半導体装置のリダンダンシー回路の他の実施例の回路図であって、図５に示したリダンダンシー回路に第２のメークリンクヒューズとして機能する他のメークリンクヒューズＦ６１〜Ｆ６ｎをさらに備えて構成されている。メークリンクヒューズＦ６１〜Ｆ６ｎはＮＭＯＳトランジスタＮ８１〜Ｎ８ｎ各々のゲートと第１電圧（たとえば、接地電圧）を与えるノードとの間に各々連結されている。
【００６９】
図６に示した回路の動作は、図５に示した回路の動作と同一である。単に、ＮＭＯＳトランジスタＮ８１、Ｎ８２、．．．、Ｎ８ｎのゲートに電源電圧または接地電圧が印加されるように構成されるためにＮＭＯＳトランジスタＮ８１、Ｎ８２、．．．、Ｎ８ｎのゲートがフローティング状態にならないようになる。したがって、図５に示した回路に比べて安定した動作を遂行することができる。
【００７０】
上述した図５及び図６に示した本発明の実施例の半導体装置のリダンダンシー回路によれば、ＮＭＯＳトランジスタＮ７１〜Ｎ７ｎとＮＭＯＳトランジスタＮ９１〜Ｎ９ｎ各々の間のＮＭＯＳトランジスタＮ８１〜Ｎ８ｎのゲートにメークリンクヒューズＦ５１〜Ｆ５ｎ、Ｆ６１〜Ｆ６ｎが各々連結されるようになる。この結果、メークリンクヒューズを通して流れる電流を遮断することができる。したがって、連結されたメークリンクヒューズがエレクトロマイグレーションによって切れるようになる問題点が防止されうる。
【００７１】
前記では本発明の望ましい実施例を参照しながら説明したが、該技術分野の熟練した当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解できる。
【００７２】
【発明の効果】
以上のとおり、本発明のメークリンクヒューズ付き回路及びこれを利用した半導体装置によれば、メークリンクヒューズを通して流れる電流を遮断できるので、エレクトロマイグレーション現象を低減することができ、動作の信頼性を確保することができる。
【００７３】
また、本発明のメークリンクヒューズ付き回路によれば、半導体メモリ装置のような半導体装置内のリダンダンシー回路のようにメークリンクヒューズがボックス状で存在する場合にも利用することができる。
【図面の簡単な説明】
【図１】 従来の半導体装置内に採用されるメークリンクヒューズを用いた回路の実施例の回路図である。
【図２】 従来の半導体装置のリダンダンシー回路のブレイクリンクヒューズを単純にメークリンクヒューズに代えて構成した場合の回路図である。
【図３】 本発明のメークリンクヒューズ付き回路の一実施例の回路図である。
【図４】 本発明のメークリンクヒューズ付き回路の他の実施例の回路図である。
【図５】 本発明のメークリンクヒューズ付き半導体装置のリダンダンシー回路の実施例の回路図である。
【図６】 本発明のメークリンクヒューズ付き半導体装置のリダンダンシー回路の他の実施例の回路図である。
【符号の説明】
Ｐ２…ＰＭＯＳトランジスタ、
Ｐ３…ＰＭＯＳトランジスタ、
Ｎ５…ＮＭＯＳトランジスタ、
Ｎ６…ＮＭＯＳトランジスタ、
ｎ５…第１ノード、
ｎ３…第２ノード。
Claims (10)
- 入力信号に応答してオンされることにより第１電圧を伝達するための第１トランジスタと、
前記入力信号に応答してオンされることにより第２電圧を伝達するための第２トランジスタと、
前記第１トランジスタと前記第２トランジスタとの間に連結されており、ゲートを有する第３トランジスタと、
前記第３トランジスタのゲートと前記第２電圧を与える第２電圧ノードとの間に連結される第１メークリンクヒューズと、
前記第２トランジスタと前記第３トランジスタとの間の第２ノードの信号をラッチするラッチと、を備えており、
前記ラッチの出力信号に基づいて制御信号を発生することを特徴とするメークリンクヒューズ付き回路。 - 前記回路は、
前記第３トランジスタのゲートと前記第１電圧を与える第１電圧ノードとの間に連結される第２メークリンクヒューズをさらに備えることを特徴とする請求項１に記載のメークリンクヒューズ付き回路。 - 前記第１電圧は、電源電圧であって、前記第２電圧は接地電圧であることを特徴とする請求項１に記載のメークリンクヒューズ付き回路。
- 前記第１トランジスタ及び第３トランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項１に記載のメークリンクヒューズ付き回路。
- 前記第２トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１に記載のメークリンクヒューズ付き回路。
- 前記ラッチは、
前記第２ノードの信号を反転するインバータと、
前記インバータの出力信号に応答してオンされることにより前記第２ノードに前記第２電圧を伝達する第４トランジスタと、を備えることを特徴とする請求項１に記載のメークリンクヒューズ付き回路。 - 前記第４トランジスタおよび前記第２トランジスタは、
ＮＭＯＳトランジスタであることを特徴とする請求項６に記載のメークリンクヒューズ付き回路。 - 制御信号に応答して複数個のデコーディング信号を伝達するための複数個の第１トランジスタと、
前記制御信号を反転してなる反転制御信号に応答して第１電圧を伝達するための複数個の第２トランジスタと、
前記複数個の第１トランジスタ及び第２トランジスタ各々の間に連結された複数個の第３トランジスタと、
第２電圧を与える第２電圧ノードと前記複数個の第３トランジスタのゲートとの間に各々連結された複数個の第１メークリンクヒューズと、を備えた回路を備えることを特徴とする半導体装置。 - 前記回路は、前記複数個の第３トランジスタのゲートと前記第１電圧を与える第１電圧ノードとの間に各々連結された複数個の第２メークリンクヒューズをさらに備えることを特徴とする請求項８に記載の半導体装置。
- 前記複数個の第１、第２、及び第３トランジスタ各々は、ＮＭＯＳトランジスタであることを特徴とする請求項８に記載の半導体装置。
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