JP2003318275A

JP2003318275A - 半導体装置

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Publication number: JP2003318275A
Application number: JP2002125483A
Authority: JP
Inventors: Masaru Kawasaki; 賢川崎; Takeshi Hamamoto; 武史濱本; Susumu Tanida; 進谷田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-04-26
Filing date: 2002-04-26
Publication date: 2003-11-07

Abstract

(57)【要約】【課題】定常的な貫通電流の発生を回避し、かつ小面
積のプログラム回路を備えた半導体装置を提供する。【解決手段】プログラム回路１５０において、不揮発
的にプログラムされた情報を示す複数ビットのプログラ
ム信号ＰＳ（１）〜ＰＳ（ｍ）をそれぞれ生成するプロ
グラムユニットＰＵＴ（１）〜ＰＵＴ（ｍ）は、内部ノ
ードＮｄおよびＮｓの間に並列に接続される。各プログ
ラムユニットは、内部ノードＮｄおよびＮｓと対応する
入力ノードとの間にそれぞれ接続されて、プログラム情
報に応じて選択的に切断されるヒューズ素子を有する。
電流制限用のトランジスタ６および８は、接地ノード４
および内部ノードＮｓの間と、電源ノード２および内部
ノード８の間とのそれぞれに、プログラムユニットＰＵ
Ｔ（１）〜ＰＵＴ（ｍ）によって共有されるように配置
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、より特定的には、ヒューズ等のプログラム素子を用
いて、外部から入力されるプログラム情報を不揮発的に
記憶するためのプログラム回路を備える半導体装置に関
する。

【０００２】

【従来の技術】一般的に、半導体装置には、冗長救済、
動作モードの設定、あるいは内部電圧の微調整（トリミ
ング）等に用いるための、外部から予め入力される情報
をヒューズ素子等のプログラム素子を用いて不揮発的に
記憶するプログラム回路が設けられる。以下、本明細書
においては、プログラム素子によって記憶される上記の
情報を「プログラム情報」と称する。

【０００３】図１３は、従来の技術に従うプログラム回
路の第１の構成例を示す回路図である。

【０００４】図１３を参照して、従来の技術に従うプロ
グラム回路１０は、電源電圧Ｖｄｄを供給する電源ノー
ド２および入力ノードＮｉの間に接続されたヒューズ素
子ＦＳと、接地電圧Ｖｓｓを供給する接地ノード４およ
び入力ノードＮｉとの間に電気的に結合された電流制限
トランジスタ６と、入力ノードＮｉの電圧に応じたプロ
グラム信号ＰＳをノードＮｏに生成するための信号生成
回路として動作するインバータＩＶとを含む。図示しな
いが、インバータＩＶは、電源電圧Ｖｄｄおよび接地電
圧Ｖｓｓの供給を受けて動作している。

【０００５】ヒューズ素子ＦＳは、初期状態においては
導通状態であり、外部からのブロー入力等によって非導
通状態に非可逆的に変化する。この結果、ヒューズ素子
ＦＳが導通状態である場合には、入力ノードＮｉは電源
ノード２と電気的に結合され、ヒューズ素子ＦＳが非導
通状態に変化すると、入力ノードＮｉは電源ノード２か
ら電気的に切離される。

【０００６】電流制限トランジスタ６は、たとえばＮ型
ＭＯＳトランジスタで構成され、ゲートに調整可能な制
御電圧Ｖｃｎを受ける。これにより、電流制限トランジ
スタ６の通過電流は、制御電圧Ｖｃｎに応じて調整され
る。一般的に制御電圧Ｖｃｎは、電流制限トランジスタ
６が接地ノード４と入力ノードＮｉとを電気的に結合可
能なレベル以上に設定されなければならないが、貫通電
流を低減するために、電源電圧Ｖｄｄよりはかなり低め
のレベルに設定される。すなわち、電源電圧Ｖｄｄが下
限値まで低下したときにも、さらに若干のばらつきを考
慮しても電流制限トランジスタ６が入力ノードＮｉと接
地ノード４との間を電気的に結合可能なレベルとなるよ
うに、制御電圧Ｖｃｎは設定される。

【０００７】従来の技術に従うプログラム回路１０にお
いては、ヒューズ素子ＦＳが導通状態である場合には、
電流制限トランジスタ６の通過電流が抑えられているた
めに、入力ノードＮｉは電源電圧Ｖｄｄレベルに設定さ
れる。この結果、インバータＩＶによって生成されるプ
ログラム信号ＰＳは、接地電圧Ｖｓｓレベルに設定され
る。なお、以下においてはノードや信号の２値的な高電
圧状態（電源電圧Ｖｄｄレベル）および低電圧状態（接
地電圧Ｖｓｓレベル）を、それぞれ「Ｈレベル」および
「Ｌレベル」とも称することとする。

【０００８】一方、ヒューズ素子ＦＳが外部からのブロ
ー入力によって導通状態から非導通状態へ変化している
場合には、入力ノードＮｉは、電流制限トランジスタ６
によって接地電圧Ｖｓｓレベル（Ｌレベル）に設定され
る。この結果、プログラム信号ＰＳはインバータＩＶに
よってＨレベルに設定される。このように、従来の技術
に従うプログラム回路１０によれば、ヒューズ素子ＦＳ
へのブロー入力の有／無を選択することによって、１ビ
ットのプログラム情報を不揮発的に記憶し、当該プログ
ラム情報に応じたレベルのプログラム信号ＰＳを生成す
ることができる。

【０００９】また、消費電力削減を図るための構成とし
て、プログラム回路の別の構成例も提案されている。

【００１０】図１４は、従来の技術に従うプログラム回
路の第２の構成例を示す回路図である。

【００１１】図１４を参照して、従来の技術に従うプロ
グラム回路１１は、図１３に示した従来の技術のプログ
ラム回路１０と比較して、２個のヒューズ素子ＦＳ０お
よびＦＳ１を有する点で異なる。ヒューズ素子ＦＳ０
は、図１３に示したヒューズ素子ＦＳと同様に，電源ノ
ード２および入力ノードＮｉの間に接続され、ヒューズ
素子ＦＳ１は、入力ノードＮｉおよび電流制限トランジ
スタ６の間に接続される。

【００１２】図１５は、図１４に示した従来の技術のプ
ログラム回路におけるプログラム信号の設定を説明する
回路図である。

【００１３】図１５（ａ）を参照して、プログラム信号
ＰＳをＨレベルにプログラムする場合には、ヒューズ素
子ＦＳ０がブローされて非導通状態に設定されるのに対
して、ヒューズ素子ＦＳ１は導通状態に維持される。こ
の結果、入力ノードＮｉはＬレベルに設定され、インバ
ータＩＶは、プログラム信号ＰＳをＨレベルに設定す
る。

【００１４】図１５（ｂ）を参照して、プログラム信号
ＰＳをＬレベルにプログラムする場合には、図１５
（ａ）の場合とは反対に、ヒューズ素子ＦＳ０が導通状
態に維持される一方で、ヒューズ素子ＦＳ１がブローさ
れて非導通状態に設定される。

【００１５】このように、すなわち、図１４に示した従
来の技術のプログラム回路１１においては、Ｈレベルお
よびＬレベルのいずれのプログラム時においても、ヒュ
ーズ素子ＦＳ０およびＦＳ１の一方が必ずブローされ
る。

【００１６】

【発明が解決しようとする課題】図１３に示した従来の
技術のプログラム回路１０においては、プログラム信号
ＰＳがＬレベルにプログラムされる場合、すなわちプロ
グラム情報がＬレベルである場合には、ヒューズ素子Ｆ
Ｓがブローされないまま残るので、電源ノード２と接地
ノード４との間に貫通電流が生じてしまう。この貫通電
流は、電流制限トランジスタ６の通過電流に相当する
が、プログラム信号ＰＳのノイズ耐性などを考慮する
と、当該通過電流は、比較的大きめにせざるを得ない。

【００１７】また、ヒューズ素子ＦＳの切断不良に関す
るマージンも問題となる。ヒューズ素子ＦＳは、たとえ
ば、上面部に開口部（ウィンドウ）を設けてレーザブロ
ーを入力しやすいようにレイアウトされた金属配線を用
いて構成される。したがって、製造上あるいはブロー上
の問題で、ブロー入力を施したヒューズ素子を完全に切
断できない、切断不良が生じる可能性もある。すなわ
ち、ブローされたヒューズ素子が、ある程度の高抵抗を
有したままで、完全な非導通状態とはならずに切れ残る
可能性も存在している。このような場合でも、ヒューズ
ブロー入力を行なったことにより、プログラム信号ＰＳ
を所定のレベルに設定することができれば、それはヒュ
ーズの切断不良に対するマージンがあるということにな
る。

【００１８】さらに、切断不良の発生時において、切断
不良によるヒューズ素子の切れ残り部分の抵抗と、電流
制限トランジスタ６のチャネル抵抗とが同程度になった
場合には、入力ノードＮｉが中間的な電圧レベルになっ
てしまい、インバータＩＶ内部でさらに貫通電流を生じ
させてしまう危険性がある。

【００１９】このようなプログラム回路は、既に説明し
たように、半導体装置において内部電圧レベル調整に関
する情報をプログラムするためにも用いられる。具体的
には、ウェハプロセスの変動などに対応して、内部電圧
をウェハテスト時に微調整できるように、このようなプ
ログラム回路が備えられる。このように配置されたプロ
グラム回路は、たとえば冗長救済のために用いられたプ
ログラム回路とは異なって、外部からのコマンド入力時
のみならず、スタンバイ動作時等を通じて常にプログラ
ム信号を出力し続ける必要がある。したがって、プログ
ラム回路において貫通電流が定常的に消費すれば、低消
費電力が要求される待機（スタンバイ）時における消費
電力が増加してしまう。

【００２０】さらに、プログラム回路１０においてヒュ
ーズ素子ＦＳを導通状態のままに維持する場合には、電
流制限トランジスタ６のソースおよびドレインに接地電
圧Ｖｓｓおよび電源電圧Ｖｄｄがそれぞれ直接印加され
るため、ラッチアップが生じやすいという問題点もあ
る。

【００２１】これに対して、図１４に示したプログラム
回路１１は、プログラム情報のレベルにかかわらず、ヒ
ューズ素子ＦＳ０およびＦＳ１のいずれか一方が必ずブ
ローされるため、貫通電流の発生は回避される。この結
果、内部電圧レベル調整用等の常時プログラム信号を生
成するプログラム回路として用いても、待機動作時にお
ける消費電力の増大を引起すことがない。

【００２２】しかしながら、プログラム回路１１では、
１ビットのプログラム情報を記憶するために、２個のヒ
ューズ素子と少なくとも１個の電流制限トランジスタを
用いる必要があるため、そのレイアウト面積が増大して
しまう。特に、電流制限トランジスタは、そのチャネル
抵抗を確保するために、そのゲート長をある程度長くせ
ざるを得ず、比較的大きなレイアウト面積を要する。し
たがって、必要とされるプログラム信号ＰＳのビット数
に応じてプログラム回路１１の配置個数が増加すれば、
半導体装置全体の面積が増大してしまうという問題点が
生じる。

【００２３】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、定常
的な貫通電流が生じることがなく、かつレイアウト面積
の小さいプログラム回路を備えた半導体装置を提供する
ことである。

【００２４】

【課題を解決するための手段】この発明に従う半導体装
置は、予め入力されたプログラム情報を不揮発的に記憶
するためのプログラム回路を備える。プログラム回路
は、第１の電圧を供給する第１の電源ノードと第１の内
部ノードとの間、および第２の電圧を供給する第２の電
源ノードと第２の内部ノードと間の少なくとも一方に設
けられ、その通過電流を制限するための電流制限部と、
第１および第２の内部ノードの間に並列に接続される複
数のプログラムユニットとを含む。各プログラムユニッ
トは、第１および第２の内部ノードと入力ノードとの間
にそれぞれ接続され、各々が外部入力に応答して導通状
態から非導通状態に非可逆的に変化可能な第１および第
２のプログラム素子と、入力ノードの電圧に応じて、プ
ログラム情報を示すプログラム信号を生成するための信
号生成部とを有する。各プログラムユニットにおいて、
第１および第２のプログラム素子のうちのプログラム情
報に応じて選択された一方は、非導通状態に設定され
る。

【００２５】好ましくは、電流制限部は、第１の電源ノ
ードおよび第１の内部ノードの間に電気的に結合され
て、ゲートに制御電圧を受ける第１のトランジスタと、
第２の電源ノードおよび第２の内部ノードの間に電気的
に結合されて、ゲートに制御電圧を受ける第２のトラン
ジスタとを有する。

【００２６】この発明の他の構成に従う半導体装置は、
予め入力されたプログラム情報を不揮発的に記憶するた
めのプログラム回路を備える。プログラム回路は、第１
の電圧と電気的に結合された第１の内部ノードおよび第
２の電圧と電気的に結合された第２の内部ノードと間の
に並列に接続される複数のプログラムユニットとを含
む。各プログラムユニットは、第１の内部ノードと入力
ノードとの間に直列に接続され、各々が外部入力に応答
して導通状態から非導通状態に非可逆的に変化可能な複
数の第１のプログラム素子と、第２の内部ノードと入力
ノードとの間に直列に接続され、各々が外部入力に応答
して導通状態から非導通状態に非可逆的に変化可能な複
数の第２のプログラム素子と、入力ノードの電圧に応じ
て、プログラム情報を示すプログラム信号を生成するた
めの信号生成部とを有する。各プログラムユニットにお
いて、複数の第１および第２のプログラム素子のうちの
プログラム情報に応じて選択された一方の各々は、非導
通状態に設定される。

【００２７】好ましくは、プログラム回路は、第１の電
圧を供給する第１の電源ノードと第１の内部ノードとの
間、および第２の電圧を供給する第２の電源ノードと第
２の内部ノードとの間の少なくとも一方に設けられ、そ
の通過電流を制限するための電流制限部をさらに含む。

【００２８】また好ましくは、プログラム回路は、第１
および第２のノード間に接続される予備プログラムユニ
ットをさらに含み、予備プログラムユニットは、各プロ
グラムユニットと同様の構成を有するとともに、第１お
よび第２の内部ノード間を電気的に切離すための遮断部
分を有するように設計される。

【００２９】さらに好ましくは、予備プログラムユニッ
トを使用する必要が生じた場合には、遮断部分が非形成
とされるように設計変更がなされ、設計変更された予備
プログラムユニットにおいては、第１および第２の内部
ノードの一方と内部ノードとの間が、外部入力に応答し
て選択的に電気的に切離される。

【００３０】あるいは好ましくは、各第１のプログラム
素子および各第２のプログラム素子は、アレイ状に配置
されたヒューズ素子を用いて構成され、各第１のプログ
ラム素子および各第２のプログラム素子は、外部入力を
受けるために設けられた第１および第２のウィンドウ内
にそれぞれ配置される。

【００３１】また好ましくは、半導体装置は、内部回路
で用いられる内部電圧の設定レベルを示す基準電圧を発
生する基準電圧発生回路と、基準電圧に基づいて、内部
電圧を制御するための内部電源回路とをさらに備え、基
準電圧発生回路は、プログラム回路からのプログラム信
号に応じて基準電圧を設定する。

【００３２】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は同一または相当する部分を示すもの
とする。

【００３３】［実施の形態１］図１は、本発明の実施の
形態１に従うプログラム回路を備えた半導体装置の全体
構成を示すブロック図である。

【００３４】図１を参照して、本発明の実施の形態に従
う半導体装置１は、内部回路として設けられた複数のメ
モリセルブロック１００と、メモリセルブロック１００
で用いられる内部電圧Ｖｉｎｔを生成するための内部電
圧発生回路１０５と、内部電圧Ｖｉｎｔの基準値に相当
する基準電圧Ｖｒｅｆを生成するための基準電圧発生回
路１１０と、基準電圧Ｖｒｅｆを調整するための情報を
予め記憶するためのプログラム回路１５０とを備える。
基準電圧発生回路１１０は、プログラム回路１５０から
のプログラム信号ＰＳに応じて基準電圧Ｖｒｅｆのレベ
ルを調整する。内部電圧発生回路１０５は、基準電圧配
線１１１によって伝達される基準電圧Ｖｒｅｆに基づい
て、内部電圧Ｖｉｎｔを制御する。

【００３５】たとえば、半導体装置１がダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）であるときには、内
部電圧Ｖｉｎｔは、センスアンプ動作電圧，セルプレー
ト電圧，ワード線活性化用昇圧電圧等の複数の異なるレ
ベルの電圧を総称するものである。

【００３６】したがって、このような内部電圧Ｖｉｎｔ
のレベルは、ウェハプロセスの変動などに対応するため
に、ウェハレベルテストの結果を反映して微調整する必
要がある。このような微調整は、基準電圧Ｖｒｅｆに関
するプログラム情報を、プログラム回路１５０に対して
外部入力（たとえばヒューズブロー）によってプログラ
ムすることによって行なわれる。

【００３７】図２は、基準電圧発生回路１１０の構成例
を示す回路図である。図２を参照して、基準電圧発生回
路１１０は、ローパスフィルタ１１５と、定電流供給部
１２０と、基準電圧調整部１３０とを有する。

【００３８】ローパスフィルタ１１５は、電源電圧Ｖｄ
ｄを伝達するための電源配線１１２に対して直列に接続
された抵抗素子１１６と、電源配線１１２と接地電圧Ｖ
ｓｓとの間の接続されたキャパシタ１１７とを有する。
ローパスフィルタ１１５は、抵抗素子１１６およびキャ
パシタ１１７によって形成されるＲ−Ｃフィルタによっ
て、電源電圧Ｖｄｄの高周波成分を除去する。

【００３９】定電流供給部１２０は、抵抗素子１２１
と、Ｐ型ＭＯＳトランジスタ１２２〜１２４と、Ｎ型ト
ランジスタ１２６，１２８とを有する。抵抗素子１２１
およびトランジスタ１２２は、電源配線１１２およびノ
ードＮ１の間に直列に接続される。トランジスタ１２３
は、電源配線１１２およびノードＮ２の間に接続され
る。トランジスタ１２４は、電源配線１１２と基準電圧
配線１１１との間に接続される。トランジスタ１２２〜
１２４は、各ゲートが共通にノードＮ２と接続される。
トランジスタ１２６は、ノードＮ１および接地電圧Ｖｓ
ｓの間に接続され、トランジスタ１２８は、ノードＮ２
および接地電圧Ｖｓｓの間に接続される。トランジスタ
１２６および１２８の各ゲートはノードＮ１と接続され
る。さらにノードＮ１には制御電圧Ｖｃが入力される。

【００４０】定電流供給部１２０内に生成されるカレン
トミラーによって、制御電圧Ｖｃに応じた一定電流Ｉｃ
が、トランジスタ１２２〜１２４の各々を流れる。

【００４１】基準電圧調整部１３０は、基準電圧配線１
１１および接地電圧Ｖｓｓの間に接続され、プログラム
回路１５０からのプログラム信号ＰＳに応じて調整され
る電気抵抗を有する。したがって、基準電圧配線１１１
に生成される基準電圧Ｖｒｅｆは、一定電流Ｉｃと基準
電圧調整部１３０の電気抵抗との積に応じて変化する。

【００４２】図３は、基準電圧調整部１３０の構成を示
す回路図である。図３を参照して、基準電圧調整部１３
０は、抵抗負荷部１３１および抵抗調整部１３２とを有
する。抵抗負荷部１３１は、基準電圧Ｖｒｅｆが伝達さ
れる基準電圧配線１１１および接地電圧Ｖｓｓの間に直
列接続された、抵抗トランジスタＲＴ（１）〜ＲＴ
（ｍ）およびＲＴＦを有する。ここで、ｍは自然数とす
る。抵抗トランジスタＲＴ（１）〜ＲＴ（ｍ）およびＲ
ＴＦの各々はＰ型ＭＯＳトランジスタで構成され、各ゲ
ートは接地電圧Ｖｓｓと結合される。

【００４３】抵抗調整部１３２は、抵抗負荷部１３１に
設けられた抵抗トランジスタＲＴ（１）〜ＲＴ（ｍ）に
それぞれ対応して設けられた、バイパス用のトランジス
タＢＮＴ（１），ＢＰＴ（１）〜ＢＮＴ（ｍ），ＢＰＴ
（ｍ）を含む。バイパストランジスタＢＮＴ（１）〜Ｂ
ＮＴ（ｍ）は、Ｎ型ＭＯＳトランジスタで構成され、ゲ
ートにプログラム回路１５０からのプログラム信号ＰＳ
（１）〜ＰＳ（ｍ）をそれぞれ受ける。これに対して、
バイパストランジスタＢＰＴ（１）〜ＢＰＴ（ｍ）は、
Ｐ型ＭＯＳトランジスタで構成され、反転されたプログ
ラム信号ＺＰＳ（１）〜ＺＰＳ（ｍ）をそれぞれのゲー
トに受ける。すなわち、図１に示したプログラム信号Ｐ
Ｓは、ｍビットのプログラム信号ＰＳ（１）〜ＰＳ
（ｍ）を総称したものである。

【００４４】抵抗負荷部１３１内のトランジスタＲＴ
（１）〜ＲＴ（ｍ），ＲＴＦのそれぞれのチャネル抵抗
は、バイパストランジスタＢＮＴ（１）〜ＢＮＴ
（ｍ），ＢＰＴ（１）〜ＢＰＴ（ｍ）の各々のチャネル
抵抗よりも大きく設計される。このようなチャネル抵抗
の設定は、たとえば各トランジスタにおけるゲート長と
ゲート幅との比によって調整することができる。

【００４５】したがって、抵抗トランジスタＲＴ（１）
〜ＲＴ（ｍ）は、プログラム信号ＰＳの対応するビット
がＨレベルに設定されると、対応するバイパストランジ
スタによってバイパスされる。この結果、外部入力によ
って不揮発的に設定可能なプログラム信号ＰＳ（１）〜
ＰＳ（ｍ）に応じて、基準電圧調整部１３０によって基
準電圧配線１１１および接地電圧Ｖｓｓの間に形成され
る抵抗値が変化する。

【００４６】基準電圧Ｖｒｅｆは、一定電流Ｉｃおよび
上記した基準電圧調整部１３０による抵抗値の積に応じ
て設定されるので、たとえば、トランジスタＲＴ（１）
〜ＲＴ（ｍ）のチャネル抵抗を２倍ずつ段階的に設定す
れば、すなわちトランジスタＲＴ（１）〜ＲＴ（ｍ）の
チャネル抵抗をそれぞれＲ１〜Ｒｍで示せば、Ｒ１＝２
・Ｒ２＝２・Ｒ３＝…＝Ｒｍのように設定すれば、プロ
グラム信号のそれぞれのビットＰＳ（１）〜ＰＳ（ｍ）
に応じて、基準電圧Ｖｒｅｆについて２^m段階の微調整
を実行することが可能である。

【００４７】次に、実施の形態１に従うプログラム回路
１５０の構成について詳細に説明する。

【００４８】図４は、実施の形態１に従うプログラム回
路１５０の構成を示す回路図である。

【００４９】図４を参照して、実施の形態１に従うプロ
グラム回路１５０は、接地ノード４と内部ノードＮｓの
間に接続された電流制限トランジスタ６と、電源ノード
２と内部ノードＮｄの間に接続された電流制限トランジ
スタ８とを有する。電流制限トランジスタ６および８の
ゲートには、それぞれの通過電流を制御するための制御
電圧ＶｃｎおよびＶｃｐが入力される。すなわち、内部
ノードＮｄは電流制限トランジスタ８を介して電源電圧
Ｖｄｄと電気的に結合され、内部ノードＮｓは電流制限
トランジスタ６を介して接地電圧Ｖｓｓと電気的に結合
される。

【００５０】プログラム回路１５０は、さらに、内部ノ
ードＮｄおよびＮｓの間に並列に接続されたプログラム
ユニットＰＵＴ（１）〜ＰＵＴ（ｍ）をさらに有する。
すなわち、プログラムユニットＰＵＴ（１）〜ＰＵＴ
（ｍ）によって、電流制限トランジスタ６および８は共
有されている。プログラムユニットＰＵＴ（１）〜ＰＵ
Ｔ（ｍ）は、プログラム信号ＰＳ（１）〜ＰＳ（ｍ）を
それぞれ出力する。プログラムユニットＰＵＴ（１）〜
ＰＵＴ（ｍ）の各々の構成は同様であるので、プログラ
ムユニットＰＵＴ（１）の構成について代表的に説明す
る。

【００５１】プログラムユニットＰＵＴ（１）は、内部
ノードＮｄおよび入力ノードＮｉ（１）の間に接続され
たヒューズ素子ＦＳ０と、内部ノードＮｓおよび入力ノ
ードＮｉ（１）の間に接続されたヒューズ素子ＦＳ１
と、入力ノードＮｉ（１）の電圧レベルに基づいてプロ
グラム信号ＰＳ（１）を生成するための信号発生回路と
して動作するインバータＩＶ（１）とを有する。インバ
ータＩＶ（１）は、電源電圧ＶｄｄおよびＶｓｓの供給
を受けて動作する。ヒューズ素子ＦＳ０およびＦＳ１
は、外部入力に応答して、導通状態から非導通状態へと
非可逆的に変化するプログラム素子の代表例として示さ
れる。

【００５２】図５は、図４に示したプログラム回路にお
けるヒューズ素子のブロー方式を説明する回路図であ
る。なお、以下においては、プログラムユニットＰＵＴ
（１）〜ＰＵＴ（ｍ）を総称してプログラムユニットＰ
ＵＴとも称する。

【００５３】図５を参照して、実施の形態１に従うプロ
グラム回路１５０においては、各プログラムユニットＰ
ＵＴにおいて、ヒューズ素子ＦＳ０およびＦＳ１のいず
れか一方が、１ビットのプログラム情報に応じて選択的
に外部入力によってブローされて、導通状態から非導通
状態に変化する。

【００５４】図５には、一例として、プログラム信号Ｐ
Ｓ（１）、ＰＳ（２）、ＰＳ（３）およびＰＳ（４）
が、Ｈレベル、Ｈレベル、ＬレベルおよびＨレベルにそ
れぞれプログラムされる場合が示されている。Ｈレベル
へプログラムされるプログラムユニットＰＵＴ（１）、
ＰＵＴ（２）およびＰＵＴ（４）では、ヒューズ素子Ｆ
Ｓ０がブローされて非導通状態に設定され、ヒューズ素
子ＦＳ１は導通状態に維持される。

【００５５】これに対して、Ｌレベルにプログラムされ
るプログラムユニットＰＵＴ（３）では、ヒューズ素子
ＦＳ０が導通状態に維持される一方で、ヒューズ素子Ｆ
Ｓ１がブローされて非導通状態に設定される。

【００５６】以上説明したように、実施の形態１に従う
プログラム回路１５０においては、一般的にヒューズ素
子よりも大きなレイアウト面積を占める電流制限トラン
ジスタ６および８を、複数のプログラムユニットＰＵＴ
（１）〜ＰＵＴ（ｍ）によって共有することができる。
したがって、複数ビットのプログラム信号を生成するプ
ログラム回路１５０の面積を削減できる。

【００５７】また、電源電圧Ｖｄｄ側および接地電圧Ｖ
ｓｓ側の各々に対して、電流制限トランジスタ６および
８を設けることにより、ヒューズ素子ＦＳ０およびＦＳ
１の切断不良に対するマージンを確保することができ
る。すなわち、ヒューズ素子ＦＳ０およびＦＳ１のブロ
ーが不完全で、ある程度の電気抵抗が残存した場合にお
いても、入力ノードＮｉ（１）〜Ｎｉ（ｍ）の各々を、
電源電圧ＶｄｄおよびＶｓｓのいずれかに設定すること
ができる。この結果、ヒューズ素子ＦＳ０およびＦＳ１
を通過する貫通電流のみならず、信号発生回路として動
作するインバータＩＶ（１）〜ＩＶ（ｍ）の内部での貫
通電流の発生についても防止することができる。

【００５８】なお、ヒューズ素子ＦＳ０およびＦＳ１の
切断不良に対するマージンを確保するためには、図４に
示したように電流制限トランジスタ６および８の両方を
配置することが望ましいが、プログラム回路１５０の面
積削減を優先的に指向する必要がある場合には、図６お
よび図７にそれぞれ示された回路構成例のように、電流
制限トランジスタ６および８について、いずれか一方の
配置を省略することも可能である。このような構成とし
ても、実施の形態１と同様に、複数ビットを記憶するプ
ログラム回路１５０の面積削減と、ヒューズ素子ＦＳ０
およびＦＳ１を介して流れる貫通電流の発生を抑制との
両方を図ることができる。

【００５９】［実施の形態２］図８は、実施の形態２に
従うプログラム回路の構成を示す回路図である。

【００６０】図８を参照して、実施の形態２に従うプロ
グラム回路１５０♯は、図４に示した実施の形態１に従
うプログラム回路１５０と比較して、電源ノード２と内
部ノードＮｄとの間における電流制限トランジスタ８の
配置が省略される点と、プログラムユニットＰＵＴ
（１）〜ＰＵＴ（ｍ）に代えて、プログラムユニットＰ
ＵＴ♯（１）〜ＰＵＴ♯（ｍ）を備える点とで異なる。

【００６１】なお、以下においてはプログラムユニット
ＰＵＴ♯（１）〜ＰＵＴ♯（ｍ）を総称してプログラム
ユニットＰＵＴ♯とも称し、入力ノードＮｉ（１）〜Ｎ
ｉ（ｍ）を総称して入力ノードＮｉとも称し、インバー
タＩＶ（１）〜ＩＶ（ｍ）を総称してインバータＩＶと
も称することとする。

【００６２】プログラムユニットＰＵＴ♯は、図４に示
されたプログラムユニットＰＵＴと比較して、内部ノー
ドＮｄおよびＮｓと対応する入力ノードＮｉとの間に複
数個ずつのヒューズ素子が配置される点で異なる。たと
えば、図８に示した構成においては、各プログラムユニ
ットＰＵＴ♯において、内部ノードＮｄおよび入力ノー
ドＮｉの間に２個のヒューズ素子ＦＳ０ａ，ＦＳ０ｂが
配置され、内部ノードＮｓおよび入力ノードＮｉの間に
２個のヒューズ素子ＦＳ１ａ，ＦＳ１ｂが設けられてい
る。

【００６３】各プログラムユニットＰＵＴ♯において、
対応するプログラム信号ＰＳをＨレベルにプログラムす
る場合には、ヒューズ素子ＦＳ０ａおよびＦＳ０ｂが導
通状態（初期状態）に維持される一方で、ヒューズ素子
ＦＳ１ａおよびＦＳ１ｂの両方は、ヒューズブローを施
されて切断状態へ設定される。これに対して、プログラ
ム信号ＰＳをＬレベルにプログラムする場合には、ヒュ
ーズ素子ＦＳ１ａおよびＦＳ１ｂが導通状態（初期状
態）に維持される一方で、ヒューズ素子ＦＳ０ａおよび
ＦＳ０ｂの両方は、ヒューズブローを施されて切断状態
へ設定される。

【００６４】所望の１ビット情報をプログラムするため
には、内部ノードＮｄおよびＮｓの一方と入力ノードＮ
ｉとの間を電気的に遮断すればよいため、これらのノー
ド間に接続された複数個ずつ（２個ずつ）のヒューズ素
子のいずれか１つが完全に切断されれば、貫通電流を発
生させることなく所望のプログラム情報を記憶させるこ
とができる。言い換えれば、プログラム回路１５０♯に
おいては、プログラム不良および貫通電流の発生は、ノ
ード間に設けられた複数個（２個）のヒューズ素子のす
べてにおいて切断不良が生じた場合に初めて発生するこ
とになる。

【００６５】ヒューズ素子の切断不良は、回路の微細化
を進めて、ヒューズピッチを小さくした場合に、特に開
発初期において発生しやすくなる。本発明に従うプログ
ラム回路は、上述したように内部電圧の発生回路等に適
用されるため、このようなヒューズ素子の切断不良が発
生しやすい傾向にある開発初期段階においても、半導体
装置全体の動作を保証しなければならない。したがっ
て、特にこのように設けられたプログラム回路について
は、プログラムの信頼性を確保する必要がある。

【００６６】実施の形態２に従うプログラム回路１５０
♯においては、各プログラムユニットＰＵＴにおいて、
内部ノードＮｄおよびＮｓと入力ノードＮｉとの間に複
数個ずつのヒューズ素子を設けることによって、ヒュー
ズ素子の切断不良に起因するプログラム不良および貫通
電流の発生をより確実に防止することができる。

【００６７】さらに、図８に示されるように、プログラ
ム回路１５０♯は、内部ノードＮｄおよびＮｓの間に、
複数のプログラムユニットＰＵＴ♯と並列に接続される
予備プログラムユニット１６０をさらに含む。予備プロ
グラムユニット１６０は、プログラムユニットＰＵＴ♯
と同様の構成を有している。予備プログラムユニット１
６０は、プログラム信号のビット数が設計段階に想定さ
れたビット数（ｍビット）よりも多く必要になってしま
ったときに、大きな設計変更を伴うことなく当該ビット
数を増やすために設けられる。

【００６８】具体的には、当初の設計段階においては、
ヒューズ素子を形成するためのマスクを、予備プログラ
ムユニット１６０内においてもヒューズ素子ＦＳ０ａ，
ＦＳ０ｂ，ＦＳ１ａ，ＦＳ１ｂを同様に形成し、さら
に、予備プログラムユニット１６０の内部において、内
部ノードＮｄおよびＮｓの間の電流経路を遮断するため
の構成を有するように設計する。このような遮断部分
は、たとえば図８に示されるように、予備プログラムユ
ニット１６０内部において一部のヒューズ素子（図８の
例ではＦＳ１ａ，ＦＳ１ｂ）を非形成とするようなマス
クパターンを設計すればよい。当該遮断部分を設けるこ
とにより、実際には不使用とされる予備プログラムユニ
ット１６０について、無用な貫通電流が生じない。

【００６９】このような設計に従って作製されたプログ
ラム回路１５０♯を用いて試作品の評価等を行ない、プ
ログラム信号ＰＳが当所の設計段階よりも多いビット数
を要することになった場合には、ヒューズ素子作成用の
マスクパターンを変更する。すなわち、予備プログラム
ユニット１６０においても、他のプログラムユニットＰ
ＵＴ♯と同様に必要なヒューズ素子のすべてが形成され
るように設計変更を行なう。

【００７０】この結果、上述の設計変更後においては、
予備プログラムユニット１６０に対しても、正規のプロ
グラムユニットＰＵＴ♯と同様のヒューズブローを実行
して、プログラム情報を不揮発的に記憶させことができ
る。このような構成とすることにより、マスクパターン
の切換のみによって使用可能な状態に設定できる予備プ
ログラムユニットを半導体装置上に形成することが可能
となる。

【００７１】なお、このような予備プログラムユニット
１６０は、実施の形態１に従う構成においても同様に、
図２に示されたプログラムユニットＰＵＴと同様の構成
を有するように設けることが可能である。

【００７２】次に、プログラム回路のレイアウト配置に
ついて具体例を説明する。図９は、図８に示したプログ
ラム回路１５０♯の平面レイアウト図である。

【００７３】図９を参照して、プログラム回路１５０♯
を構成するプログラムユニットＰＵＴ♯の各々を構成す
る回路素子は、Ｘ方向に沿って連続的に配置される。さ
らに、プログラムユニットＰＵＴ♯（１）〜ＰＵＴ♯
（ｍ）は、Ｙ方向に沿って連続的に配置されている。す
なわち、ヒューズ素子を始めとする、プログラム回路１
５０♯の構成素子は、行列状に配列されてアレイ状に配
置される。

【００７４】プログラムユニットＰＵＴ♯（１）〜ＰＵ
Ｔ♯（ｍ）の各々は同様にレイアウトされているので、
プログラムユニットＰＵＴ♯（１）の構成について代表
的に説明する。

【００７５】プログラムユニットＰＵＴ♯（１）を構成
するヒューズ素子ＦＳ１ａおよびＦＳ１ｂは、電流制限
トランジスタ６のドレイン領域６ｄと接続された金属配
線２００および、入力ノードＮｉ（１）に相当する金属
配線２０４の間に直列に接続される。他のプログラムユ
ニットに対応するヒューズ素子ＦＳ１ａおよびＦＳ１ｂ
も同様に配置される。さらに、プログラムユニットＰＵ
Ｔ♯（１）〜ＰＵＴ♯（ｍ）のそれぞれに対応して配置
されるヒューズ素子ＦＳ１ａ，ＦＳ１ｂの全体をカバー
するように、たとえばポリイミドコートの開口部として
設けられたウィンドウ２１０が設けられる。

【００７６】図１０は、ヒューズ素子の配置を示す構造
図である。図１０は、図９におけるＰ−Ｑ断面図に相当
する。

【００７７】図１０（ａ）を参照して、ヒューズ素子Ｆ
Ｓ１ａ，ＦＳ１ｂとして設けられた金属配線層は、ウィ
ンドウ２１０から入力されるレーザ光照射によって切断
可能である。さらに下層に設けられた金属配線２００，
２０４等によって、これらのヒューズ素子ＦＳ１ａおよ
びＦＳ１ｂは、電流制限トランジスタ６のドレイン領域
６ｄと、入力ノードＮｉ（１）との間に直列に接続され
ている。

【００７８】図１０（ｂ）に示されるように、レーザ光
照射によって、ヒューズ素子ＦＳ１ａおよびＦＳ１ｂを
それぞれ形成する金属配線が切断（ブロー）されると、
これらのヒューズ素子は非導通状態となって、電流制限
トランジスタのドレイン領域６ｄと入力ノードＮｉ
（１）との間は電気的に切離される。

【００７９】再び図９を参照して、インバータＩＶ
（１）は、Ｎ型ＭＯＳトランジスタＮＴ１およびＰ型Ｍ
ＯＳトランジスタＰＴ１から構成される。トランジスタ
ＰＴ１は、ｎ型ウェル２０２上に形成されている。図９
において、ｎ型ウェル２０２以外の領域は、Ｐ型基板上
に形成されているものとする。

【００８０】トランジスタＮＴ１およびＰＴ１の各ゲー
トは、Ｘ方向に延在して設けられたゲート配線２０５に
よって、入力ノードＮｉ（１）に相当する金属配線２０
４と電気的に結合される。さらに、トランジスタＮＴ１
のソース領域は、電流制限トランジスタ６のソース領域
６ｓとともに接地ノード４と電気的に結合される。トラ
ンジスタＰＴ１のソース領域は、電源ノード２と電気的
に結合される。トランジスタＮＴ１およびＰＴ１のドレ
イン領域は互いに電気的に結合されて、プログラム信号
ＰＳ（１）が出力される出力ノードＮｏを形成してい
る。入力ノードＮｉ（１）と電気的に結合されたトラン
ジスタＮＴ１およびＰＴ２のゲート配線２０５は、金属
配線２０６とさらに接続される。

【００８１】プログラムユニットＰＵＴ♯（１）を構成
するヒューズ素子ＦＳ０ａおよびＦＳ０ｂは、金属配線
２０６および電源ノード２と接続された金属配線２０８
の間に直列に接続される。ヒューズ素子ＦＳ０ａ，ＦＳ
０ｂについても、図１０で説明したように、ヒューズ素
子ＦＳ１ａ，ＦＳ１ｂと同様に配置される。他のプログ
ラムユニットに対応するヒューズ素子ＦＳ０ａおよびＦ
Ｓ０ｂも同様に配置される。さらに、プログラムユニッ
トＰＵＴ♯（１）〜ＰＵＴ♯（ｍ）のそれぞれに対応し
て配置されるヒューズ素子ＦＳ０ａ，ＦＳ０ｂの全体を
少なくともカバーするように、ウィンドウ２１０と同様
に設けられたウィンドウ２１５が設けられる。

【００８２】このように、プログラムユニットＰＵＴ♯
（１）〜ＰＵＴ♯（ｍ）を構成するヒューズ素子ＦＳ０
ａ，ＦＳ０ｂの全体およびＦＳ１ａ，ＦＳ１ｂの全体
は、ウィンドウ２１０および２１５によってそれぞれカ
バーされて、外部からのブロー入力（レーザ光）を受け
ることができる。

【００８３】さらに、プログラム回路１５０♯を複数個
設ける場合がある場合には、金属配線２０８に対して対
称なレイアウト配置で、各回路素子を配置すればよい。
このような構成とすることにより、プログラム回路１５
０♯について、回路素子をアレイ状に効率的に配置して
小レイアウト面積で形成することが可能となる。また、
実施の形態１に従うプログラム回路についても、ヒュー
ズ素子の配置個数のみを変更して、同様のレイアウトに
従って配置することが可能である。

【００８４】なお、実施の形態２に従うプログラム回路
１５０♯については、ヒューズ素子の切断不良に対する
マージンが確保されているので、図１１に示す構成例の
ように、電流制限トランジスタ６および８の両方の配置
を省略してもよい。この場合には、プログラム回路の小
面積化をさらに図ることができる。

【００８５】また、図１２に示すように、電流制限トラ
ンジスタを、接地電圧Ｖｓｓ側ではなく、電源電圧Ｖｄ
ｄ側にのみ配置する構成としてもよい。すなわち、図１
２に従う構成においては、図９における電流制限トラン
ジスタ６に代えて、電源ノード２と内部ノードＮｄとの
間に接続された電流制限トランジスタ８が設けられる。
このような構成としても、図９に示したプログラム回路
１５０♯と同様の効果を得ることができる。

【００８６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００８７】

【発明の効果】請求項１に記載の半導体装置は、プログ
ラム回路において、複数のプログラム信号をそれぞれ生
成するための複数のプログラムユニットが電流制限トラ
ンジスタを共有できるので、第１および第２のプログラ
ム素子を介して流れる貫通電流を防止するとともに複数
ビットを記憶するプログラム回路の小面積化を図ること
ができる。

【００８８】請求項２に従う半導体装置は、第１および
第２の内部ノードの各々に対応して電流制限のためのト
ランジスタを備えるので、プログラム素子の切断不良に
起因して入力ノードが中間的な電圧状態に設定されるこ
とをより確実に回避することができる。この結果、信号
生成部内部における貫通電流の発生を防止することがで
きるので、請求項１に記載の半導体装置が奏する効果に
加えて、より確実に消費電流の増大を防止することがで
きる。

【００８９】請求項３に記載の半導体装置は、プログラ
ム回路において、複数のプログラム信号をそれぞれ生成
するための複数のプログラムユニットが電流制限トラン
ジスタを共有できるとともに、電源ノードと各プログラ
ムユニットの内部ノードとの間に複数個ずつのプログラ
ム素子が配置される。したがって、プログラム素子の切
断不良に起因する貫通電流の発生を防止するとともに、
複数ビットを記憶するプログラム回路の小面積化を図る
ことができる。

【００９０】請求項４に記載の半導体装置は、電源ノー
ドの一方と各プログラムユニットの入力ノードとの間に
電流制限部を設けるので、請求項３に記載の半導体装置
が奏する効果に加えて、プログラムの切断不良に対する
マージンをさらに高めることができる。

【００９１】請求項５および６に記載の半導体装置は、
請求項１または３に記載の半導体装置が奏する効果に加
えて、マスクパターンの変更のみによって使用可能な状
態とすることができる予備的なプログラムユニットを具
備することができる。

【００９２】請求項７に記載の半導体装置は、請求項１
または３に記載の半導体装置が奏する効果に加えて、プ
ログラム回路の構成素子を効率的かつ小面積で配置する
ことが可能である。

【００９３】請求項８記載の半導体装置は、請求項１ま
たは３に記載のプログラム回路を用いて内部回路用の内
部電圧を生成することができるので、待機動作時におけ
る消費電力を増大させることなく内部電圧を安定的に調
整することが可能である。

【図面の簡単な説明】

【図１】本発明の実施の形態１に従うプログラム回路
を備えた半導体装置の全体構成を示すブロック図であ
る。

【図２】図１に示された基準電圧発生回路の構成例を
示す回路図である。

【図３】図２に示された基準電圧調整部の構成を示す
回路図である。

【図４】実施の形態１に従うプログラム回路の構成を
示す回路図である。

【図５】図４に示したプログラム回路におけるヒュー
ズ素子のブロー方式を説明する回路図である。

【図６】実施の形態１に従うプログラム回路の他の構
成例を示す回路図である。

【図７】実施の形態１に従うプログラム回路のさらに
他の構成例を示す回路図である。

【図８】実施の形態２に従うプログラム回路の構成を
示す回路図である。

【図９】図９に示したプログラム回路の平面レイアウ
ト図である。

【図１０】ヒューズ素子の配置を示す構造図である。

【図１１】実施の形態２に従うプログラム回路の他の
構成例を示す回路図である。

【図１２】実施の形態２に従うプログラム回路のさら
に他の構成例を示す回路図である。

【図１３】従来の技術に従うプログラム回路の第１の
構成例を示す回路図である。

【図１４】従来の技術に従うプログラム回路の第２の
構成例を示す回路図である。

【図１５】図１４に示した従来の技術のプログラム回
路におけるプログラム信号の設定を説明する回路図であ
る。

【符号の説明】

１半導体装置、２電源ノード、４接地ノード、
６，８電流制限トランジスタ、１００メモリセルブ
ロック、１０５内部電圧発生回路、１１０基準電圧
発生回路、１２０定電流供給部、１３０基準電圧調
整部、１５０，１５０＃プログラム回路、１６０予
備プログラムユニット、２１０，２１５ウィンドウ、Ｂ
ＮＴ（１）〜ＢＮＴ（ｍ），ＢＰＴ（１）〜ＢＰＴ
（ｍ）バイパストランジスタ、ＦＳ０ａ，ＦＳ０ｂ，
ＦＳ１ａ，ＦＳ１ｂヒューズ素子、ＩＶ（１）〜ＩＶ
（ｍ）インバータ、Ｎｄ，Ｎｓ内部ノード、Ｎｉ
（１）〜Ｎｉ（ｍ）入力ノード、ＰＳ（１）〜ＰＳ
（ｍ）プログラム信号、ＰＵＴ（１）〜ＰＵＴ
（ｍ），ＰＵＴ＃（１）〜ＰＵＴ＃（ｍ）プログラム
ユニット、ＲＴ（１）〜ＲＴ（ｍ）抵抗トランジス
タ、Ｖｄｄ電源電圧、Ｖｉｎｔ内部電圧、Ｖｒｅｆ
基準電圧、Ｖｓｓ接地電圧、ＺＰＳ（１）〜ＺＰＳ
（ｍ）プログラム信号（反転）。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/04 Ｆ (72)発明者谷田進東京都千代田区丸の内二丁目２番３号三菱電機株式会社内Ｆターム(参考） 5F038 AZ03 BB01 BB07 CA03 CA06 CD02 CD03 DF01 DF05 DF08 DF17 EZ20 5F064 DD12 DD15 DD19 DD26 EE52 FF08 FF27 FF42 5J042 BA12 CA03 CA08 CA20 CA27 DA00 5L106 CC03 CC04 CC12 CC13 GG07

Claims

【特許請求の範囲】

【請求項１】予め入力されたプログラム情報を不揮発
的に記憶するためのプログラム回路を備え、前記プログラム回路は、第１の電圧を供給する第１の電源ノードと第１の内部ノ
ードとの間、および第２の電圧を供給する第２の電源ノ
ードと第２の内部ノードと間の少なくとも一方に設けら
れ、その通過電流を制限するための電流制限部と、前記第１および第２の内部ノードの間に並列に接続され
る複数のプログラムユニットとを含み、各前記プログラムユニットは、前記第１および第２の内部ノードと入力ノードとの間に
それぞれ接続され、各々が外部入力に応答して導通状態
から非導通状態に非可逆的に変化可能な第１および第２
のプログラム素子と、前記入力ノードの電圧に応じて、前記プログラム情報を
示すプログラム信号を生成するための信号生成部とを有
し、各前記プログラムユニットにおいて、前記第１および第
２のプログラム素子のうちの前記プログラム情報に応じ
て選択された一方は、前記非導通状態に設定される、半
導体装置。
【請求項２】前記電流制限部は、前記第１の電源ノードおよび第１の内部ノードの間に電
気的に結合されて、ゲートに制御電圧を受ける第１のト
ランジスタと、前記第２の電源ノードおよび第２の内部ノードの間に電
気的に結合されて、ゲートに制御電圧を受ける第２のト
ランジスタとを有する、請求項１に記載の半導体装置。
【請求項３】予め入力されたプログラム情報を不揮発
的に記憶するためのプログラム回路を備え、前記プログラム回路は、第１の電圧と電気的に結合された第１の内部ノードおよ
び第２の電圧と電気的に結合された第２の内部ノードと
間のに並列に接続される複数のプログラムユニットとを
含み、各前記プログラムユニットは、前記第１の内部ノードと入力ノードとの間に直列に接続
され、各々が外部入力に応答して導通状態から非導通状
態に非可逆的に変化可能な複数の第１のプログラム素子
と、前記第２の内部ノードと前記入力ノードとの間に直列に
接続され、各々が外部入力に応答して前記導通状態から
前記非導通状態に非可逆的に変化可能な複数の第２のプ
ログラム素子と、前記入力ノードの電圧に応じて、前記プログラム情報を
示すプログラム信号を生成するための信号生成部とを有
し、各前記プログラムユニットにおいて、前記複数の第１お
よび第２のプログラム素子のうちの前記プログラム情報
に応じて選択された一方の各々は、前記非導通状態に設
定される、半導体装置。
【請求項４】前記プログラム回路は、前記第１の電圧を供給する第１の電源ノードと前記第１
の内部ノードとの間、および前記第２の電圧を供給する
第２の電源ノードと前記第２の内部ノードとの間の少な
くとも一方に設けられ、その通過電流を制限するための
電流制限部をさらに含む、請求項３に記載の半導体装
置。
【請求項５】前記プログラム回路は、前記第１および第２のノード間に接続される予備プログ
ラムユニットをさらに含み、前記予備プログラムユニットは、各前記プログラムユニ
ットと同様の構成を有するとともに、前記第１および第
２の内部ノード間を電気的に切離すための遮断部分を有
するように設計される、請求項１または３に記載の半導
体装置。
【請求項６】前記予備プログラムユニットを使用する
必要が生じた場合には、前記遮断部分が非形成とされる
ように設計変更がなされ、前記設計変更された前記予備プログラムユニットにおい
ては、前記第１および第２の内部ノードの一方と内部ノ
ードとの間が、前記外部入力に応答して選択的に電気的
に切離される、請求項５に記載の半導体装置。
【請求項７】各前記第１のプログラム素子および各前
記第２のプログラム素子は、アレイ状に配置されたヒュ
ーズ素子を用いて構成され、各前記第１のプログラム素子および各前記第２のプログ
ラム素子は、前記外部入力を受けるために設けられた第
１および第２のウィンドウ内にそれぞれ配置される、請
求項１または３に記載の半導体装置。
【請求項８】内部回路で用いられる内部電圧の設定レ
ベルを示す基準電圧を発生する基準電圧発生回路と、前記基準電圧に基づいて、前記内部電圧を制御するため
の内部電源回路とをさらに備え、前記基準電圧発生回路は、前記プログラム回路からの前
記プログラム信号に応じて前記基準電圧を設定する、請
求項１または３に記載の半導体装置。