KR20050037352A - 반도체집적회로 - Google Patents

Abstract

본 발명은 반도체 집적회로에 관한 것으로서 내부 전압 발생 회로(2)는, 외부로부터 공급되는 제 1 전압(Vext)으로부터 제 2 전압(Vref)을 발생하는 전압 발생 회로(10)와 제 2 전압에 응하는 제 3 전압(Vint)을 발생하는 출력 버퍼(11)를 가지며, 제 3 전압이 내부 회로의 동작 전원이 된다. 제 2 전압의 출력 노드를 소정 전위에 도통 가능하게 하는 제 1 스위치(15)와 제 1 전압의 투입에 응답해 제 1 스위치를 소정 기간 온 상태로 하는 제어 회로(17)를 가진다. 출력 버퍼의 출력 단자를 클램프 하지 않고 그 전단계의 전압 발생 회로의 출력을 소정 전압에 클램프 한다. 상기 클램프를 행하는 제 1 스위치의 트랜지스터 사이즈는 출력 버퍼의 출력 트랜지스터 사이즈에 비해 매우 작게 할 수 있고 칩 점유 면적을 증대시키지 않는다.

반도체 집적회로에 탑재된 전압 발생 회로에 있어서 칩 점유 면적을 증대시키는 경우 전원 투입시의 오버 슈트를 억제하는 기술을 제공한다.

Description

반도체집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은, 정전압 발생 회로에 있어서의 전원 투입시의 오버 슈트 억제 기술에 관하여, 예를 들면 내부 전압을 생성하는 강압 전압 생성 회로를 탑재한 마이크로컴퓨터 등에 적용해 유효한 기술에 관한 것이다.

정전압 발생 회로에 있어서의 전원 투입시의 오버 슈트를 억제하는 기술로서 예를 들면, 기준 전압을 참조 전위로서 받는 차동증폭 회로와 상기 차동증폭 회로에 부(負) 귀환 접속되어 전류 출력 동작을 행하는 출력 버퍼(출력단회로)를 가지는 정전압 회로에, 전원 투입시에 소정 기간만 출력 버퍼의 출력 단자를 회로의 접지 전압에 도통시켜 클램프 하는 클램프 트랜지스터를 설치하고 이 클램프 트랜지스터에 의해, 전원 투입시에 해당 출력 단자가 오버 슈트 하는 것을 억제한다(특허 문헌 1의 도 1). 그 외에, 전원 투입시에 상기 차동증폭 회로의 동작 속도를 올려 동작 상태의 확정을 신속하게(특허 문헌 1의 도 2), 또, 출력 버퍼의 전류 공급 트랜지스터 회로를 커트 오프 해(특허 문헌 1의 도 5), 오버 슈트를 억제한다. 저전압 발생 회로의 출력 버퍼의 출력에 오버 슈트 방지의 클램프 트랜지스터를 설치하는 기술에 대해서 그 외에 특허 문헌 2에 기재가 있다.

[특허 문헌 1]

일본국 특개평10-214121호 공보

[특허 문헌 2]

특개 2001-358575호 공보(도 2)

본 발명자는, 정전압 발생 회로에 있어서의 전원 투입시의 오버 슈트의 억제에 대해서 검토했다. 상기 오버 슈트는, 전원 투입시에 전단계로부터의 입력에 의해 각 회로의 출력이 상승할때, 각 회로의 출력과 전원 사이의 용량성 커플링에 의해 출력의 상승이 전원의 상승의 영향을 받아 발생한다. 상기 용량성 커플링은 예를 들면 출력 트랜지스터의 소스·드레인간의 기생 용량에 의한 커플링이다. 출력 버퍼는 내부 회로의 동작 전원을 공급하는 성질상, 큰 전류 공급 능력을 가지지 않으면 안된다. 요컨데, 사이즈가 매우 큰 출력 트랜지스터가 채용된다. 따라서, 상기 클램프 트랜지스터도 거기에 응해 큰 사이즈의 트랜지스터로 구성해야 한다. 상기 클램프 트랜지스터의 전류 구동 능력은, 상기 출력 버퍼의 전류 구동 능력에 필적하는 능력이 필요하기 때문이다. 이 점에 있어서, 출력 버퍼의 출력단에 설치한 클램프 트랜지스터의 사이즈도 출력 트랜지스터와 같이 매우 커져 점유 면적이 거대하게 된다는 문제점이 본 발명자에 의해 찾아내졌다. 또한, 출력 버퍼의 출력단에 오버 슈트 방지의 클램프 트랜지스터를 설치하는 것에 관해서는 전류 구동 능력이 큰 상기 출력 버퍼와 상기 클램프 트랜지스터가 동시에 온 해 서로 끌어당기므로 큰 관통 전류가 발생해 저전력화에 위반한다. 또, 저전력화의 관점에서 전단계 프리 버퍼 등은 동작전류가 작게 좁혀지는 경우에는 오버 슈트 억제 후의 출력전압의 정정에 긴 시간이 걸린다는 것이 본 발명자에 의해 발견되었다.

본 발명의 목적은, 반도체 집적회로에 탑재된 전압 발생 회로에 있어서 칩 점유 면적을 증대시키는 일 없이 전원 투입시의 오버 슈트를 억제 혹은 완화하는 것에 있다.

본 발명의 다른 목적은 반도체 집적회로에 탑재된 전압 발생 회로에 있어서 관통 전류가 증대하는 일 없이 전원 투입시의 오버 슈트를 억제 혹은 완화하는 것에 있다.

본 발명의 또 다른 목적은 반도체 집적회로에 탑재된 전압 발생 회로에 있어서 전원 투입 후의 출력전압의 정정에 장시간을 요하지 않고 전원 투입시의 오버 슈트를 억제 혹은 완화하는 것에 있다.

본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.

본원에 있어서 개시되는 발명 가운데 대표적이지만 개요를 간단하게 설명하면 아래와 같다.

〔1〕내부 전압 발생 회로(2)와 상기 내부 전압 발생 회로로부터 동작 전원의 공급을 받아 동작되는 내부 회로(3)를 가지는 반도체 집적회로에 있어서, 상기 내부 전압 발생 회로는 반도체 집적회로의 외부로부터 공급되는 제 1 전압(Vext)으로부터 제 2 전압(Vref)을 발생하는 전압 발생 회로(10)와 상기 제 2 전압에 따르는 제 3 전압(Vint)을 발생하는 출력 버퍼(11)를 갖고, 상기 제 3 전압이 상기 내부 회로에 동작 전원으로서 공급된다. 상기 제 2 전압의 출력 노드를 소정 전위에 도통 가능하게 하는 제 1 스위치(15)와 상기 제 1 전압의 투입에 응답해 상기 제 1 스위치를 소정 기간 온 상태로 하는 제어 회로를 가진다. 소정 전압은 예를 들면 회로의 접지 전압이다.

상기 수단에 의하면 제 1 전압에 의한 동작 전원의 투입시에 출력 버퍼의 출력 단자를 소정 전위에 클램프 하지 않고 그 전단계의 전압 발생 회로의 출력을 소정 전압에 클램프 하기 때문에 해당 클램프를 행하는 제 1 스위치의 트랜지스터 사이즈는 출력 버퍼의 출력 트랜지스터 사이즈에 비해 매우 작게 끝나고, 칩 점유 면적을 증대하지 않는다. 전원 투입시에 전단계로부터의 입력에 의해 각 회로의 출력이 상승할 때, 제 1 스위치에 의한 출력 버퍼 입력단의 클램프 동작에 의해, 출력 버퍼의 출력의 상승이 억제되기 때문에, 출력 버퍼의 출력과 전원 사이의 용량성 커플링에 의해 전원 상승의 영향이 출력 버퍼의 출력이 되어도 오버 슈트에 이르지 않는다. 이것에 의해 내부 회로의 동작 전원이 되는 제 3 전압의 오버 슈트가 억제 혹은 완화된다. 출력 버퍼의 출력 단자를 소정 전위에 클램프 하는 큰 트랜지스터 사이즈의 스위치를 필요로 하지 않기 때문에, 전원 투입시에 전압 발생 회로에 있어서 관통 전류를 증대시키지 않고, 또, 전원 투입 후의 출력전압의 정정에 장시간 걸리지 않는다.

본 발명의 구체적인 형태로서 상기 전압 발생 회로는 상기 제 1 전압으로부터 기준 전압(Vbgr)을 발생하는 기준 전압 발생 회로(12)와 상기 기준 전압을 받아 제 2 전압(Vref)을 발생하는 프리 버퍼(13)를 가진다.

이 때, 상기 기준 전압의 출력 노드를 소정 전위에 도통 가능하게 하는 제 2 스위치(16)를 갖고, 상기 제어 회로는 또한, 상기 제 1 전압의 투입에 응답해 상기 제 2 스위치를 소정 기간 온 상태로 한다. 프리 버퍼의 입력단에 대해서도 출력 버퍼의 입력단과 같은 조치를 강구하는 것으로, 전원 투입시에 있어서의 출력 버퍼의 입력단의 레벨이 더욱 안정화 해, 출력 버퍼의 출력단에 있어서의 오버 슈트 억제 혹은 완화의 효과를 향상시키는 것이 가능하게 된다.

더욱 또, 상기 프리 버퍼에 동작전류를 흘리는 전류원의 바이어스 전압 공급 경로를 소정 전위에 도통 가능하게 하는 제 3 스위치(16A)를 설치해 상기 제어 회로는 상기 제 1 전압의 투입에 응답해 상기 제 3 스위치를 소정 기간 온 상태로 한다. 소정 전위는 상기 프리버퍼의 동작전류를 조이는 방향의 전압, 즉 상기 전류원을 조이는 방향의 전압, 예를 들면 회로의 접지 전압이다. 전원 투입시에 있어서의 출력 버퍼의 입력단의 레벨이 더욱 안정화 해, 출력 버퍼의 출력단에 있어서의 오버 슈트 억제 혹은 완화의 효과를 더욱 향상시키는 것이 가능해진다.

본 발명의 다른 구체적인 형태로서 상기 제어 회로는 또, 상기 소정 기간 경과후에 상기 출력 버퍼를 고출력 인피던스 상태로부터 저출력 인피던스 상태로 제어한다. 전원 투입시에 상기 출력 버퍼를 고출력 인피던스 상태로 함으로써 출력 버퍼의 출력단에 있어서의 오버 슈트 억제 혹은 완화의 효과를 더욱 향상시키는 것이 가능하게 된다. 자기 소비 전력도 적게 된다.

〔2〕본 발명의 다른 관점에 의하면, 전원 투입시의 클램프 위치로서 출력 버퍼의 출력 단자와 전압 발생 회로의 출력을 제외하고 전압 발생 회로를 구성하는 기준 전압 발생 회로의 출력단, 환언 하면 기준 전압을 받고서 제 2 전압을 출력 하는 프리 버퍼의 입력단으로 하여도 좋다. 이것에 의해, 전원 투입시, 프리 버퍼의 출력단이 안정화 하고 결국 출력 버퍼 출력단에 있어서 오버 슈트를 억제 혹은 완화하는 것이 가능하다.

〔3〕상기 양쪽 발명에 공통의 부가적인 기술적 수단으로서 상기 내부 전압 발생 회로를 구성하는 M0S 트랜지스터는 고내압 M0S 트랜지스터가 되고 상기 내부 회로를 구성하는 M0S 트랜지스터는 저내압 M0S 트랜지스터가 된다. 환언 하면, 상기 내부 전압 발생 회로를 구성하는 M0S 트랜지스터는 제 1의 막두께의 게이트 산화막을 갖고, 상기 내부 회로를 구성하는 MOS 트랜지스터는 상기 제 1의 막두께보다 얇은 제 2의 막두께의 게이트 산화막을 가진다. 말하자면 내부 전압 발생 회로는 강압 회로가 된다. 외부와 접속되는 부분은 외부의 시스템과 호환성을 갖기 위해서 외부 전압(Vext)으로 구동하고 내부는 미세화·고집적화·저전력화한 디바이스의 동작에 적절한 제 3 전압(Vint)으로 구동하고 있다. 여기서, 고내압 M0S 트랜지스터, 저내압 M0S 트랜지스터 모두 디바이스의 내압은 정격전압에 대해서 수 10%밖에 없다. 특히, 고내압 M0S 트랜지스터의 게이트 산화막 두께는 두껍고, 최소 Lg가 크기 때문에 같은 출력 전류를 얻기 위해서는 내부 전압 발생 회로를 구성하는 M0S 트랜지스터의 기생 용량은 커진다. 전원 상승시의 커플링 노이즈는 외부 전압(Vext) 에 비례한다. 내부 회로의 내압은 제 3 전압(Vint) 에 비례하므로, 외부 전압(Vext)과 제 3 전압(Vint)의 비가 커질수록 오버슈트의 문제는 커진다. 저내압 M0S 트랜지스터는 산화막압이 얇기 때문에 강압 회로의 오버슈트에 의해, 반도체 집적회로의 파괴나 신뢰성의 저하가 일어나는 문제가 있다.

상기 제어 회로는 상기 제 1 전압의 투입에 응답해 파워 온 리세트를 지시 하는 파워 온 리세트 회로이다. 이 때, 상기 소정 기간은 리셋트 기간보다 짧은 기간이다.

구체적인 형태로서 상기 내부 회로는, 예를 들면 중앙 처리장치와 메모리를 포함해, 반도체 집적회로는 마이크로 컴퓨터등으로서 실현된다.

또 다른 구체적인 형태로서 상기 내부 회로는, 예를 들면 선택 단자가 워드선에 접속되어 데이터 단자가 비트선에 접속된 복수개의 불휘발성 메모리 셀과 어드레스 신호를 디코드해 메모리 셀을 선택하는 어드레스 디코더를 갖고, 반도체 집적회로는 플래쉬 메모리로 대표되는 개서 가능한 불휘발성 메모리 LSI로서 실현된다.

도 1에는 내부 전압 발생 회로를 주체로 본 발명과 관련되는 반도체 집적회로가 예시된다. 동 도에 나타나는 반도체 집적회로(1)에는, 내부 전압 발생 회로(2)와 상기 내부 전압 발생 회로(2)로부터 동작 전원의 공급을 받아 동작되는 내부 회로(3)가 대표적으로 나타난다. 내부 회로(3)에는 부하로서 저항과 용량이 등가적으로 나타나고 있다. 반도체 집적회로(1)는 상보(相補)형 M0S 집적회로 제조 기술등에 의해 예를 들면 단결정 실리콘과 같은 1개의 반도체 기판에 형성된다.

상기 내부 전압 발생 회로(2)는, 반도체 집적회로의 외부로부터 공급되는 제 1 전압으로서의 외부 전압(Vext)으로부터 제 2 전압으로서의 참조 전압(Vref)을 발생하는 전압 발생 회로(10)와 상기 참조 전압(Vref)에 따르는 제 3 전압으로서의 내부 전압(Vint)을 발생하는 출력 버퍼로서의 메인 버퍼(MBUF, 11)를 가진다. 상기 내부 전압(Vint)이 상기 내부 회로(3)에 동작 전원으로서 공급된다. 여기에서는, 상기 전압 발생 회로(10)는 상기 외부 전압(Vext)으로부터 기준 전압(Vbgr)을 발생하는 기준 전압 발생 회로(BGR, 12)와 상기 기준 전압(Vbgr)을 받아 상기 참조 전압(Vref)을 발생하는 프리버퍼(PBUF, 13)를 가진다. 프리 버퍼(13)는 기준 전압 발생 회로(12)로부터 출력되는 바이어스 전압(Vbias)을 전류원 트랜지스터(도시하지 않음)에 받아 그 동작전류를 형성한다. 또한, 여기에서는 상기 프리 버퍼(13) 및 메인 버퍼(11)에 의해 시리즈 레귤레터가 구성된다.

외부 전압(Vext) 투입시에 내부 전압(Vint)이 오버슈트 하는 것을 완화하기 위해서 제 1 스위치(15), 제 2 스위치(16) 및 제어 회로로서의 파워 온 리세트 씨퀀서(POR 씨퀀서, 17)가 설치된다. 상기 제 1 스위치(15)는, 상기 내부 전압(Vint)의 출력 노드를 소정 전위 예를 들면 회로의 접지 전압(VSS)에 도통 가능하게 한다. 상기 제 1 스위치(15)는 제어 신호(PB_ENBL)의 반전 신호를 입력으로 하고 반전 신호가 Hi 레벨의 사이, a측에 클램프되어 소정 전위 예를 들면 회로의 접지 전압(VSS)에 도통 가능하게 된다. 또, 제어 신호(PB_ENBL)의 반전 신호가 로 레벨이 되었을 때, b측에 교체되는 것이다. 상기 제 2 스위치(16)는, 상기 기준 전압(Vbgr)의 출력 노드를 소정 전위 예를 들면 회로의 접지 전압(VSS)에 도통 가능하게 한다. 상기 제 2 스위치(16)는 제어 신호(prstn)를 입력 신호로 해, 제어 신호(prstn)나 하이레벨의 사이, a측에 교체되어 소정 전위 예를 들면 회로의 접지 전압(VSS)에 도통 가능하게 된다. 또, 제어 신호(prstn)가 로 레벨이 되었을 때, b측에 교체되는 것이다. 상기 스위치(15, 16)는 예를 들면 n채널형 MOS 트랜지스터로 구성된다. 상기 POR 씨퀀서(17)는 외부 전압(Vext)의 투입에 응답해, 제어 신호(PB_ENBL)의 반전 신호에서 상기 제 1 스위치(15)를 소정 기간 온 상태로 함과 동시에, 제어 신호(prstn)에서 상기 제 2 스위치(16)를 소정 기간 온 상태로 제어한다. 상기 POR 씨퀀서(17)는 또한, 제어 신호(prstn)에서 상기 소정 기간만 기준 전압 발생 회로(12)에 스타트 업 동작을 지시 해, 제어 신호(PB_ENBL)에서 상기 소정 기간 경과후에 프리 버퍼(13)의 출력 동작을 가능하게 하고, 제어 신호(MB_EN]BL)에서 상기 소정 기간 경과후에 메인버퍼(11)를 고출력 인피던스 상태로부터 저출력 인피던스 상태로 절환하여 출력 동작 가능하게 제어한다.

도 2에는 기준 전압 발생 회로(12)의 일례가 나타난다. 동 도에 나타나는 회로는 와이드형의 밴드 갭 기준 전압 발생 회로가 된다. MP1~MP6는 p채널형 MOS 트랜지스터, MN1~MN3는 n채널형 MOS 트랜지스터, R1 및 R2는 저항 소자, D1~D3는 다이오드이다.

MOS 트랜지스터 MP1~MP3는 각각 전류원이 되고 MOS 트랜지스터(MP1, MP3, MP6)의 게이트가 MOS 트랜지스터 MP2의 게이트·드레인에 공통 접속됨으로써, 커렌트 밀러 회로를 구성하고, 정상 상태에서는 M0S 트랜지스터(MP1~MP3 및 MP6)에는 각각 동일한 전류(I1)가 흐른다. MOS 트랜지스터(MN1, MP2, MP3, MN2)로 이루어지는 전류원의 회로는, 전류값이 소망한 값(I1)의 그 밖에 의도하지 않는 0 암페어(전류 O)에도 안정점이 있으므로 기동시에 전류 0으로부터 탈출하는 회로가 필요하다. MOS 트랜지스터 MN2와 MP3의 커먼 드레인에 직렬된 MOS 트랜지스터 MP4, MP5는 스타트 업 회로(기동 회로, 20)를 구성해, 외부 전원(Vext)의 투입시에 제어 신호(prstn)가 하이레벨이 되어 전류(I2)가 공급되어 MOS 트랜지스터 MP2의 전류 경로에 전류가 흐름이 쉽게 되도록 한다. 상기 다이오드 D2의 접합 면적은 다이오드 Dl, D3의 접합 면적의 n배가 된다. MN1, MN2의 전류 밀도를 동일 설정함으로써, MOS 트랜지스터 MN1과 MN2의 소스 전압은 동일하게 되기 때문에, 다이오드 D3와 D2의 어노드·음극간 전압의 차이는 저항(R2)의 양단의 전위차로서 나타난다. 다이오드의 어노드·음극간 전압은 부의 온도 특성을 갖고, 저항 소자(R1, R2)의 저항은 정의 온도 특성을 가진다. 쌍방의 온도 특성을 취소하도록 다이오드(D2 와 D1)의 사이즈비와 저항 소자(R1 와 R2)의 저항비를 결정하는 것으로, MOS 트랜지스터(MP1)의 드레인에는 온도 및 전원 전압(Vext)에 의한 변동이 없는 기준 전압(Vbgr)을 얻을 수 있다. 또, 상기 MOS 트랜지스터(MN3)의 게이트·드레인에는 어느 정도 일정화된 전류를 발생하기 위한 바이어스 전압(Vbias)이 형성된다.

기준 전압 발생 회로(12)는 상술한 대로, 외부 전압(Vext)의 투입시에 제어 신호(prstn)에서 스타트 업 회로(20)의 MOS 트랜지스터(MP5)가 온 상태로 되어 기동되므로 MOS 트랜지스터(MN2)의 드레인 전압이 상승한다. 이것에 추종 해 기준 전압(Vbgr)은 평상시(전원(Vext) 안정 후에 있어서의 MOS 트랜지스터(MP5)가 오프로 되는 상태)보다 상승 하려고 한다. 단, 외부 전압(Vext)의 투입시는 기준 전압(Vbgr)의 출력 단자는 상기 제 2 스위치(16)에 의해 회로의 접지 전압(VSS)에 도통되어 풀다운되므로, 스타트 업 회로(20)가 동작되고 있어도, 기준 전압(Vbgr)의 레벨은 높아지지 않게 된다. 제어 신호(prstn)가 로 레벨로 되어 스타트 업 회로(20)가 디스에이블로 된 후는 기준 전압(Vbgr)은 통상의 규정 레벨로 되돌려진다.

도 3에는 프리 버퍼(13)의 일례가 나타난다. 도 3에 있어서 MP11~MP14는 p채널형 MOS 트랜지스터, MNl1~MN13는 n채널형 MOS 트랜지스터, C11는 용량 소자, R11, R12는 저항 소자이다.

프리 버퍼(13)는, 커렌트 밀러 부하로서의 MOS 트랜지스터(MP11, MP12), 차동입력 소자로서의 MOS 트랜지스터(MN11, MN12) 및 정전류 소자로서의로서의 MOS 트랜지스터(MN13)에 의해 형성되는 차동증폭 회로와 MOS 트랜지스터(MP13), 저항 소자(R11, R12) 및 용량 소자(C1)에 의해 형성되는 출력단회로와 출력단의 이네이블 스위치로서의 MOS 트랜지스터(MP14)에 의해 구성된다. MOS 트랜지스터(MN13)의 게이트에는 상기 바이어스 전압(Vbias)이 공급된다. MOS 트랜지스터(MP14)의 게이트에는 상기 이네이블 신호(PB_ENBL)가 공급된다. 한쪽의 차동입력인 MOS 트랜지스터(MN11)의 게이트에는 기준 전압(Vbgr)이 공급되고, 다른쪽의 차동입력인 MOS 트랜지스터(MN12)의 게이트에는 저항 소자(R11 와 R12)의 접속 노드가 귀환 접속된다.

프리 버퍼(13)는 부귀환 증폭 회로로서 구성되고 있고 상기 차동증폭 회로는 전압 폴로어 회로로서 MOS 트랜지스터(MN12)의 게이트 전위가 기준 전압(Vbgr)과 동일해지도록 동작한다. 이 차동증폭 회로(1)의 동작에 의해, Vbgr×(R11+R12)/R12가 되는 참조 전위(Vref)를 형성한다.

외부 전원(Vext)의 투입시는 상기 소정 기간을 경과할 때까지 제어 신호(PB_ENBL)에 의해 MOS 트랜지스터(MP14)는 온 상태로 되어 MOS 트랜지스터(MP13)를 커트 오프 한다. 만일 그러한 커트 오프 제어를 행하지 않으면(M0S 트랜지스터(MP14)를 설치하지 않으면), 전원 투입시에 있어서의 MOS 트랜지스터(MP13)의 게이트 전위는 중간 전위가 되어 있기 때문에, 해당 MOS 트랜지스터(MP13)는 도통 상태가 되어, 이 MOS 트랜지스터(MP13)를 개입시켜, 참조 전위(Vref)의 출력 단자에 대해서 전류가 유출될 수 있는 상태가 된다. 이 출력 전류는, 차동증폭 회로의 동작에 의해 억제되고는 있지만, 전원 기동시에는 MOS 트랜지스터(MP13)의 게이트에 대한 귀환 전압의 지연이 크고 MOS 트랜지스터(MN13)에 의한 전류의 억제가 늦고 참조 전위(Vref)가 오버 슈트 하는 우려를 일으킨다. 이 점에 관하여, 도 3의 회로에서는 외부 전원(Vext)의 투입시는 MOS 트랜지스터(MP13)가 커트 오프되고 더구나 참조 전압(Vref)의 출력 단자는 상기 제 1 스위치(15)에 의해 회로의 접지 전압(VSS)에 도통되어 풀다운되고 그 위에 기준 전압(Vbgr)도 높아지지 않도록 억제 되어 있으므로 참조 전압(Vref)의 레벨은 낮게 억제 당한다.

도 4에는 프리 버퍼(13)의 부하 구동 특성이 예시된다. 프리 버퍼(13)의 구동력은 메인 버퍼(11)의 구동력에 비해 훨씬 더 작고 좋다. 예를 들면 도 4에 예시되는 부하 구동 능력이 있으면 좋다. 따라서, 프리 버퍼(13)의 출력을 회로의 접지 전압(VSS)에 클램프하기 위한 스위치(15)를 구성하는 MOS 트랜지스터의 사이즈는, 메인버퍼(11)의 출력을 풀다운 M0S 트랜지스터로 클램프 하려고 하는 경우에 비해 훨씬 더 작게 끝난다. 상기 BGR12의 기준 전압(Vbgr)을 클램프 하는 스위치(16)의 M0S 트랜지스터 사이즈에 대해서도 동일하다.

또한, 메인 버퍼(11)는 부하에 가까울 필요가 있고, 반도체 집적회로의 칩상에서 분산 배치하는 경우가 있다. 이 경우, 메인 버퍼(11)의 출력을 클램프 하는 경우에는 클램프 제어 신호를 분배하는 배선 영역이 필요하게 된다. 프리 버퍼(13) 그 자체는 메인 버퍼(11)보다 배치수가 작으므로, 메인 버퍼(11)의 출력을 클램프 하지 않으면 그와 같은 신호 분배에 관한 배선 영역 증대나 구동 시간의 격차에 대해서 고려할 필요 없다.

도 5에는 메인 버퍼(11)의 일례가 나타난다. 도 3에 있어서 MP21 ~ MP261은 p채널형 MOS 트랜지스터, MN21~MN271은 n채널형 MOS 트랜지스터, C21은 용량 소자이다.

메인 버퍼(11)는, 커렌트 밀러 부하로서의 MOS 트랜지스터(MP21, MP22), 차동입력 소자로서의 MOS 트랜지스터(MN21, MN22) 및 정전류 소자로서의 MOS 트랜지스터(MN23)에 의해 형성되는 차동증폭 회로와 MOS 트랜지스터(MP23, MN27) 및 용량 소자(C1)에 의해 형성되는 출력단회로와 출력단의 이네이블 스위치로서의 MOS 트랜지스터(MP24)와 전류원을 형성하기 위한 MOS 트랜지스터(MP25~MP26, MN24~MN26)에 의해 구성된다. MOS 트랜지스터(MN23, MN27)에는 이네이블 신호(MB_ENBL)가 하이레벨로 되는 것을 조건으로 MOS 트랜지스터(MN26)에 흐르는 전류가 투영된다. 상기 이네이블 신호(MB_ENBL)는 MOS 트랜지스터(MP24)의 게이트에도 공급된다. 한쪽의 차동입력인 MOS 트랜지스터(MN21)의 게이트에는 참조 전압(Vref)이 공급되고 다른쪽의 차동입력인 MOS 트랜지스터(MN22)의 게이트에는 내부 전압(Vint)이 귀환 접속된다.

메인 버퍼(11)는 부귀환 증폭 회로로서 구성되어 있고 상기 차동증폭 회로는, 전압 폴로어 회로로서 MOS 트랜지스터(MN22)의 게이트 전위가 참조 전압(Vref)과 동일해지도록 동작한다. 이 차동증폭 회로(1)의 동작에 의해, 참조 전위(Vref)에 동일한 레벨의 내부 전압(Vint)이 형성된다.

전원 투입시는 상기 소정 기간을 경과할 때까지 제어 신호(MB_ENBL)가 로 레벨이 됨으로써 MOS 트랜지스터(MP23 및 MN27)가 커트 오프되어 메인 버퍼(11)는 고출력 인피던스 상태로 된다. 만일, 외부 전원 투입시에 메인 버퍼가 저출력 인피던스 상태로 제어되고 있다면, 전원 투입시에 있어서의 M0S 트랜지스터(MP23)의 게이트 전위는 중간 전위로 되어 있기 때문에, 해당 MOS 트랜지스터(MP23)는 도통 상태가 되어, 이 MOS 트랜지스터(MP23)를 개입시켜, 내부 전압(Vint)의 출력 단자에 대해서 전류가 유출될 것 같은 상태가 된다. 외부 전원 투입시에는, 차동증폭 회로의 동작점이 다르기 때문에, MOS 트랜지스터(MN23)의 제어가 늦는다. 또한, 해당 출력 단자에 있어서의 전위나 정상 상태에 있어서의 전압값 이상이 되어도, MOS 트랜지스터(MN23)를 오프 하는 것이 지연되기 때문에, 내부 전압(Vint)이 오버 슈트 하는 우려를 일으킨다. 이 점에 관계되어, 도 5의 회로에서는, 외부 전원 투입시에 제어 신호(MB_ENBL)나 로레벨에 제어됨으로써 MOS 트랜지스터(MP23 및 MN27)가 커트 오프되어 외부 전원 투입시의 메인 버퍼(11)의 내부 노드 부정에 의한, 내부 전압(Vint)의 부상은 억제된다. 요전에, 외부 전압(Vext)이 안정화 한다. 버퍼(13, 11)가 통상 동작 가능해지는 것에 앞서, 참조 전압(Vref)의 입력 단자는 상기 제 1 스위치(15)에 의해 예를 들면 접지 전압(VSS)에 도통되어 풀다운되고 있으므로, 메인 버퍼(11)가 저출력 인피던스 상태에 천이되어도, 내부 전압(Vint)의 목표 레벨이 낮기 때문에 빠르게 오버 슈트를 일으키는 일 없이 내부 전압(Vint)이 상승한다.

도 6에는 메인 버퍼(11)의 부하 구동 특성이 예시된다. 이것은 예를들면, 반도체 집적회로내에 복수 배치한 메인버퍼의 합계 전류를 나타낸다. 메인 버퍼(11)는 내부 강압 전압(Vint)에 연결되는 CPU 등의 내부 회로에 동작전류를 공급하기 위해 도 6에 예시되는 바와 같이 프리 버퍼(13)에 비해 훨씬 더 큰 전류 구동 능력을 가진다.

도 7에는 제어 신호(prstn)의 생성 논리가 예시된다. 도 8에는 거기에 따른 제어 신호(prstn)의 파형이 예시된다. 외부 전압(Vext)이 투입되면 노드(ND1)의 전압은 직렬된 저항 소자(R31)와 용량 소자(C31)의 CR 시정수에 따라서 상승한다. 이 레벨이 인버터(IV31)의 한계치전압에 도달할 때까지, 제어 신호(prstn)는 하이레벨이 되어 노드(ND1)의 레벨이 상기 한계치전압을 초과하는 것에 의해 제어 신호(prstn)가 로 레벨로 반전된다. 다이오드(D31)는 전원 차단시에 노드(ND1)의 전위를 방전 하기 위해서 설치되고 있다.

도 9에는 내부 전압 발생 회로(2)의 동작 타이밍이 예시된다. 외부 전압(Vext)이 투입되어 제어 신호(prstn)가 로 레벨로 반전될 때까지의 기간(Ta)이 상기 소정 기간이 된다. 상기 제어 신호(PB_ENBL, MB_ENBL)는 상기 제어 신호(prstn)의 하강 변화에 동기 해 하이레벨로 천이된다. 상기 소정 기간(Ta)은 파워 온 리세트 기간(Tb)보다 짧은 기간이고, 파워 온 리세트가 해제되었을 때 내부 전압(Vint)은 안정화되고 있다.

도 9에 근거해 내부 전압 발생 회로(2)의 동작을 전체적으로 설명한다. 외부 전원(Vext)의 투입 직후의 파워 온 리세트 기간(Ta)에 있어서, BGR12의 내부 전류원의 전류는 기동 회로(20)의 전류 주입에 의해 정상값보다 커지므로 기준 전압(Vbgr)은 정상값보다 큰 값을 취하려고 하지만, 제어 신호(prstn)가 하이레벨로 되므로, 기준 전압(Vbgr)의 출력 단자는 제 2 스위치(16)로 접지 전위(VSS)에 클램프되고 있어 기준 전압(Vbgr)은 로 레벨을 유지한다. 기간(Ta) 후에는, 제어 신호(prstn)가 로 레벨로 되므로, 기동 회로(20)의 전류 주입이 정지되고 BGR12 내부의 전류원이 정상값이 되는 것과 동시에, 제 2 스위치(16)가 오프가 되어 클램프 동작이 정지되어 기준 전압(Vbgr)이 정상값으로 상승한다. 기준 전압(Vbgr)은 로 레벨로부터 상승하므로 기준 전압(Vbgr)의 오버슈트를 피할 수가 있다.

외부 전원(Vext)의 투입시, 프리 버퍼(13)의 참조 전위(Vref)의 출력 단자가 전원 단자(Vext)의 용량성 커플링(MP13의 소스·드레인간 기생 용량에 의한 커플링)에서 참조 전위(Vref)가 부상하려고 하지만, 제 1 스위치(15)로 접지 전위에 클램프되어 있기 때문에 부상하지 않는다. 기준 전압(Vbgr)이 로 레벨의 상태로, 제어 신호(PB_ENBL)를 하이레벨로서 프리 버퍼(13)를 활성화 해, 제 1 스위치(15)에 의한 참조 전위(Vref)의 클램프(풀다운)를 제외한다. 활성화 직후는 프리 버퍼(13)의 응답이 늦지만, 기준 전압(Vbgr)의 레벨이 낮기 때문에, 참조 전위(Vref)의 오버슈트도 억제 되고 오버슈트로부터의 회복 시간을 단축할 수 있으므로, 메인버퍼(11)의 기동에 대폭적인 지연을 일으키지 않는다.

외부 전원(Vext)의 투입시에, 메인 버퍼(11)에 있어서의 내부 전압(Vint)의 출력 단자가 외부 전원 단자(Vext) 사이의 용량성 커플링(MP23의 소스·드레인간 기생 용량에 의한 커플링)에서 부상하려고 하지만, 부상은 내부 전압(Vint)의 정상값보다 낮다. 메인 버퍼(11)의 동작 개시시에 있어서의 참조 전위(Vref)는 정상값의 전위보다 낮다. 메인 버퍼(11)가 만일 오버 슈트 해도, 내부 전압(Vint)의 규정치를 넘지 않기 때문에 거기에 따라 기동 시간이 지연하는 경우는 없다.

도 10에는 비교예와 관련되는 내부 전압 발생 회로가 예시되고 도 11에는 그 동작 파형이 예시된다. 클램프 스위치(CSW)를 메인 버퍼(MBUF)의 출력단에 배치해, 밴드 갭 기준 전압 발생 회로(BGR), 프리 버퍼(PBUF) 및 메인 버퍼(MBUF)는 외부 전원(Vext)의 투입에 추종 해 활성화되는 것으로 한다. 이 경우에는, 메인 버퍼(MBUF)의 출력전압(Vint)에 관해서는 클램프 스위치(CSW)를 개입시켜 클램프되고 있으므로, 기간(Ta)에서는 내부 전압(Vint) 그 자체의 오버 슈트는 억제되고 있다. 그렇지만, 도 11에 나타나는 바와 같이 기준 전압(Vbgr) 및 참조 전압(Vref)이 각각 상승하여 더구나 전원(Vext)과의 용량성 커플링에 의해 규정치를 넘어 오버 슈트 한다. 이 때문에, 클램프 스위치(CSW)에 의한 클램프가 해제되면 기준 전압 (Vbgr) 및 참조 전압(Vref)이 과대하게 되어 있으므로 내부 전압(Vint)이 오버 슈트 한다. 이 회로 구성에서는, 내부 전압(Vint)이 오버슈트로부터 회복하는 시간은, BGR, PBUF, MBUF의 회복 시정수 중 가장 긴 시간에 제약을 받는다. 특히, 저스탠바이 전력을 목표로 하는 등의 이유로써 PBUF나 BGR의 전류를 삭감하고 있는 경우에는, 기준 전압(Vbgr)이나 참조 전압(Vref)이 오버슈트로부터 회복하는 기간이 MBUF의 출력인 내부 전압(Vint)보다 길어지므로, MBUF 출력만으로 클램프 하는 것은 효과가 작아진다.

이것에 대해서, 이상 설명한 도 1의 내부 전압 발생 회로(2)에 의하면, 이하의 작용 효과를 얻을 수 있다.

〔1〕외부 전압(Vext)에 의한 동작 전원의 투입시에 메인버퍼(11)의 출력 단자를 접지 전위(VSS)에 클램프 하지 않고, 그 전단계의 프리 버퍼(13)의 출력을 접지 전압에 클램프 하기 때문에, 해당 클램프를 행하는 제 1 스위치(15)의 트랜지스터 사이즈는 메인 버퍼(11)의 출력 트랜지스터(MP23)의 사이즈에 비해 현격히 작게 끝나, 칩 점유 면적을 증대하지 않는다.

〔2〕외부 전원(Vext)의 투입시에 전단계로부터의 입력에 의해 각 회로의 출력이 상승할 때, 제 1 스위치(15)에 의한 메인 버퍼(11) 입력단의 클램프 동작에 의해, 메인 버퍼(11)의 출력의 상승이 억제되기 때문에, 메인 버퍼(11)의 출력과 전원(Vext)의 사이의 용량성 커플링에 의해 전원의 상승의 영향이 메인 버퍼(11)의 출력에 인가되어도 오버 슈트에 이르지 않는다. 이것에 의해 내부 회로(3)의 동작 전원이 되는 내부 전압(Vint)의 오버 슈트가 억제 혹은 완화된다.

〔3〕메인 버퍼(11)의 출력 단자를 소정 전위(VSS)에 클램프 하는 큰 트랜지스터 사이즈의 스위치를 필요로 하지 않기 때문에, 외부 전원(Vext)의 투입시에 전압 발생 회로(2)에 있어서 관통 전류를 증대시키지 않고, 또, 외부 전원(Vext)의 투입 후의 출력전압의 정정에 장시간 걸리지 않는다.

〔4〕프리 버퍼(13)의 입력단에 대해서도 출력 버퍼(11)의 입력단과 같게 제 2 스위치(16)로 클램프를 행하는 조치를 강구하는 것으로, 외부 전원(Vext)의 투입시에 있어서의 메인 버퍼(11)의 입력단의 레벨이 더욱 안정화 하고 메인 버퍼(11)의 출력단에 있어서의 오버 슈트 억제 혹은 완화의 효과를 향상시키는 것이 가능하게 된다.

〔5〕POR 씨퀀서(17)는 또한 상기 소정 기간(Ta) 경과후에 상기 메인 버퍼(11)를 고출력 인피던스 상태로부터 저출력 인피던스 상태로 제어한다. 외부 전원(Vext)의 투입시에 상기 메인 버퍼(11)를 고출력 인피던스 상태로 함으로써 메인 버퍼(11)의 출력단에 있어서의 오버 슈트 억제 혹은 완화의 효과를 더욱 향상시키는 것이 가능하게 되고 또, 저소비 전력에도 이바지할 수 있다.

도 12에는 내부 전압 발생 회로의 다른 예가 나타난다. 도 1과의 차이점은, 제어 신호(PB-ENBL)에 의한 프리 버퍼(13)의 활성화 제어를 멈추고 또, 제 1 스위치(15)를 삭제하는 상이하다. 그 외의 구성은 도 1과 같다.

도 13에는 도 12의 내부 전압 발생 회로의 동작 파형이 나타난다. 외부 전원(Vext)의 투입시, 제어 신호(prstn)가 하이레벨로 되어 스타트 업 회로(20)가 동작되지만, 기준 전압(Vbgr)의 출력 단자는 제 2 스위치(16)로 접지 전압(VSS)을 향해 클램프되므로 오버슈트 하지 않는다. 외부 전원(Vext)의 투입 직후, 외부 전원(Vext)과의 용량성 커플링에 의해 클램프 비대상이 되는 참조 전위(Vref)와 내부 전압(Vint)의 출력 단자는 어느정도 부상한다. 기간(Ta)을 참조 전위(Vref)가 충분히 정정 하는데 필요한 비교적 장시간으로 함으로써 해당 기간(Ta) 후에 제어 신호(prstn)를 로 레벨로 하면, 기준 전압(Vbgr), 참조 전압(Vref)의 순서로서 상승한다. 메인 버퍼(11)의 동작 개시시의 참조 전압(Vref)이 정상값보다 낮기 때문에, 메인 버퍼(11)가 오버슈트 해도, 레벨이 낮아서 끝난다. Ta와 같은 기동 시간을 연장시키는 것으로 도 1에 대한 구성 간략화에 의한 신뢰성 저하의 문제는 일어나지 않는다.

도 14에는 내부 전압 발생 회로의 또 다른 예가 나타난다. 도 1과의 차이점은, 제 2 스위치(16)를 삭제함 점이다. 그 외의 구성은 도 1과 같다. 이것에 의해도 1에서 설명한 외부 전압(Vext) 투입시에 스위치(15)로 전압(Vint)을 접지 전압(VSS)을 향해 클램프 하는 것에 의한 효과를 얻을 수 있다.

도 15에는 내부 전압 발생 회로의 또 다른 예가 나타난다. 도 12와의 차이점은, 제 2 스위치(16)와 동등의 제 3 스위치(16A)를 바이어스 전압(Vbias) 측에 배치한 것이다. 상기 제 3 스위치(16A)는 제어 신호(prstn)를 입력 신호로 하고 제어 신호(prstn)가 하이레벨의 사이, a측에 교체되어 소정 전위 예를 들면 회로의 접지 전압(VSS)에 도통 가능하게 된다. 또, 제어 신호(prstn)가 로 레벨이 되었을 때 b측에 교체되는 것이다. 외부 전압(Vext) 투입시에 바이어스 전압(Vbias)을 접지 전위(VSS)를 향해 클램프 하면 실질적으로 차동앰프(도 3의 MP11, MP12, MN11, MN12 및 MN13로부터 구성되는 차동앰프)가 비활성이 되므로, 참조 전위(Vref)의 오버 슈트가 억제된다. 이것에 의해, 도 12와 거의 같은 효과를 얻을 수 있다.

도 16에는 내부 전압 발생 회로의 또 다른 예가 나타난다. 도 14와의 차이점은, 제어 신호(PB_ENBL)에 의한 프리 버퍼(13)의 활성화 제어를 멈춘 점이다. 참조 전압(Vref)의 클램프만을 실시하는 경우이다. 프리버퍼의 응답이 늦은 경우에는, 이것에 의해서도 도 14와 거의 같은 효과를 얻을 수 있다.

도 17에는 내부 전압 발생 회로의 또 다른 예가 나타난다. 이것은 도 1의 구성을 일반화한 것이고, 프리 버퍼(PBUF)의 직렬단수가 2이상의 단수에 일반화되고 있다. MBUF는 메인 버퍼(11)와 같은 메인 버퍼, PBUF는 프리버퍼(13)와 같은 프리 버퍼, CSW는 클램프용 스위치, EN_0~EN_n는 버퍼의 이네이블 신호이다. BGR는 기준 전압 발생 회로(12)와 동일하게 밴드 갭 기준 전압 발생 회로이다.

도 18에는 내부 전압 발생 회로의 또 다른 예가 나타난다. 동 도에 나타나는 내부 전압 발생 회로(2)는 복수 종류의 내부 전압(Vint1, Vint2, Vint3)을 생성한다. 칩내의 배선으로 전압강하가 문제가 되는 경우, 메인 버퍼(MBUF)를 칩상에 분산해 복수 설치할 수 있고 또, 내부 전압 계통이나 복수 계통이 되는 경우 등에 대처하는 구성이 된다. 예를 들면 아날로그계, 논리 회로계, 통신계 혹은 스탠바이 제어계등의 복수 계통에 대해서 각각 고유의 내부 전압(Vint1, Vint2, Vint3)을 생성한다.

2개의 프리 버퍼(13A, 13C)가 설치되고 각각이 출력 하는 참조 전위(Vref1, Vref2)를 접지 전위(VSS) 방향으로 클램프 가능한 2개의 제 1 스위치(15A, 15B)가 설치되어 5개의 메인 버퍼(11Aa~11Ac, 11B, 11C)가 배치된다. SEL1~SEL3는 스위치(15A~15C)의 선택 신호이고, 하이레벨에서 클램프를 지시 한다. BGR12는 도 1과 같은 구성을 가진다. 선택 신호(SEL1~SEL3) 및 제어 신호(prstn)는 POR 씨퀀서(17A)가 생성한다.

도 19에는 POR 씨퀀서(17A)의 일례가 나타난다. 신호 발생 논리는 도 7에서설명한 것과 동일하게 CR 시정수을 이용한 1 쇼트 펄스 발생 기술을 적용한 것이다. POR 씨퀀서(17A)에 의한 전압 발생 동작을 설명 한다. 메인 버퍼의 전원 투입시에는, 스위치(15A, 15B)를 접지 전위(VSS) 측으로 넘겨 프리 버퍼(13A, 13C)의 출력을 접지 전위(VSS)를 향해 클램프 하고 내부 전압(Vint1, Vint2, Vint3)의 오버슈트가 일어나지 않게 한다. 외부 전압(Vext)의 투입 직후는 제어 신호(prstn)가 하이레벨로 되어 스위치(16)도 접지 전위(VSS) 측으로 넘어가 기준 전압(Vbgr)이 접지 전압(VSS)을 향해 클램프된다. 일정시간 경과후, 무순서로 신호(prstn)가 로 레벨로 되어 스위치(15A, 15B)가 오프 상태로 되어 클램프가 해제된다. 더 대기하여 마지막에 스위치(16)가 오프로 되어 클램프가 해제된다. 입력의 기준측이 마지막까지 클램프 상태이므로, 기동시에 있어서의 Vint1~Vint3의 오버슈트 억제 작용에 대한 신뢰성이 높다.

도 20에는 기준 전압 발생 회로(12)의 다른 예가 나타난다. 동 도에 나타나는 회로는 한계치전압차이를 이용해 기준 전압(Vbgr)을 생성한다. 드레인과 소스를 쇼트 한 강화형 NMOS 트랜지스터(EM1, EM2)를 직렬 접속해, 디플레션형 NMOS 트랜지스터(DM1, DM2)의 소스 폴로어로 받는다. 노드 N2의 전압 V(N2)은 V(N2)=2· (VgsE-VgsD)이 된다. 이것을 2배의 앰프로 받는 것으로 기준 전압 출력 VBGR=4· (VgsE-VgsD)이 된다. EMS, EM2, DM1, DM2의 전류 밀도를 같게 해 동작점을 서브한계치 영역 또는 포화 영역으로 하는 것으로, 강화형과 디플레션형의 Vgs의 차이는 VgsE-VgsD≒VthE-VthD 즉, 강화형과 디플레션형의 Vth차이로 근사 할 수 있어 기준 전압 출력 VBGR=4·(VthE-VthD)과 Vth차이의 제어만으로 정해지는 일정 전압을 얻을 수 있다. 도에 있어서 디플레션형 M0S트랜지스터(EMl, EM2)는 실제로는 프로세스 격차에 따라 그 사이즈를 트리밍으로 선택해, 온도 특성과 출력전압을 조정 가능하게 되어 있다.

도 21에는 기준 전압 발생 회로(12)의 또 다른 예가 나타난다. 다이오드(Dn)와 정전류원(In)의 직렬 노드에 입력 M0S 사이즈를 언밸런스하게 해, 오프셋에 온도 특성이 있는 이득 일배의 전압 폴로어(AC1~ACn)가 직렬로 접속되어 있다. 다이오드의 어노드·음극간 전압은 부의 온도 특성을 갖고, 온도 특성이 있는 오프셋을 가지는 전압 폴로어(AC1~ACn)는 정의 온도 특성을 가진다. 쌍방의 온도 특성을 캔슬하도록 셀렉터(SELT)로 전류원 회로의 출력을 선택한다. 셀렉터(SELT)의 출력은 볼티지 폴로어 앰프(AMP)를 개입시켜 기준 전압(Vbgr)으로서 출력된다.

도 22에는 p채널형의 저내압 MOS 트랜지스터의 디바이스 구조가 예시되고, 도 23에는 p채널형의 고내압 MOS 트랜지스터의 디바이스 구조가 예시된다. 각 도 에 있어서, P-sub는 p형 반도체 기판, NISO는 n채널형의 ISO (siliconon insulating substrate) 기판, NWELL는 n형 웰 영역, SGi는 채널 스토퍼, SRC는 p형 소스 확산 영역, DRN는 p형 드레인 확산 영역, OX는 게이트 산화막, SG는 폴리 실리콘 게이트, CHL는 채널 영역, M0, M1는 알루미늄 배선이다. 도 22의 저내압 MOS 트랜지스터는 게이트 산화막(OX)의 두께는 예를 들면 3. 2 나노 미터(nm)이다. 한편, 도 23의 고내압 MOS 트랜지스터는 게이트 산화막(OX)의 두께는 예를 들면 7. 5 나노 미터(nm)이다. 상기 내부 전압 발생 회로(2)등을 구성하는 MOS 트랜지스터는 고내압 MOS 트랜지스터가 되고 상기 내부 회로(3)르 구성하는 MOS 트랜지스터는 저내압 M0S 트랜지스터가 된다. 특히, 고내압 M0S 트랜지스터의 게이트 산화막은 두꺼운 데다가 내압을 얻기 위한 최소 Lg가 크기 때문에, 동일한 온 저항을 얻기 위한 Lg(게이트 길이)나 W(게이트 폭)이 커져, 이 점 에 있어서도 내부 전압발생회로(2)를 구성하는 MOS 트랜지스터의 기생 용량은 커진다. 또한, 도시는 하지 않지만, n채널형 M0S 트랜지스터는 웰 영역을 p형에, 드레인 영역 및 소스 영역을 n형으로 변경하면 좋다.

도 24에는 본 발명이 적용된 마이크로 컴퓨터가 나타난다. 동 도에 나타나는 마이크로 컴퓨터(41)는, 특히 제한되지 않지만 단결정 실리콘과 같은 1개의 반도체 기판(칩)에 CM0S 집적회로 제조 기술에 의해 형성된다.

마이크로 컴퓨터(41)는 중앙 처리장치로서의 CPU (Central Processing Unit, 42) 및 디지탈 신호 유니트로서의 DSP (Digital signal Processor, 43)을 갖고, 그들은 CPU 버스(44), X버스(45) 및 Y버스(46)에 접속된다. CPU 버스(44)에는, 캐쉬 액세스 콘트롤러(48), 캐시 기억 장치(49), SRAM로 구성될 수 있는 유우져메모리 (50), 및 메모리 매니지먼트 유니트(51)가 접속된다. 상기 X버스(45) 및 Y버스(46)에는 CPU(42)나 DSP(43)가 실행하는 프로그램 혹은 명령 및 필요한 연산 대상 데이터를 격납 하는 XY메모리(52)가 접속된다.

상기 캐쉬 액세스 콘트롤러(48), 캐시 기억 장치(49), 유우져메모리(50), 메모리 매니지먼트 유니트(51) 및 XY메모리(52)는 내부 버스(55)에 접속되고, 외부 버스 액세스 제어용의 버스 스테이트 콘트롤러(60), PCI 버스콘트롤러(61), 주변 버스콘트롤러(62), 다이렉트 메모리 엑세스 콘트롤러(63) 및 IO포토(64)가 접속된다. 주변 버스콘트롤러(62)는 주변 버스(65)를 개입시켜, 시리얼 커뮤니케이션 인터페이스 콘트롤러(SCI, 67), 개입 콘트롤러(68), 리얼타임 클럭(69), 타이머(70) 및 내장 발진 회로(71)를 액세스 제어한다. PCI 버스콘트롤러(61)에 PCI 버스 인터페이스(PBI, 61I)를 개입시켜 접속하는 PCI 버스(73)에는 도시를 생략 하는 플래쉬 메모리등의 불휘발성 메모리, 싱크로너스(synchronous) DRAM와 같은 대용량 메모리가 접속된다. 상기 버스 스테이트 콘트롤러(60)에 외부 버스 인터페이스(EBI, 60I)를 외부 버스(74)가 접속된다.

마이크로 컴퓨터(41)는 상기 내부 전압 발생 회로(2)를 가진다. 외부 전압(Vext)은 상기 외부 버스 인터페이스(60I), PCI 버스 인터페이스(61I), IO포토 (64) 및 내부 전압 발생 회로(2)에 공급된다. 그 외의 회로 모듈은 내부 전압(Vint)를 동작 전원으로서 동작한다.

도 25에는 본 발명이 적용된 플래쉬 메모리가 나타난다. 동 도에 나타나는 플래쉬 메모리(81)는 특히 제한되지 않지만, 단결정 실리콘등의 1개의 반도체 기판에 형성되어 메모리어레이(82), 서브디코더(83), 메인 디코더(84), 센스 래치열 (85), 데이터 래치열(86), 컬럼 스위치열(87), 주변 회로(88) 및 패드열(89)로 이루어진다. 주변 회로(88)는 전원 회로(91), 제어 회로(90) 및 인터페이스 회로(92)등을 가진다.

상기 메모리어레이(82), 전기적인 소거 및 기입에 의해 한계치전압이 가역적으로 변경 가능하게 되는 다수의 불휘발성 메모리 셀(MC)을 가진다. 본 명세서에 있어서 소거라는 것은 불휘발성 메모리 셀(MC)의 한계치전압을 낮게 하는 것이고, 기입이라는 것은 불휘발성 메모리 셀의 한계치전압을 높게 하는 것이다. 불휘발성 메모리 셀(MC)은 예를 들면 소스와 드레인의 사이의 채널 영역 위에 각각 절연된 플로팅 게이트와 콘트롤 게이트를 가지는 스택 게이트 구조를 가진다. 불휘발성 메모리 셀(MC)의 콘트롤 게이트는 워드선(WL)에, 드레인은 비트선(BL)에, 소스는 소스선(SL)에 접속된다. 워드선 선택과 컬럼 스위치열(87)에 의한 비트선 선택이라는 것은, 어드레스 신호를 디코드하는 메인 디코더(84) 및 서브디코더(83)에 의한 디코드 신호에 근거해 행해진다. 비트선(BL)에는 그 일단에 센스 래치열(85)의 센스 래치가 접속되고 다른쪽에는 데이터 래치열(86)의 데이터 래치가 접속된다. 독출 동작의 워드선 선택으로 불휘발성 메모리 셀로부터 독출된 데이터는 데이터 래치열 (86)의 데이터 래치와 센스 래치열(85)의 센스 래치를 이용하여 검출되고 컬럼 스위치열(7)로 선택되는 바이트 또는 워드등의 액세스 단위에 따라서 인터페이스 회로(92)에 전달된다. 소거 동작은 특히 제한되지 않지만 워드선 단위로 행해진다. 기입 동작에서는 인터페이스 회로(92)에 입력된 기입 데이터가 컬럼 스위치열(87)을 개재하여 센스 래치열(85)에 래치되고 센스 래치열(85)에 래치된 데이터의 논리값에 따라 기입 전압의 인가와 저지가 제어된다.

전원 회로(91)는 플래쉬 메모리(81)의 소거 및 기입에 필요한 고전압이나 독출에 필요한 워드선 승압 전압등의 동작 전원을 챠지 펌프 회로 및 시리즈 레귤레터등을 이용해 생성한다. 상기 시리즈 레귤레터로서 상기 내부 전압 발생 회로(2)가 적용된다. 제어 회로(90)는 외부로부터 입력되는 스트로브 신호 및 커멘드에 따라서 플래쉬 메모리(81)의 소거, 기입, 독출의 타이밍 제어 및 동작 전원의 선택 제어등을 행한다. 패드열(9)은 밖에 접속하는 본딩 패드 및 입력·출력 버퍼를 가진다.

이상 본 발명자에 의해 된 발명을 실시 형태에 근거해 구체적으로 설명했지만, 본 발명은 거기에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에 있어서 여러 가지 변경 가능한 것은 말할 필요도 없다.

예를 들면, 본 발명은 시리즈 레귤레터를 이용하는 경우로 한정되지 않고, 션트 레귤레터(shunt regulator)나 스위칭 레률레터, 스위치드 커패시터 레률레터(switched capacitor regulator) 등을 이용해도 괜찮다. 시리즈 레귤레터의 출력 트랜지스터가, 스위칭 레률레터라면 스위치 제어 회로와 전력을 취급하는 스위치(트랜지스터)와 인덕터, 커패시터, 다이오드, 캐패시터를 이용한 스위칭 회로에, 스위치와 커패시터 레귤레터라면, 스위치 제어 회로와 스위치(트랜지스터)와 커패시터로 치환하는 것 만으로 전원 투입시에 출력 M0S 트랜지스터를 오프 할 방향으로 제어 회로의 내부 노드를 스위치로 클램프 하는 것. 외부 전원 투입시에는, 기준 전압을 안전한 측으로(예를 들면 Vss) 비켜 놓는 것. 또는, 초기값은 안전 측에 고정해 회로 기동시에 스루 레이트(through rate)의 제한을 걸어 과도기적인 위험측(예를 들어 동작 전압보다 높은 전압)으로의 오버슈트의 발생을 억제할 수가 있다. 또, 스위치에 의해 클램프 하는 개소는 오버 슈트의 영향이 크고, 회복의 시정수의 긴 부분에 주력 하는 것으로, 적은 대책지점으로 대책 할 수 있다. 또, 예를 들면, 도 18과 같이 복수의 메인 버퍼를 가지는 경우에서도, 각각의 버퍼(예를 들면 11Aa와 11Ab의 조합이나 11Aa와 11B가 조합)를 적극적으로 다른 회로로 하여 특성을 보충하는 것도 가능하다.

본원에 있어서 개시되는 발명 가운데 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 아래와 같다.

즉, 반도체 집적회로에 탑재된 전압 발생 회로에 있어서 칩 점유 면적을 증대시키는 일 없이 전원 투입시의 오버 슈트를 억제 혹은 완화할 수가 있다.

반도체 집적회로에 탑재된 전압 발생 회로에 있어서 관통 전류가 증대하는 경우 없이 전원투입시의 오버 슈트를 억제 혹은 완화할 수가 있다.

반도체 집적회로에 탑재된 전압 발생 회로에 있어서 전원 투입 후의 출력전압의 정정에 장시간을 필요로 하지 않고 전원 투입시의 오버 슈트를 억제 혹은 완화할 수가 있다.

도 1은 내부 전압 발생 회로를 주체로 본 발명과 관련되는 반도체 집적회로를 예시하는 회로도이다.

도 2는 기준 전압 발생 회로의 일례를 나타내는 회로도이다.

도 3은 프리 버퍼의 일례를 나타내는 회로도이다.

도 4는 프리 버퍼의 부하 구동 특성을 예시하는 설명도이다.

도 5는 메인 버퍼의 일례를 나타내는 회로도이다.

도 6은 메인 버퍼의 부하 구동 특성을 예시하는 설명도이다.

도 7은 제어 신호(prstn)의 생성 논리를 예시하는 회로도이다.

도 8은 도 7의 논리값으로 생성되는 제어 신호(prstn)의 파형도이다.

도 9는 내부 전압 발생 회로의 동작 타이밍도이다.

도 10은 비교예와 관련되는 내부 전압 발생 회로의 회로도이다.

도 11은 도 10의 비교예와 관련되는 내부 전압 발생 회로의 동작 파형도이다.

도 12는 내부 전압 발생 회로의 다른 예를 나타내는 회로도이다.

도 13은 도 12의 내부 전압 발생 회로의 동작 파형도이다.

도 14는 내부 전압 발생 회로의 또 다른 예를 나타내는 회로도이다.

도 15는 내부 전압 발생 회로의 또 다른 예를 나타내는 회로도이다.

도 16은 내부 전압 발생 회로의 또 다른 예를 나타내는 회로도이다.

도 17은 내부 전압 발생 회로의 또 다른 예를 나타내는 회로도이다.

도 18은 내부 전압 발생 회로의 또 다른 예를 나타내는 회로도이다.

도 19는 POR 씨퀀서의 일례를 나타내는 논리 회로도이다.

도 20은 기준 전압 발생 회로의 다른 예를 나타내는 회로도이다.

도 21은 기준 전압 발생 회로의 또 다른 예를 나타내는 회로도이다.

도 22는 p채널형의 저내압 MOS 트랜지스터의 디바이스 구조 단면도이다

도 23은 p채널형의 고내압 MOS 트랜지스터의 디바이스 구조 단면도이다

도 24는 본 발명이 적용된 마이크로 컴퓨터의 블럭도이다.

도 25는 본 발명이 적용된 플래쉬 메모리의 블럭도이다.

<주요부위를 나타내는 도면부호의 설명>

1 : 반도체 집적회로 2 : 내부 전압 발생 회로

3 : 내부 회로 Vext : 외부 전압

Vref : 참조 전압 10 : 전압 발생 회로

Vint : 내부 전압 11 : 메인 버퍼

12 : 기준 전압 발생 회로 Vbgr : 기준 전압

13 : 프리 버퍼 Vbias : 바이어스 전압

15 : 제 1 스위치 16 : 제 2 스위치

16A : 제 3 스위치 17 : 파워 온 리세트 씨퀀서

0X : 게이트 산화막 41 : 마이크로컴퓨터

42 : CPU 52 : XY메모리

81 : 플래쉬 메모리 MC : 불휘발성 메모리 셀

BL : 비트선 WL : 워드선

83, 84 : 어드레스 디코더

Claims (12)

1. 내부 전압 발생 회로와 상기 내부 전압 발생 회로로부터 동작 전원의 공급을 받아 동작되는 내부 회로를 가지는 반도체 집적회로로서,

   상기 내부 전압 발생 회로는, 반도체 집적회로의 외부로부터 공급되는 제 1 전압으로부터 제 2 전압을 발생하는 전압 발생 회로와 상기 제 2 전압에 따르는 제 3 전압을 발생하는 출력 버퍼를 갖고, 상기 제 3 전압이 상기 내부 회로에 동작 전원으로서 공급되고,

   상기 제 2 전압의 출력 노드를 소정 전위에 도통 가능하게 하는 제 1 스위치와 상기 제 1 전압의 투입에 응답하여 상기 제 1 스위치를 소정 기간 온 상태로 하는 제어 회로를 가지는 것을 특징으로 하는 반도체 집적회로.
2. 청구항 1에 있어서,

   상기 전압 발생 회로는 상기 제 1 전압으로부터 기준 전압을 발생하는 기준 전압 발생 회로와 상기 기준 전압을 받아 제 2 전압을 발생하는 프리 버퍼를 가지는 것을 특징으로 하는 반도체 집적회로.
3. 청구항 2에 있어서,

   상기 기준 전압의 출력 노드를 소정 전위에 도통 가능하게 하는 제 2 스위치를 갖고,

   상기 제어 회로는 또한, 상기 제 1 전압의 투입에 응답하여 상기 제 2 스위치를 소정 기간 소정 전위에 도통 가능해지도록 절환한 상태로 하는 것을 특징으로 하는 반도체 집적회로.
4. 청구항 2에 있어서,

   상기 프리 버퍼에 동작전류를 내보내는 전류원의 바이어스 전압 공급 경로를 소정 전위에 도통 가능하게 하는 제 3 스위치를 갖고,

   상기 제어 회로는 또한, 상기 제 1 전압의 투입에 응답하여 상기 제 3 스위치를 소정 기간 온 상태로 하는 것을 특징으로 하는 반도체 집적회로.
5. 내부 전압 발생 회로와 상기 내부 전압 발생 회로로부터 동작 전원의 공급을 받아 동작되는 내부 회로를 가지는 반도체 집적회로로서,

   상기 내부 전압 발생 회로는, 반도체 집적회로의 외부로부터 공급되는 제 1 전압으로부터 제 2 전압을 발생하는 제 1의 전압 발생 회로와 상기 제 2 전압에 따르는 제 3 전압을 발생하는 출력 버퍼를 갖고, 상기 제 3 전압이 상기 내부 회로에 동작 전원으로서 공급되고

   상기 제 1의 전압 발생 회로는 상기 제 1 전압으로부터 기준 전압을 발생하는 기준 전압 발생 회로와 상기 기준 전압을 받아 제 2 전압을 발생하는 프리 버퍼를 갖고,

   상기 기준전압의 출력 노드를 소정전위로 도통시키는 것이 가능한 제 2 스위치와, 상기 제 1 전압의 투입에 응답하여 상기 제 2 스위치를 소정기간 온 상태로 하는 제어회를 가지는 것을 특징으로 하는 반도체 집적회로.
6. 청구항 1에 있어서,

   상기 제어회로는 또한, 상기 소정기간 경과 후에 상기 출력버퍼를 고출력 인피던스 상태에서 저출력 인피던스 상태로 제어하는 것을 특징으로 하는 반도체 집적회로.
7. 청구항 1에 있어서,

   상기 내부전압 발생회로를 구성하는 MOS 트랜지스터는 고내압 MOS 트랜지스터가 되고, 상기 내부회로를 구성하는 M0S 트랜지스터는 저내압 M0S 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
8. 청구항 1에 있어서,

   상기 내부전압 발생 회로를 구성하는 M0S 트랜지스터는 제 1의 막두께의 게이트 산화막을 갖고, 상기 내부 회로를 구성하는 MOS 트랜지스터는 상기 제 1의 막두께보다 얇은 제 2의 막두께의 게이트 산화막을 가지는 것을 특징으로 하는 반도체 집적회로.
9. 청구항 1에 있어서,

   상기 제어 회로는 상기 제 1 전압의 투입에 응답하여 파워 온 리세트를 지시 하는 파워 온 리셋트 회로인 것을 특징으로 하는 반도체 집적회로.
10. 청구항 9에 있어서,

    상기 소정 기간은 리셋트 기간보다 짧은 기간인 것을 특징으로 하는 반도체 집적회로.
11. 청구항 1에 있어서,

    상기 내부 회로는 중앙 처리장치와 메모리를 포함하는 것을 특징으로 하는 반도체 집적회로.
12. 청구항 1에 있어서,

    상기 내부 회로는, 선택 단자나 워드선에 접속되어 데이터 단자나 비트선에에 접속된 복수개의 불휘발성 메모리 셀과 어드레스 신호를 디코드해 메모리 셀을 선택하는 어드레스 디코더를 가지는 것을 특징으로 하는 반도체집적회로.