JP3068482B2 - 定電圧回路 - Google Patents
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
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- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Description
【０００１】
【発明の属する技術分野】本発明は定電圧回路に関す
る。
る。
【０００２】
【従来の技術】従来の定電圧回路の構成例が図８に示さ
れる。図８に示されるように、本従来例は、抵抗ＲL お
よび容量ＣL を含む定電圧出力負荷３に対応して、ＭＯ
ＳトランジスタＴｒ1 〜Ｔｒ8 および定電流素子Ｉ1 に
より形成される差動増幅回路１と、ＰＭＯＳトランジス
タＴｒ9 、抵抗Ｒ1 、Ｒ2 および容量Ｃ1 により形成さ
れる出力段回路２とを備えて構成されている。入力端子
Ｔi は、当該定電圧回路に対して入力される基準電圧Ｖ
REF の入力端子であり、出力端子Ｔo は、当該定電圧回
路より出力される定電圧ＶREG の出力端子である。
れる。図８に示されるように、本従来例は、抵抗ＲL お
よび容量ＣL を含む定電圧出力負荷３に対応して、ＭＯ
ＳトランジスタＴｒ1 〜Ｔｒ8 および定電流素子Ｉ1 に
より形成される差動増幅回路１と、ＰＭＯＳトランジス
タＴｒ9 、抵抗Ｒ1 、Ｒ2 および容量Ｃ1 により形成さ
れる出力段回路２とを備えて構成されている。入力端子
Ｔi は、当該定電圧回路に対して入力される基準電圧Ｖ
REF の入力端子であり、出力端子Ｔo は、当該定電圧回
路より出力される定電圧ＶREG の出力端子である。
【０００３】図８に示されるように、当該定電圧回路
は、負帰還増幅回路として構成されており、差動増幅回
路１は、電圧フォロワ回路として、ＭＯＳトランジスタ
Ｔｒ6のゲート電位が入力端子Ｔi より入力される基準
電圧値ＶREF と等しくなるように動作する。この差動増
幅回路１の動作により、出力端子Ｔo より出力される電
圧値は、ＶREF ＊（Ｒ1 ＋Ｒ2 ）／Ｒ2 となる。この場
合に、電源投入時における出力段回路２に含まれるＰＭ
ＯＳトランジスタＴｒ9 のゲート電位は接地電位となっ
ているため、当該ＰＭＯＳトランジスタＴｒ9 は導通状
態となり、このＰＭＯＳトランジスタＴｒ9 を介して、
出力端子Ｔo に対して電流が流出されるような状態とな
る。この出力電流は、差動増幅回路１の動作により抑制
されてはいるが、出力端子Ｔo のおける電位が、定常状
態における電圧値以上の値になると、ＰＭＯＳトランジ
スタＴｒ9 のゲートに対する帰還電圧の遅延により、Ｐ
ＭＯＳトランジスタＴｒ9 による電流を抑制することが
できなくなり、出力端子Ｔoには、当該電流によるオー
バーシュートが生じてしまうことがある。その際に、出
力端子Ｔo におけうこのオーバーシュート分の電荷は、
出力段回路２における抵抗Ｒ1 およびＲ2 を介して接地
点に抜けてゆき、これにより出、力端子Ｔo の電位は定
常状態における電圧値に収束する。
は、負帰還増幅回路として構成されており、差動増幅回
路１は、電圧フォロワ回路として、ＭＯＳトランジスタ
Ｔｒ6のゲート電位が入力端子Ｔi より入力される基準
電圧値ＶREF と等しくなるように動作する。この差動増
幅回路１の動作により、出力端子Ｔo より出力される電
圧値は、ＶREF ＊（Ｒ1 ＋Ｒ2 ）／Ｒ2 となる。この場
合に、電源投入時における出力段回路２に含まれるＰＭ
ＯＳトランジスタＴｒ9 のゲート電位は接地電位となっ
ているため、当該ＰＭＯＳトランジスタＴｒ9 は導通状
態となり、このＰＭＯＳトランジスタＴｒ9 を介して、
出力端子Ｔo に対して電流が流出されるような状態とな
る。この出力電流は、差動増幅回路１の動作により抑制
されてはいるが、出力端子Ｔo のおける電位が、定常状
態における電圧値以上の値になると、ＰＭＯＳトランジ
スタＴｒ9 のゲートに対する帰還電圧の遅延により、Ｐ
ＭＯＳトランジスタＴｒ9 による電流を抑制することが
できなくなり、出力端子Ｔoには、当該電流によるオー
バーシュートが生じてしまうことがある。その際に、出
力端子Ｔo におけうこのオーバーシュート分の電荷は、
出力段回路２における抵抗Ｒ1 およびＲ2 を介して接地
点に抜けてゆき、これにより出、力端子Ｔo の電位は定
常状態における電圧値に収束する。
【０００４】また、図９の特開昭６４ー２９９１５号公
報に示される他の従来例の定電圧回路は、負荷容量を形
成する容量Ｃ22に対応して、定電流源Ｉ21〜Ｉ23と、Ｐ
ＮＰトランジスタＴｒ21およびＴｒ22と、ＮＰＮトラン
ジスタＴｒ23〜Ｔｒ31と、容量Ｃ21と、電圧比較回路Ｃ
ＯＭＰと、ダイオードＤ21と、抵抗Ｒ21〜Ｒ24とを備え
て構成される。また、図１０の特開平１ー３１４３１９
号公報に示される従来例の定電圧回路は、負荷容量を形
成する容量Ｃ22に対応して、定電流源Ｉ21〜Ｉ23と、Ｐ
ＮＰトランジスタＴｒ21およびＴｒ22と、ＮＰＮトラン
ジスタＴｒ23〜Ｔｒ32と、容量Ｃ21と、ダイオードＤ21
およびＤ22と、抵抗Ｒ21〜Ｒ23とを備えて構成される。
これらの２つの従来例の場合においては、電源投入時に
おいて、出力端子の出力電圧Ｖo が接地電位であるため
に初期回路電流が微少にしか流れず、これにより、出力
端子における出力電圧Ｖo の立ち上がりに遅延が生じて
しまうという問題の対応策として、それぞれＮＰＮトラ
ンジスタＴｒ28〜Ｔｒ31を含む通電手段が設けており、
これにより、出力電圧Ｖo が、任意設定の電圧値に到達
するまでの時間の短縮化が図られている。しかしなが
ら、これらの定電圧回路においても、トランジスタをＭ
ＯＳトランジスタにより構成した場合には、前述の図８
の従来例の場合と同様の動作状態となり、電源投入時に
おいて、出力端子において電流のオーバーシュートが生
じることがある。
報に示される他の従来例の定電圧回路は、負荷容量を形
成する容量Ｃ22に対応して、定電流源Ｉ21〜Ｉ23と、Ｐ
ＮＰトランジスタＴｒ21およびＴｒ22と、ＮＰＮトラン
ジスタＴｒ23〜Ｔｒ31と、容量Ｃ21と、電圧比較回路Ｃ
ＯＭＰと、ダイオードＤ21と、抵抗Ｒ21〜Ｒ24とを備え
て構成される。また、図１０の特開平１ー３１４３１９
号公報に示される従来例の定電圧回路は、負荷容量を形
成する容量Ｃ22に対応して、定電流源Ｉ21〜Ｉ23と、Ｐ
ＮＰトランジスタＴｒ21およびＴｒ22と、ＮＰＮトラン
ジスタＴｒ23〜Ｔｒ32と、容量Ｃ21と、ダイオードＤ21
およびＤ22と、抵抗Ｒ21〜Ｒ23とを備えて構成される。
これらの２つの従来例の場合においては、電源投入時に
おいて、出力端子の出力電圧Ｖo が接地電位であるため
に初期回路電流が微少にしか流れず、これにより、出力
端子における出力電圧Ｖo の立ち上がりに遅延が生じて
しまうという問題の対応策として、それぞれＮＰＮトラ
ンジスタＴｒ28〜Ｔｒ31を含む通電手段が設けており、
これにより、出力電圧Ｖo が、任意設定の電圧値に到達
するまでの時間の短縮化が図られている。しかしなが
ら、これらの定電圧回路においても、トランジスタをＭ
ＯＳトランジスタにより構成した場合には、前述の図８
の従来例の場合と同様の動作状態となり、電源投入時に
おいて、出力端子において電流のオーバーシュートが生
じることがある。
【０００５】
【発明が解決しようとする課題】上述した従来の定電圧
回路においては、第１の従来例の場合においては、電源
投入時において、出力段回路に含まれるＰＭＯＳトラン
ジスタのゲート電位が接地電位となっているために、当
該ＰＭＯＳトランジスタの電流供給能力が増大する状態
になり、且つ、低消費電力型の定電圧回路の場合には、
差動増幅回路の回路電流が小さいために、出力段回路に
含まれるＰＭＯＳトランジスタの電流を抑制する制御作
用が困難となり、当該ＰＭＯＳトランジスタを通して、
出力負荷に対して流入する電流のオーバーシュートが発
生するという欠点がある。
回路においては、第１の従来例の場合においては、電源
投入時において、出力段回路に含まれるＰＭＯＳトラン
ジスタのゲート電位が接地電位となっているために、当
該ＰＭＯＳトランジスタの電流供給能力が増大する状態
になり、且つ、低消費電力型の定電圧回路の場合には、
差動増幅回路の回路電流が小さいために、出力段回路に
含まれるＰＭＯＳトランジスタの電流を抑制する制御作
用が困難となり、当該ＰＭＯＳトランジスタを通して、
出力負荷に対して流入する電流のオーバーシュートが発
生するという欠点がある。
【０００６】また、低消費電型の定電圧回路の場合に
は、出力段回路の抵抗値が大きい値に設定されているた
めに、電源投入時に、出力端子がオーバーシュートした
場合に、当該出力端子が定常動作状態の電圧値に復旧す
るのに時間を要するという欠点がある。
は、出力段回路の抵抗値が大きい値に設定されているた
めに、電源投入時に、出力端子がオーバーシュートした
場合に、当該出力端子が定常動作状態の電圧値に復旧す
るのに時間を要するという欠点がある。
【０００７】更に、特許公開公報に示されている２つの
従来例の場合には、何れの場合においても、電源投入時
における出力端子の電位の立ち上がりを回避するために
通電手段が設けられているが、このために、当該定電圧
回路をＭＯＳトランジスタにより構成する場合には、電
源投入時において、出力端子に流入する電流のオーバー
シュートが発生するという欠点がある。
従来例の場合には、何れの場合においても、電源投入時
における出力端子の電位の立ち上がりを回避するために
通電手段が設けられているが、このために、当該定電圧
回路をＭＯＳトランジスタにより構成する場合には、電
源投入時において、出力端子に流入する電流のオーバー
シュートが発生するという欠点がある。
【０００８】
【課題を解決するための手段】本発明の定電圧回路は、
所定の基準電圧を入力して、当該基準電圧に等しい電圧
を出力するように動作する差動増幅回路と、前記差動増
幅回路の出力電圧の入力を受けて、前記基準電圧入力に
対応する定電圧を出力する出力段回路と、所定の直流電
源と接地電位との間に直列に接続される直流電源側の容
量と接地電位側の抵抗とにより形成され、電源投入時
に、前記容量と前記抵抗との接続点より特定の制御信号
を出力する充放電回路と、前記充放電回路より出力され
る特定の制御信号により制御されて、前記出力段回路の
定電圧出力端子における電源投入時のオーバーシュート
の発生を抑制するオーバーシュート防止回路と、を少く
とも備えて構成される定電圧回路であって、前記オーバ
ーシュート防止回路が、前記出力段回路の定電圧出力端
子と前記接地電位との間に直列に接続される定電圧出力
端子側の抵抗と接地電位側の第１のＮＭＯＳトランジス
タとによりに形成され、当該第１のＮＭＯＳトランジス
タのゲートに前記特定の制御信号が入力される第１のオ
ーバーシュート防止回路として構成されることを特徴と
する。
所定の基準電圧を入力して、当該基準電圧に等しい電圧
を出力するように動作する差動増幅回路と、前記差動増
幅回路の出力電圧の入力を受けて、前記基準電圧入力に
対応する定電圧を出力する出力段回路と、所定の直流電
源と接地電位との間に直列に接続される直流電源側の容
量と接地電位側の抵抗とにより形成され、電源投入時
に、前記容量と前記抵抗との接続点より特定の制御信号
を出力する充放電回路と、前記充放電回路より出力され
る特定の制御信号により制御されて、前記出力段回路の
定電圧出力端子における電源投入時のオーバーシュート
の発生を抑制するオーバーシュート防止回路と、を少く
とも備えて構成される定電圧回路であって、前記オーバ
ーシュート防止回路が、前記出力段回路の定電圧出力端
子と前記接地電位との間に直列に接続される定電圧出力
端子側の抵抗と接地電位側の第１のＮＭＯＳトランジス
タとによりに形成され、当該第１のＮＭＯＳトランジス
タのゲートに前記特定の制御信号が入力される第１のオ
ーバーシュート防止回路として構成されることを特徴と
する。
【０００９】また、本発明の定電圧回路は、所定の基準
電圧を入力して、当該基準電圧に等しい電圧を出力する
ように動作する差動増幅回路と、前記差動増幅回路の出
力電圧の入力を受けて、前記基準電圧入力に対応する定
電圧を出力する出力段回路と、所定の直流電源と接地電
位との間に直列に接続される直流電源側の容量と接地電
位側の抵抗とにより形成され、電源投入時に、前記容量
と前記抵抗との接続点より特定の制御信号を出力する充
放電回路と、前記充放電回路より出力される特定の制御
信号により制御されて、前記出力段回路の定電圧出力端
子における電源投入時のオーバーシュートの発生を抑制
するオーバーシュート防止回路と、を少くとも備えて構
成される定電圧回路であって、前記オーバーシュート防
止回路が、ソースが前記直流電源に接続され、ドレイン
が前記出力段回路の電源供給端子に接続されて、ゲート
に前記特定の制御信号が入力されるＰＭＯＳトランジス
タにより形成される第３のオーバーシュート防止回路と
して構成されることを特徴とする。
電圧を入力して、当該基準電圧に等しい電圧を出力する
ように動作する差動増幅回路と、前記差動増幅回路の出
力電圧の入力を受けて、前記基準電圧入力に対応する定
電圧を出力する出力段回路と、所定の直流電源と接地電
位との間に直列に接続される直流電源側の容量と接地電
位側の抵抗とにより形成され、電源投入時に、前記容量
と前記抵抗との接続点より特定の制御信号を出力する充
放電回路と、前記充放電回路より出力される特定の制御
信号により制御されて、前記出力段回路の定電圧出力端
子における電源投入時のオーバーシュートの発生を抑制
するオーバーシュート防止回路と、を少くとも備えて構
成される定電圧回路であって、前記オーバーシュート防
止回路が、ソースが前記直流電源に接続され、ドレイン
が前記出力段回路の電源供給端子に接続されて、ゲート
に前記特定の制御信号が入力されるＰＭＯＳトランジス
タにより形成される第３のオーバーシュート防止回路と
して構成されることを特徴とする。
【００１０】また、本発明の定電圧回路は、所定の基準
電圧を入力して、当該基準電圧に等しい電圧を出力する
ように動作する差動増幅回路と、前記差動増幅回路の出
力電圧の入力を受けて、前記基準電圧入力に対応する定
電圧を出力する出力段回路と、所定の直流電源と接地電
位との間に直列に接続される直流電源側の容量と接地電
位側の抵抗とにより形成され、電源投入時に、前記容量
と前記抵抗との接続点より特定の制御信号を出力する充
放電回路と、前記充放電回路より出力される特定の制御
信号により制御されて、前記出力段回路の定電圧出力端
子における電源投入時のオーバーシュートの発生を抑制
するオーバーシュート防止回路と、を少くとも備えて構
成される定電圧回路であって、前記オーバーシュート防
止回路が、前記出力段回路の定電圧出力端子と前記接地
電位との間に直列に接続される、定電圧出力端子側の抵
抗および接地電位側の第１のＮＭＯＳトランジスタによ
り形成される第１のオーバーシュート防止回路と、ドレ
インが前記差動増幅回路を形成する一対の増幅段の低電
位側共通接続点に接続され、ソースが前記接地電位に接
続されて、ゲートに前記特定の制御信号が入力される第
２のＮＭＯＳトランジスタにより形成される第２のオー
バーシュート防止回路と、を備えて構成されることを特
徴とする。また、本発明の定電圧回路は、所定の基準電
圧を入力して、当該基準電圧に等しい電圧を出力するよ
うに動作する差動増幅回路と、前記差動増幅回路の出力
電圧の入力を受けて、前記基準電圧入力に対応する定電
圧を出力する出力段回路と、所定の直流電源と接地電位
との間に直列に接続される直流電源側の容量と接地電位
側の抵抗とにより形成され、電源投入時に、前記容量と
前記抵抗との接続点より特定の制御信号を出力する充放
電回路と、前記充放電回路より出力される特定の制御信
号により制御されて、前記出力段回路の定電圧出力端子
における電源投入時のオーバーシュートの発生を抑制す
るオーバーシュート防止回路と、を少くとも備えて構成
される定電圧回路であって、前記オーバーシュート防止
回路が、前記出力段回路の定電圧出力端子と前記接地電
位との間に直列に接続される、定電圧出力端子側の抵抗
および接地電位側の第１のＮＭＯＳトランジスタにより
形成される第１のオーバーシュート防止回路と、ソース
が前記直流電源に接続さ れ、ドレインが前記出力段回路
の電源供給端子に接続されて、ゲートに前記特定の制御
信号が入力されるＰＭＯＳトランジスタにより形成され
る第３のオーバーシュート防止回路と、を備えて構成さ
れることを特徴とする。また、本発明の定電圧回路は、
所定の基準電圧を入力して、当該基準電圧に等しい電圧
を出力するように動作する差動増幅回路と、前記差動増
幅回路の出力電圧の入力を受けて、前記基準電圧入力に
対応する定電圧を出力する出力段回路と、所定の直流電
源と接地電位との間に直列に接続される直流電源側の容
量と接地電位側の抵抗とにより形成され、電源投入時
に、前記容量と前記抵抗との接続点より特定の制御信号
を出力する充放電回路と、前記充放電回路より出力され
る特定の制御信号により制御されて、前記出力段回路の
定電圧出力端子における電源投入時のオーバーシュート
の発生を抑制するオーバーシュート防止回路と、を少く
とも備えて構成される定電圧回路であって、前記オーバ
ーシュート防止回路が、ドレインが前記差動増幅回路を
形成する一対の増幅段の低電位側共通接続点に接続さ
れ、ソースが前記接地電位に接続されて、ゲートに前記
特定の制御信号が入力される第２のＮＭＯＳトランジス
タと、ソースが前記直流電源に接続され、ドレインが前
記出力段回路の電源供給端子に接続されて、ゲートに前
記特定の制御信号が入力されるＰＭＯＳトランジスタに
より形成される第３のオーバーシュート防止回路と、を
備えて構成されることを特徴とする。また、本発明の定
電圧回路は、所定の基準電圧を入力して、当該基準電圧
に等しい電圧を出力するように動作する差動増幅回路
と、前記差動増幅回路の出力電圧の入力を受けて、前記
基準電圧入力に対応する定電圧を出力する出力段回路
と、所定の直流電源と接地電位との間に直列に接続され
る直流電源側の容量と接地電位側の抵抗とにより形成さ
れ、電源投入時に、前記容量と前記抵抗との接続点より
特定の制御信号を出力する充放電回路と、前記充放電回
路より出力される特定の制御信号により制御されて、前
記出力段回路の定電圧出力端子における電源投入時のオ
ーバーシュートの発生を抑制するオーバーシュート防止
回路と、を少くとも備えて構成される定電圧回路であっ
て、前記オーバーシュート防止回路が、前記出力段回路
の定電圧出力端子と前記接地電位との間に直列に接続さ
れる、定電圧出力端子側の抵抗および接地電位側の第１
のＮＭＯＳトランジスタにより 形成される第１のオーバ
ーシュート防止回路と、ドレインが前記差動増幅回路を
形成する一対の増幅段の低電位側共通接続点に接続さ
れ、ソースが前記接地電位に接続されて、ゲートに前記
特定の制御信号が入力される第２のＮＭＯＳトランジス
タにより形成される第２のオーバーシュート防止回路
と、ソースが前記直流電源に接続され、ドレインが前記
出力段回路の電源供給端子に接続されて、ゲートに前記
特定の制御信号が入力されるＰＭＯＳトランジスタによ
り形成される第３のオーバーシュート防止回路と、を備
えて構成されることを特徴とする。
電圧を入力して、当該基準電圧に等しい電圧を出力する
ように動作する差動増幅回路と、前記差動増幅回路の出
力電圧の入力を受けて、前記基準電圧入力に対応する定
電圧を出力する出力段回路と、所定の直流電源と接地電
位との間に直列に接続される直流電源側の容量と接地電
位側の抵抗とにより形成され、電源投入時に、前記容量
と前記抵抗との接続点より特定の制御信号を出力する充
放電回路と、前記充放電回路より出力される特定の制御
信号により制御されて、前記出力段回路の定電圧出力端
子における電源投入時のオーバーシュートの発生を抑制
するオーバーシュート防止回路と、を少くとも備えて構
成される定電圧回路であって、前記オーバーシュート防
止回路が、前記出力段回路の定電圧出力端子と前記接地
電位との間に直列に接続される、定電圧出力端子側の抵
抗および接地電位側の第１のＮＭＯＳトランジスタによ
り形成される第１のオーバーシュート防止回路と、ドレ
インが前記差動増幅回路を形成する一対の増幅段の低電
位側共通接続点に接続され、ソースが前記接地電位に接
続されて、ゲートに前記特定の制御信号が入力される第
２のＮＭＯＳトランジスタにより形成される第２のオー
バーシュート防止回路と、を備えて構成されることを特
徴とする。また、本発明の定電圧回路は、所定の基準電
圧を入力して、当該基準電圧に等しい電圧を出力するよ
うに動作する差動増幅回路と、前記差動増幅回路の出力
電圧の入力を受けて、前記基準電圧入力に対応する定電
圧を出力する出力段回路と、所定の直流電源と接地電位
との間に直列に接続される直流電源側の容量と接地電位
側の抵抗とにより形成され、電源投入時に、前記容量と
前記抵抗との接続点より特定の制御信号を出力する充放
電回路と、前記充放電回路より出力される特定の制御信
号により制御されて、前記出力段回路の定電圧出力端子
における電源投入時のオーバーシュートの発生を抑制す
るオーバーシュート防止回路と、を少くとも備えて構成
される定電圧回路であって、前記オーバーシュート防止
回路が、前記出力段回路の定電圧出力端子と前記接地電
位との間に直列に接続される、定電圧出力端子側の抵抗
および接地電位側の第１のＮＭＯＳトランジスタにより
形成される第１のオーバーシュート防止回路と、ソース
が前記直流電源に接続さ れ、ドレインが前記出力段回路
の電源供給端子に接続されて、ゲートに前記特定の制御
信号が入力されるＰＭＯＳトランジスタにより形成され
る第３のオーバーシュート防止回路と、を備えて構成さ
れることを特徴とする。また、本発明の定電圧回路は、
所定の基準電圧を入力して、当該基準電圧に等しい電圧
を出力するように動作する差動増幅回路と、前記差動増
幅回路の出力電圧の入力を受けて、前記基準電圧入力に
対応する定電圧を出力する出力段回路と、所定の直流電
源と接地電位との間に直列に接続される直流電源側の容
量と接地電位側の抵抗とにより形成され、電源投入時
に、前記容量と前記抵抗との接続点より特定の制御信号
を出力する充放電回路と、前記充放電回路より出力され
る特定の制御信号により制御されて、前記出力段回路の
定電圧出力端子における電源投入時のオーバーシュート
の発生を抑制するオーバーシュート防止回路と、を少く
とも備えて構成される定電圧回路であって、前記オーバ
ーシュート防止回路が、ドレインが前記差動増幅回路を
形成する一対の増幅段の低電位側共通接続点に接続さ
れ、ソースが前記接地電位に接続されて、ゲートに前記
特定の制御信号が入力される第２のＮＭＯＳトランジス
タと、ソースが前記直流電源に接続され、ドレインが前
記出力段回路の電源供給端子に接続されて、ゲートに前
記特定の制御信号が入力されるＰＭＯＳトランジスタに
より形成される第３のオーバーシュート防止回路と、を
備えて構成されることを特徴とする。また、本発明の定
電圧回路は、所定の基準電圧を入力して、当該基準電圧
に等しい電圧を出力するように動作する差動増幅回路
と、前記差動増幅回路の出力電圧の入力を受けて、前記
基準電圧入力に対応する定電圧を出力する出力段回路
と、所定の直流電源と接地電位との間に直列に接続され
る直流電源側の容量と接地電位側の抵抗とにより形成さ
れ、電源投入時に、前記容量と前記抵抗との接続点より
特定の制御信号を出力する充放電回路と、前記充放電回
路より出力される特定の制御信号により制御されて、前
記出力段回路の定電圧出力端子における電源投入時のオ
ーバーシュートの発生を抑制するオーバーシュート防止
回路と、を少くとも備えて構成される定電圧回路であっ
て、前記オーバーシュート防止回路が、前記出力段回路
の定電圧出力端子と前記接地電位との間に直列に接続さ
れる、定電圧出力端子側の抵抗および接地電位側の第１
のＮＭＯＳトランジスタにより 形成される第１のオーバ
ーシュート防止回路と、ドレインが前記差動増幅回路を
形成する一対の増幅段の低電位側共通接続点に接続さ
れ、ソースが前記接地電位に接続されて、ゲートに前記
特定の制御信号が入力される第２のＮＭＯＳトランジス
タにより形成される第２のオーバーシュート防止回路
と、ソースが前記直流電源に接続され、ドレインが前記
出力段回路の電源供給端子に接続されて、ゲートに前記
特定の制御信号が入力されるＰＭＯＳトランジスタによ
り形成される第３のオーバーシュート防止回路と、を備
えて構成されることを特徴とする。
【００１１】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１２】図１は本発明の第１の実施形態の構成を示
す回路図である。図１に示されるように、本実施形態
は、出力負荷抵抗ＲL および出力負荷容量ＣL を含む定
電圧出力負荷３に対応して、ＭＯＳトランジスタＴｒ1
〜Ｔｒ8 および定電流素子Ｉ1により形成される差動増
幅回路１と、ＰＭＯＳトランジスタＴｒ9 、抵抗Ｒ1 、
Ｒ2 および位相補償容量Ｃ1 により形成される出力段回
路２と、容量Ｃ2 および抵抗Ｒ3 により形成される充放
電回路４と、抵抗Ｒ4 およびＮＭＯＳトランジスタＴｒ
10により形成される直列回路とを備えて構成される。
す回路図である。図１に示されるように、本実施形態
は、出力負荷抵抗ＲL および出力負荷容量ＣL を含む定
電圧出力負荷３に対応して、ＭＯＳトランジスタＴｒ1
〜Ｔｒ8 および定電流素子Ｉ1により形成される差動増
幅回路１と、ＰＭＯＳトランジスタＴｒ9 、抵抗Ｒ1 、
Ｒ2 および位相補償容量Ｃ1 により形成される出力段回
路２と、容量Ｃ2 および抵抗Ｒ3 により形成される充放
電回路４と、抵抗Ｒ4 およびＮＭＯＳトランジスタＴｒ
10により形成される直列回路とを備えて構成される。
【００１３】本実施形態においては、図８の従来例の場
合と同様に、入力端子Ｔi は、当該定電圧回路に対する
基準電圧ＶREF の入力端子であり、出力端子Ｔo は、当
該定電圧回路より出力される定電圧ＶREG の出力端子で
ある。この定電圧回路は、負帰還増幅回路として構成さ
れており、差動増幅回路１は、電圧フォロワ回路として
形成され、出力端子Ｔo における出力電圧変動に対応し
て、当該差動増幅回路１により、ＭＯＳトランジスタＴ
ｒ6 のゲート電位は、入力端子Ｔi より入力される基準
電圧値ＶREF と等しくなるように制御されており、この
制御作用を受けて、ＰＭＯＳトランジスタＴｒ9 は、出
力端子Ｔo より出力される電圧値が、任意設定されるＶ
REF ＊（Ｒ1 ＋Ｒ2 ）／Ｒ2 の電圧値として保持される
ように制御されて、出力端子Ｔo からは所定の定電圧Ｖ
REG が出力される。この場合においては、出力端子Ｔo
から、抵抗Ｒ4 およびＮＭＯＳトランジスタＴｒ10を介
して接地点に電流が流れるが、その電流量は、ＮＭＯＳ
トランジスタＴｒ10のゲートに入力される、充放電回路
４からの制御電圧により制御される。
合と同様に、入力端子Ｔi は、当該定電圧回路に対する
基準電圧ＶREF の入力端子であり、出力端子Ｔo は、当
該定電圧回路より出力される定電圧ＶREG の出力端子で
ある。この定電圧回路は、負帰還増幅回路として構成さ
れており、差動増幅回路１は、電圧フォロワ回路として
形成され、出力端子Ｔo における出力電圧変動に対応し
て、当該差動増幅回路１により、ＭＯＳトランジスタＴ
ｒ6 のゲート電位は、入力端子Ｔi より入力される基準
電圧値ＶREF と等しくなるように制御されており、この
制御作用を受けて、ＰＭＯＳトランジスタＴｒ9 は、出
力端子Ｔo より出力される電圧値が、任意設定されるＶ
REF ＊（Ｒ1 ＋Ｒ2 ）／Ｒ2 の電圧値として保持される
ように制御されて、出力端子Ｔo からは所定の定電圧Ｖ
REG が出力される。この場合においては、出力端子Ｔo
から、抵抗Ｒ4 およびＮＭＯＳトランジスタＴｒ10を介
して接地点に電流が流れるが、その電流量は、ＮＭＯＳ
トランジスタＴｒ10のゲートに入力される、充放電回路
４からの制御電圧により制御される。
【００１４】電源投入時においては、前述の従来例にお
いて説明したように、一般に、出力段回路２に含まれる
ＰＭＯＳトランジスタＴｒ9 のゲート電位は接地電位と
なっているため、当該ＰＭＯＳトランジスタＴｒ9 は導
通状態となり、当該ＰＭＯＳトランジスタＴｒ9 を介し
て、出力端子Ｔo には電流が流れ出る状態となる。この
出力電流は、差動増幅回路１の制御動作により、ＰＭＯ
ＳトランジスタＴｒ9の電流を抑制しきれる状態となる
まで流れ続けるために、出力端子Ｔo において電流のオ
ーバーシュートが発生してしまうという状態となる。本
実施形態においては、このオーバーシュートを防止する
ために、充放電回路４を設けることにより、当該充放電
回路４内の容量Ｃ2 によって、ＮＭＯＳトランジスタＴ
ｒ10のゲート電位を電源電位に押し上げてやり、これに
より当該ＮＭＯＳトランジスタＴｒ10を導通状態とし
て、出力端子Ｔo の電荷を抵抗Ｒ4 を介して放電させ、
オーバーシュートした出力端子Ｔo の電圧が、定常状態
の電圧値となるまでの時間の短縮化が図られている。こ
の場合に、出力端子Ｔo の電圧が定常状態の電圧値に戻
るまでの時間は抵抗Ｒ4 の抵抗値によって定まり、その
時間経過後において、充放電回路４より出力される制御
電圧により、ＮＭＯＳトランジスタＴｒ10が非導通状態
となり、抵抗Ｒ4 およびＮＭＯＳトランジスタＴｒ10に
より形成される直列回路が遮断されるように、充放電回
路４を形成する容量Ｃ2 および抵抗Ｒ3の時定数が設定
される。また、ＮＭＯＳトランジスタＴｒ10のゲート電
位は、上記の容量Ｃ2 および抵抗Ｒ3 の時定数に従って
徐々に下降するために、スイッチングによって、出力端
子Ｔo にノイズが乗ることはなく、スムーズに定常状態
の電圧値に移行することができる。
いて説明したように、一般に、出力段回路２に含まれる
ＰＭＯＳトランジスタＴｒ9 のゲート電位は接地電位と
なっているため、当該ＰＭＯＳトランジスタＴｒ9 は導
通状態となり、当該ＰＭＯＳトランジスタＴｒ9 を介し
て、出力端子Ｔo には電流が流れ出る状態となる。この
出力電流は、差動増幅回路１の制御動作により、ＰＭＯ
ＳトランジスタＴｒ9の電流を抑制しきれる状態となる
まで流れ続けるために、出力端子Ｔo において電流のオ
ーバーシュートが発生してしまうという状態となる。本
実施形態においては、このオーバーシュートを防止する
ために、充放電回路４を設けることにより、当該充放電
回路４内の容量Ｃ2 によって、ＮＭＯＳトランジスタＴ
ｒ10のゲート電位を電源電位に押し上げてやり、これに
より当該ＮＭＯＳトランジスタＴｒ10を導通状態とし
て、出力端子Ｔo の電荷を抵抗Ｒ4 を介して放電させ、
オーバーシュートした出力端子Ｔo の電圧が、定常状態
の電圧値となるまでの時間の短縮化が図られている。こ
の場合に、出力端子Ｔo の電圧が定常状態の電圧値に戻
るまでの時間は抵抗Ｒ4 の抵抗値によって定まり、その
時間経過後において、充放電回路４より出力される制御
電圧により、ＮＭＯＳトランジスタＴｒ10が非導通状態
となり、抵抗Ｒ4 およびＮＭＯＳトランジスタＴｒ10に
より形成される直列回路が遮断されるように、充放電回
路４を形成する容量Ｃ2 および抵抗Ｒ3の時定数が設定
される。また、ＮＭＯＳトランジスタＴｒ10のゲート電
位は、上記の容量Ｃ2 および抵抗Ｒ3 の時定数に従って
徐々に下降するために、スイッチングによって、出力端
子Ｔo にノイズが乗ることはなく、スムーズに定常状態
の電圧値に移行することができる。
【００１５】次に、本発明の参考例について説明する。
図２は、当該参考例の構成を示す回路図である。図２に
示されるように、本参考例は、出力負荷抵抗ＲL および
出力負荷容量ＣL を含む定電圧出力負荷３に対応して、
ＭＯＳトランジスタＴｒ1 〜Ｔｒ8 および定電流素子Ｉ
1 により形成される差動増幅回路１と、ＰＭＯＳトラン
ジスタＴｒ9 、抵抗Ｒ1 、Ｒ2 および位相補償容量Ｃ1
により形成される出力段回路２と、容量Ｃ2 および抵抗
Ｒ3 により形成される充放電回路４と、ＮＭＯＳトラン
ジスタＴｒ11とを備えて構成される。本参考例の第１の
実施形態との相違点は、本参考例においては、図１の抵
抗Ｒ4 およびＮＭＯＳトランジスタＴｒ10による直列回
路が排除されており、代わりに、ＮＭＯＳトランジスタ
Ｔｒ11が、ＭＯＳトランジスタ６と接地点との間に接続
されて、当該ＮＭＯＳトランジスタＴｒ11のゲートに、
充放電回路４からの制御電圧が入力されていることであ
る。
図２は、当該参考例の構成を示す回路図である。図２に
示されるように、本参考例は、出力負荷抵抗ＲL および
出力負荷容量ＣL を含む定電圧出力負荷３に対応して、
ＭＯＳトランジスタＴｒ1 〜Ｔｒ8 および定電流素子Ｉ
1 により形成される差動増幅回路１と、ＰＭＯＳトラン
ジスタＴｒ9 、抵抗Ｒ1 、Ｒ2 および位相補償容量Ｃ1
により形成される出力段回路２と、容量Ｃ2 および抵抗
Ｒ3 により形成される充放電回路４と、ＮＭＯＳトラン
ジスタＴｒ11とを備えて構成される。本参考例の第１の
実施形態との相違点は、本参考例においては、図１の抵
抗Ｒ4 およびＮＭＯＳトランジスタＴｒ10による直列回
路が排除されており、代わりに、ＮＭＯＳトランジスタ
Ｔｒ11が、ＭＯＳトランジスタ６と接地点との間に接続
されて、当該ＮＭＯＳトランジスタＴｒ11のゲートに、
充放電回路４からの制御電圧が入力されていることであ
る。
【００１６】図２において、第１の実施形態の場合と同
様に、入力端子Ｔi は、当該定電圧回路に対する基準電
圧ＶREF の入力端子であり、出力端子Ｔo は、当該定電
圧回路より出力される定電圧ＶREG の出力端子である。
当該定電圧回路は、第１の実施形態と同様に負帰還増幅
回路として構成されており、差動増幅回路１は、電圧フ
ォロワ回路として形成され、出力端子Ｔo における出力
電圧変動に対応して、当該差動増幅回路１により、ＭＯ
ＳトランジスタＴｒ6 のゲート電位は、入力端子Ｔi よ
り入力される基準電圧値ＶREF と等しくなるように制御
され、これを受けて、ＰＭＯＳトランジスタＴｒ9 は、
出力端子Ｔo より出力される電圧値が、任意設定される
ＶREF ＊（Ｒ1 ＋Ｒ2 ）／Ｒ2 の電圧値として保持され
るように制御されて、出力端子Ｔo からは所定の定電圧
ＶREG が出力される。このように、定電圧出力に対応す
る出力電圧制御作用については、第１の実施形態の場合
と同様である。
様に、入力端子Ｔi は、当該定電圧回路に対する基準電
圧ＶREF の入力端子であり、出力端子Ｔo は、当該定電
圧回路より出力される定電圧ＶREG の出力端子である。
当該定電圧回路は、第１の実施形態と同様に負帰還増幅
回路として構成されており、差動増幅回路１は、電圧フ
ォロワ回路として形成され、出力端子Ｔo における出力
電圧変動に対応して、当該差動増幅回路１により、ＭＯ
ＳトランジスタＴｒ6 のゲート電位は、入力端子Ｔi よ
り入力される基準電圧値ＶREF と等しくなるように制御
され、これを受けて、ＰＭＯＳトランジスタＴｒ9 は、
出力端子Ｔo より出力される電圧値が、任意設定される
ＶREF ＊（Ｒ1 ＋Ｒ2 ）／Ｒ2 の電圧値として保持され
るように制御されて、出力端子Ｔo からは所定の定電圧
ＶREG が出力される。このように、定電圧出力に対応す
る出力電圧制御作用については、第１の実施形態の場合
と同様である。
【００１７】本参考例における電源投入時においては、
前述の第１の実施形態における電源投入時の場合と同様
に、オーバーシュートを防止するために充放電回路４を
設けることにより、当該充放電回路４内の容量Ｃ2 によ
って、ＮＭＯＳトランジスタＴｒ11のゲート電位が電源
電位に押し上げられ、これにより当該ＮＭＯＳトランジ
スタＴｒ11が導通状態となって差動増幅回路１の回路電
流が増大され、この電流増の影響を受けて、出力段回路
２に含まれるＰＭＯＳトランジスタＴｒ9 に対する制御
作用が高速化される。このＰＭＯＳトランジスタＴｒ9
に対する制御作用の高速化により、出力端子Ｔo におけ
る電圧が定常状態の電圧値に戻るまでの時間が短縮化さ
れる。そして、出力端子Ｔo における電圧が定常状態の
電圧値に戻ると同時に、ＮＭＯＳトランジスタＴｒ11が
非導通状態となるように、充放電回路４を形成する容量
Ｃ2 および抵抗Ｒ3 の時定数が設定される。このように
することにより、ＮＭＯＳトランジスタＴｒ11のゲート
電位は、上記の容量Ｃ2 および抵抗Ｒ3 の時定数に従っ
て徐々に下降するために、スイッチングによって、出力
端子Ｔo にノイズが乗ることはなく、スムーズに定常状
態の電圧値に移行することができる。
前述の第１の実施形態における電源投入時の場合と同様
に、オーバーシュートを防止するために充放電回路４を
設けることにより、当該充放電回路４内の容量Ｃ2 によ
って、ＮＭＯＳトランジスタＴｒ11のゲート電位が電源
電位に押し上げられ、これにより当該ＮＭＯＳトランジ
スタＴｒ11が導通状態となって差動増幅回路１の回路電
流が増大され、この電流増の影響を受けて、出力段回路
２に含まれるＰＭＯＳトランジスタＴｒ9 に対する制御
作用が高速化される。このＰＭＯＳトランジスタＴｒ9
に対する制御作用の高速化により、出力端子Ｔo におけ
る電圧が定常状態の電圧値に戻るまでの時間が短縮化さ
れる。そして、出力端子Ｔo における電圧が定常状態の
電圧値に戻ると同時に、ＮＭＯＳトランジスタＴｒ11が
非導通状態となるように、充放電回路４を形成する容量
Ｃ2 および抵抗Ｒ3 の時定数が設定される。このように
することにより、ＮＭＯＳトランジスタＴｒ11のゲート
電位は、上記の容量Ｃ2 および抵抗Ｒ3 の時定数に従っ
て徐々に下降するために、スイッチングによって、出力
端子Ｔo にノイズが乗ることはなく、スムーズに定常状
態の電圧値に移行することができる。
【００１８】次に、本発明の第２の実施形態について説
明する。図３は、当該第２の実施形態の構成を示す回路
図である。図３に示されるように、本実施形態は、出力
負荷抵抗ＲL および出力負荷容量ＣL を含む定電圧出力
負荷３に対応して、ＭＯＳトランジスタＴｒ1 〜Ｔｒ8
および定電流素子Ｉ1 により形成される差動増幅回路１
と、ＰＭＯＳトランジスタＴｒ9 、抵抗Ｒ1 、Ｒ2 およ
び位相補償容量Ｃ1 により形成される出力段回路２と、
容量Ｃ2 および抵抗Ｒ3 により形成される充放電回路４
と、ＰＭＯＳトランジスタＴｒ12とを備えて構成され
る。本実施形態の第１の実施形態との相違点は、本実施
形態においては、図１の抵抗Ｒ4 およびＮＭＯＳトラン
ジスタＴｒ10による直列回路が排除されており、代わり
に、ＰＭＯＳトランジスタＴｒ 12 が、電源電圧ＶCCとＰ
ＭＯＳトランジスタＴｒ9 との間に接続されて、当該Ｐ
ＭＯＳトランジスタＴｒ12のゲートに、充放電回路４か
らの制御電圧が入力されていることである。
明する。図３は、当該第２の実施形態の構成を示す回路
図である。図３に示されるように、本実施形態は、出力
負荷抵抗ＲL および出力負荷容量ＣL を含む定電圧出力
負荷３に対応して、ＭＯＳトランジスタＴｒ1 〜Ｔｒ8
および定電流素子Ｉ1 により形成される差動増幅回路１
と、ＰＭＯＳトランジスタＴｒ9 、抵抗Ｒ1 、Ｒ2 およ
び位相補償容量Ｃ1 により形成される出力段回路２と、
容量Ｃ2 および抵抗Ｒ3 により形成される充放電回路４
と、ＰＭＯＳトランジスタＴｒ12とを備えて構成され
る。本実施形態の第１の実施形態との相違点は、本実施
形態においては、図１の抵抗Ｒ4 およびＮＭＯＳトラン
ジスタＴｒ10による直列回路が排除されており、代わり
に、ＰＭＯＳトランジスタＴｒ 12 が、電源電圧ＶCCとＰ
ＭＯＳトランジスタＴｒ9 との間に接続されて、当該Ｐ
ＭＯＳトランジスタＴｒ12のゲートに、充放電回路４か
らの制御電圧が入力されていることである。
【００１９】図３において、本実施形態における出力端
子Ｔo の出力電圧に対する電圧制御作用については、前
述の第１の実施形態および参考例の場合と同様である。
本実施形態における電源投入時においては、前述の第１
の実施形態および参考例の場合と同様に、出力端子Ｔo
におけるオーバーシュートを防止するために充放電回路
４を設けることにより、当該充放電回路４内の容量Ｃ2
によって、ＰＭＯＳトランジスタＴｒ12のゲート電位が
電源電位に押し上げられる。これにより当該ＰＭＯＳト
ランジスタＴｒ12に直列接続されるＰＭＯＳトランジス
タＴｒ9 の電流量が抑制されて、出力端子Ｔo に発生す
るオーバーシュートが抑圧され、当該出力端子Ｔo の電
圧が定常状態の電圧値に戻るまでの時間が短縮される。
この場合に、ＰＭＯＳトランジスタＴｒ12により抑制さ
れる電流量、および充放電回路４を形成する容量Ｃ2 お
よび抵抗Ｒ3 の時定数は、出力端子Ｔo におけるダンピ
ングファクタが最適化されるように設定される。また、
このようにすることにより、ＰＭＯＳトランジスタＴｒ
12のゲート電位は、上記の容量Ｃ2 および抵抗Ｒ3の時
定数に従って徐々に下降するために、スイッチングによ
って、出力端子Ｔoにノイズが乗ることはなく、スムー
ズに定常状態の電圧値に移行することができる。
子Ｔo の出力電圧に対する電圧制御作用については、前
述の第１の実施形態および参考例の場合と同様である。
本実施形態における電源投入時においては、前述の第１
の実施形態および参考例の場合と同様に、出力端子Ｔo
におけるオーバーシュートを防止するために充放電回路
４を設けることにより、当該充放電回路４内の容量Ｃ2
によって、ＰＭＯＳトランジスタＴｒ12のゲート電位が
電源電位に押し上げられる。これにより当該ＰＭＯＳト
ランジスタＴｒ12に直列接続されるＰＭＯＳトランジス
タＴｒ9 の電流量が抑制されて、出力端子Ｔo に発生す
るオーバーシュートが抑圧され、当該出力端子Ｔo の電
圧が定常状態の電圧値に戻るまでの時間が短縮される。
この場合に、ＰＭＯＳトランジスタＴｒ12により抑制さ
れる電流量、および充放電回路４を形成する容量Ｃ2 お
よび抵抗Ｒ3 の時定数は、出力端子Ｔo におけるダンピ
ングファクタが最適化されるように設定される。また、
このようにすることにより、ＰＭＯＳトランジスタＴｒ
12のゲート電位は、上記の容量Ｃ2 および抵抗Ｒ3の時
定数に従って徐々に下降するために、スイッチングによ
って、出力端子Ｔoにノイズが乗ることはなく、スムー
ズに定常状態の電圧値に移行することができる。
【００２０】次に、本発明の第３の実施形態について説
明する。図４は、当該第３の実施形態の構成を示す回路
図である。図４に示されるように、本実施形態は、出力
負荷抵抗ＲL および出力負荷容量ＣL を含む定電圧出力
負荷３に対応して、ＭＯＳトランジスタＴｒ1 〜Ｔｒ8
および定電流素子Ｉ1 により形成される差動増幅回路１
と、ＰＭＯＳトランジスタＴｒ9 、抵抗Ｒ1 、Ｒ2 およ
び位相補償容量Ｃ1 により形成される出力段回路２と、
容量Ｃ2 および抵抗Ｒ3 により形成される充放電回路４
と、抵抗Ｒ4 およびＮＭＯＳトランジスタＴｒ10により
形成される直列回路と、ＮＭＯＳトランジスタＴｒ11と
を備えて構成される。即ち、本実施形態は、前述の第１
の実施形態と参考例におけるオーバーシュート対策付加
回路が融合されて構成されている。
明する。図４は、当該第３の実施形態の構成を示す回路
図である。図４に示されるように、本実施形態は、出力
負荷抵抗ＲL および出力負荷容量ＣL を含む定電圧出力
負荷３に対応して、ＭＯＳトランジスタＴｒ1 〜Ｔｒ8
および定電流素子Ｉ1 により形成される差動増幅回路１
と、ＰＭＯＳトランジスタＴｒ9 、抵抗Ｒ1 、Ｒ2 およ
び位相補償容量Ｃ1 により形成される出力段回路２と、
容量Ｃ2 および抵抗Ｒ3 により形成される充放電回路４
と、抵抗Ｒ4 およびＮＭＯＳトランジスタＴｒ10により
形成される直列回路と、ＮＭＯＳトランジスタＴｒ11と
を備えて構成される。即ち、本実施形態は、前述の第１
の実施形態と参考例におけるオーバーシュート対策付加
回路が融合されて構成されている。
【００２１】図４において、本実施形態における電源投
入時においては、充放電回路４内の容量Ｃ2 によって、
ＮＭＯＳトランジスタＴｒ10のゲート電位が電源電位に
押し上げられるとともに、ＮＭＯＳトランジスタＴｒ11
のゲート電位も電源電位に押し上げられる。これにより
当該ＮＭＯＳトランジスタＴｒ10は導通状態となって、
出力端子Ｔo の電荷が抵抗Ｒ4 を介して放電され、また
同時に、ＮＭＯＳトランジスタＴｒ11が導通状態となっ
て、差動増幅回路１の回路電流が増大され、この電流増
の影響を受けて、出力段回路２に含まれるＰＭＯＳトラ
ンジスタＴｒ9に対する制御作用が高速化される。従っ
て、これらのＮＭＯＳトランジスタＴｒ10およびＮＭＯ
ＳトランジスタＴｒ11の連動動作を介して、オーバーシ
ュートした出力端子Ｔo の電圧が、定常状態の電圧値と
なるまでの時間が著しく短縮され、前述の第１の実施形
態および参考例の場合に対比して、当該時間短縮効果が
更に改善されるという利点がある。
入時においては、充放電回路４内の容量Ｃ2 によって、
ＮＭＯＳトランジスタＴｒ10のゲート電位が電源電位に
押し上げられるとともに、ＮＭＯＳトランジスタＴｒ11
のゲート電位も電源電位に押し上げられる。これにより
当該ＮＭＯＳトランジスタＴｒ10は導通状態となって、
出力端子Ｔo の電荷が抵抗Ｒ4 を介して放電され、また
同時に、ＮＭＯＳトランジスタＴｒ11が導通状態となっ
て、差動増幅回路１の回路電流が増大され、この電流増
の影響を受けて、出力段回路２に含まれるＰＭＯＳトラ
ンジスタＴｒ9に対する制御作用が高速化される。従っ
て、これらのＮＭＯＳトランジスタＴｒ10およびＮＭＯ
ＳトランジスタＴｒ11の連動動作を介して、オーバーシ
ュートした出力端子Ｔo の電圧が、定常状態の電圧値と
なるまでの時間が著しく短縮され、前述の第１の実施形
態および参考例の場合に対比して、当該時間短縮効果が
更に改善されるという利点がある。
【００２２】次に、本発明の第４の実施形態について説
明する。図５は、当該第４の実施形態の構成を示す回路
図である。図５に示されるように、本実施形態は、出力
負荷抵抗ＲL および出力負荷容量ＣL を含む定電圧出力
負荷３に対応して、ＭＯＳトランジスタＴｒ1 〜Ｔｒ8
および定電流素子Ｉ1 により形成される差動増幅回路１
と、ＰＭＯＳトランジスタＴｒ9 、抵抗Ｒ1 、Ｒ2 およ
び位相補償容量Ｃ1 により形成される出力段回路２と、
容量Ｃ2 および抵抗Ｒ3 により形成される充放電回路４
と、抵抗Ｒ4 およびＮＭＯＳトランジスタＴｒ10により
形成される直列回路と、ＰＭＯＳトランジスタＴｒ12と
を備えて構成される。即ち、本実施形態は、前述の第１
の実施形態と第２の実施形態におけるオーバーシュート
対策付加回路が融合されて構成されている。
明する。図５は、当該第４の実施形態の構成を示す回路
図である。図５に示されるように、本実施形態は、出力
負荷抵抗ＲL および出力負荷容量ＣL を含む定電圧出力
負荷３に対応して、ＭＯＳトランジスタＴｒ1 〜Ｔｒ8
および定電流素子Ｉ1 により形成される差動増幅回路１
と、ＰＭＯＳトランジスタＴｒ9 、抵抗Ｒ1 、Ｒ2 およ
び位相補償容量Ｃ1 により形成される出力段回路２と、
容量Ｃ2 および抵抗Ｒ3 により形成される充放電回路４
と、抵抗Ｒ4 およびＮＭＯＳトランジスタＴｒ10により
形成される直列回路と、ＰＭＯＳトランジスタＴｒ12と
を備えて構成される。即ち、本実施形態は、前述の第１
の実施形態と第２の実施形態におけるオーバーシュート
対策付加回路が融合されて構成されている。
【００２３】図５において、本実施形態における電源投
入時においては、充放電回路４内の容量Ｃ2 によって、
ＮＭＯＳトランジスタＴｒ10のゲート電位が電源電位に
押し上げられるとともに、ＰＭＯＳトランジスタＴｒ12
のゲート電位も電源電位に押し上げられる。これにより
当該ＮＭＯＳトランジスタＴｒ10は導通状態となって、
出力端子Ｔo の電荷が抵抗Ｒ4 を介して放電され、また
同時に、ＰＭＯＳトランジスタＴｒ12に直列接続される
ＰＭＯＳトランジスタＴｒ9 の電流量が抑制されて、出
力端子Ｔo に発生するオーバーシュートが抑圧される状
態となる。従って、これらのＮＭＯＳトランジスタＴｒ
10およびＰＭＯＳトランジスタＴｒ12の連動動作を介し
て、オーバーシュートした出力端子Ｔo の電圧が、定常
状態の電圧値となるまでの時間が著しく短縮され、前述
の第１および第２の実施形態の場合に対比して、当該時
間短縮効果が更に改善されるという利点がある。
入時においては、充放電回路４内の容量Ｃ2 によって、
ＮＭＯＳトランジスタＴｒ10のゲート電位が電源電位に
押し上げられるとともに、ＰＭＯＳトランジスタＴｒ12
のゲート電位も電源電位に押し上げられる。これにより
当該ＮＭＯＳトランジスタＴｒ10は導通状態となって、
出力端子Ｔo の電荷が抵抗Ｒ4 を介して放電され、また
同時に、ＰＭＯＳトランジスタＴｒ12に直列接続される
ＰＭＯＳトランジスタＴｒ9 の電流量が抑制されて、出
力端子Ｔo に発生するオーバーシュートが抑圧される状
態となる。従って、これらのＮＭＯＳトランジスタＴｒ
10およびＰＭＯＳトランジスタＴｒ12の連動動作を介し
て、オーバーシュートした出力端子Ｔo の電圧が、定常
状態の電圧値となるまでの時間が著しく短縮され、前述
の第１および第２の実施形態の場合に対比して、当該時
間短縮効果が更に改善されるという利点がある。
【００２４】次に、本発明の第５の実施形態について説
明する。図６は、当該第５の実施形態の構成を示す回路
図である。図６に示されるように、本実施形態は、出力
負荷抵抗ＲL および出力負荷容量ＣL を含む定電圧出力
負荷３に対応して、ＭＯＳトランジスタＴｒ1 〜Ｔｒ8
および定電流素子Ｉ1 により形成される差動増幅回路１
と、ＰＭＯＳトランジスタＴｒ9 、抵抗Ｒ1 、Ｒ2 およ
び位相補償容量Ｃ1 により形成される出力段回路２と、
容量Ｃ2 および抵抗Ｒ3 により形成される充放電回路４
と、ＮＭＯＳトランジスタＴｒ11と、ＰＭＯＳトランジ
スタＴｒ12とを備えて構成される。即ち、本実施形態
は、前述の参考例と第２の実施形態におけるオーバーシ
ュート対策付加回路が融合されて構成されている。
明する。図６は、当該第５の実施形態の構成を示す回路
図である。図６に示されるように、本実施形態は、出力
負荷抵抗ＲL および出力負荷容量ＣL を含む定電圧出力
負荷３に対応して、ＭＯＳトランジスタＴｒ1 〜Ｔｒ8
および定電流素子Ｉ1 により形成される差動増幅回路１
と、ＰＭＯＳトランジスタＴｒ9 、抵抗Ｒ1 、Ｒ2 およ
び位相補償容量Ｃ1 により形成される出力段回路２と、
容量Ｃ2 および抵抗Ｒ3 により形成される充放電回路４
と、ＮＭＯＳトランジスタＴｒ11と、ＰＭＯＳトランジ
スタＴｒ12とを備えて構成される。即ち、本実施形態
は、前述の参考例と第２の実施形態におけるオーバーシ
ュート対策付加回路が融合されて構成されている。
【００２５】図６において、本実施形態における電源投
入時においては、充放電回路４内の容量Ｃ2 によって、
ＮＭＯＳトランジスタＴｒ11のゲート電位が電源電位に
押し上げられるとともに、ＰＭＯＳトランジスタＴｒ12
のゲート電位も電源電位に押し上げられる。これによ
り、当該ＮＭＯＳトランジスタＴｒ11が導通状態となっ
て差動増幅回路１の回路電流が増大され、この電流増の
影響を受けて、出力段回路２に含まれるＰＭＯＳトラン
ジスタＴｒ9 に対する制御作用が高速化されるともに、
同時に、ＰＭＯＳトランジスタＴｒ12に直列接続される
ＰＭＯＳトランジスタＴｒ9 の電流量が抑制されて、出
力端子Ｔo に発生するオーバーシュートが抑圧される状
態となる。従って、これらのＮＭＯＳトランジスタＴｒ
11およびＰＭＯＳトランジスタＴｒ12の連動動作を介し
て、オーバーシュートした出力端子Ｔo の電圧が、定常
状態の電圧値となるまでの時間が著しく短縮され、前述
の参考例および第２の実施形態の場合に対比して、当該
時間短縮効果が更に改善されるという利点がある。
入時においては、充放電回路４内の容量Ｃ2 によって、
ＮＭＯＳトランジスタＴｒ11のゲート電位が電源電位に
押し上げられるとともに、ＰＭＯＳトランジスタＴｒ12
のゲート電位も電源電位に押し上げられる。これによ
り、当該ＮＭＯＳトランジスタＴｒ11が導通状態となっ
て差動増幅回路１の回路電流が増大され、この電流増の
影響を受けて、出力段回路２に含まれるＰＭＯＳトラン
ジスタＴｒ9 に対する制御作用が高速化されるともに、
同時に、ＰＭＯＳトランジスタＴｒ12に直列接続される
ＰＭＯＳトランジスタＴｒ9 の電流量が抑制されて、出
力端子Ｔo に発生するオーバーシュートが抑圧される状
態となる。従って、これらのＮＭＯＳトランジスタＴｒ
11およびＰＭＯＳトランジスタＴｒ12の連動動作を介し
て、オーバーシュートした出力端子Ｔo の電圧が、定常
状態の電圧値となるまでの時間が著しく短縮され、前述
の参考例および第２の実施形態の場合に対比して、当該
時間短縮効果が更に改善されるという利点がある。
【００２６】次に、本発明の第６の実施形態について説
明する。図７は、当該第６の実施形態の構成を示す回路
図である。図７に示されるように、本実施形態は、出力
負荷抵抗ＲL および出力負荷容量ＣL を含む定電圧出力
負荷３に対応して、ＭＯＳトランジスタＴｒ1 〜Ｔｒ8
および定電流素子Ｉ1 により形成される差動増幅回路１
と、ＰＭＯＳトランジスタＴｒ9 、抵抗Ｒ1 、Ｒ2 およ
び位相補償容量Ｃ1 により形成される出力段回路２と、
容量Ｃ2 および抵抗Ｒ3 により形成される充放電回路４
と、抵抗Ｒ4 およびＮＭＯＳトランジスタＴｒ10により
形成される直列回路と、ＮＭＯＳトランジスタＴｒ
11と、ＰＭＯＳトランジスタＴｒ12とを備えて構成され
る。即ち、本実施形態は、前述の第１の実施形態、参考
例および第２の実施形態におけるオーバーシュート対策
付加回路が融合されて構成されている。
明する。図７は、当該第６の実施形態の構成を示す回路
図である。図７に示されるように、本実施形態は、出力
負荷抵抗ＲL および出力負荷容量ＣL を含む定電圧出力
負荷３に対応して、ＭＯＳトランジスタＴｒ1 〜Ｔｒ8
および定電流素子Ｉ1 により形成される差動増幅回路１
と、ＰＭＯＳトランジスタＴｒ9 、抵抗Ｒ1 、Ｒ2 およ
び位相補償容量Ｃ1 により形成される出力段回路２と、
容量Ｃ2 および抵抗Ｒ3 により形成される充放電回路４
と、抵抗Ｒ4 およびＮＭＯＳトランジスタＴｒ10により
形成される直列回路と、ＮＭＯＳトランジスタＴｒ
11と、ＰＭＯＳトランジスタＴｒ12とを備えて構成され
る。即ち、本実施形態は、前述の第１の実施形態、参考
例および第２の実施形態におけるオーバーシュート対策
付加回路が融合されて構成されている。
【００２７】図７において、本実施形態における電源投
入時においては、充放電回路４内の容量Ｃ2 によって、
ＮＭＯＳトランジスタＴｒ10のゲート電位が電源電位に
押し上げられるとともに、ＮＭＯＳトランジスタＴｒ11
のゲート電位およびＰＭＯＳトランジスタＴｒ12のゲー
ト電位も電源電位に押し上げられる。これにより、当該
ＮＭＯＳトランジスタＴｒ10は導通状態となって、出力
端子Ｔo の電荷が抵抗Ｒ4 を介して放電され、同時に、
ＮＭＯＳトランジスタＴｒ11が導通状態となって、差動
増幅回路１の回路電流が増大され、この電流増の影響を
受けて、出力段回路２に含まれるＰＭＯＳトランジスタ
Ｔｒ9 に対する制御作用が高速化されるとともに、更
に、ＰＭＯＳトランジスタＴｒ12に直列接続されるＰＭ
ＯＳトランジスタＴｒ9 の電流量が抑制されて、出力端
子Ｔo に発生するオーバーシュートが抑圧される状態と
なる。従って、これらのＮＭＯＳトランジスタＴｒ10、
ＮＭＯＳトランジスタＴｒ11およびＰＭＯＳトランジス
タＴｒ12の連動動作を介して、オーバーシュートした出
力端子Ｔo の電圧が、定常状態の電圧値となるまでの時
間が著しく短縮され、前述の各実施形態の場合に対比し
て、当該時間短縮効果が更に改善されるという利点があ
る。
入時においては、充放電回路４内の容量Ｃ2 によって、
ＮＭＯＳトランジスタＴｒ10のゲート電位が電源電位に
押し上げられるとともに、ＮＭＯＳトランジスタＴｒ11
のゲート電位およびＰＭＯＳトランジスタＴｒ12のゲー
ト電位も電源電位に押し上げられる。これにより、当該
ＮＭＯＳトランジスタＴｒ10は導通状態となって、出力
端子Ｔo の電荷が抵抗Ｒ4 を介して放電され、同時に、
ＮＭＯＳトランジスタＴｒ11が導通状態となって、差動
増幅回路１の回路電流が増大され、この電流増の影響を
受けて、出力段回路２に含まれるＰＭＯＳトランジスタ
Ｔｒ9 に対する制御作用が高速化されるとともに、更
に、ＰＭＯＳトランジスタＴｒ12に直列接続されるＰＭ
ＯＳトランジスタＴｒ9 の電流量が抑制されて、出力端
子Ｔo に発生するオーバーシュートが抑圧される状態と
なる。従って、これらのＮＭＯＳトランジスタＴｒ10、
ＮＭＯＳトランジスタＴｒ11およびＰＭＯＳトランジス
タＴｒ12の連動動作を介して、オーバーシュートした出
力端子Ｔo の電圧が、定常状態の電圧値となるまでの時
間が著しく短縮され、前述の各実施形態の場合に対比し
て、当該時間短縮効果が更に改善されるという利点があ
る。
【００２８】なお、前記第３、第４、第５および第６の
実施形態における出力電圧制御作用については説明が省
略されているが、これらの出力電圧制御作用については
第１の実施形態、参考例および第２の実施形態の場合と
同様であり、また、スイッチングにより、出力端子Ｔo
にノイズが乗ることがなく、当該出力端子Ｔo の電圧が
スムーズに定常状態の電圧に移行する動作についても、
これらの第１の実施形態、参考例および第２の実施形態
の場合と全く同様である。
実施形態における出力電圧制御作用については説明が省
略されているが、これらの出力電圧制御作用については
第１の実施形態、参考例および第２の実施形態の場合と
同様であり、また、スイッチングにより、出力端子Ｔo
にノイズが乗ることがなく、当該出力端子Ｔo の電圧が
スムーズに定常状態の電圧に移行する動作についても、
これらの第１の実施形態、参考例および第２の実施形態
の場合と全く同様である。
【００２９】なお、図１乃至図７に示される前記第１の
実施形態、参考例、第２、第３、第４、第５、および第
６の実施形態の回路図において、ＭＯＳトランジスタと
して記載されている半導体素子は、当該ＭＯＳトランジ
スタとして、ＰＭＯＳトランジスタを用いてこれらの定
電圧回路を構成してもよく、或はまた、ＮＭＯＳトラン
ジスタを用いてこれらの定電圧回路を構成してもよいこ
とを意味しており、図面の輻輳化を避けるために、一括
してＭＯＳトランジスタとして記載されている。
実施形態、参考例、第２、第３、第４、第５、および第
６の実施形態の回路図において、ＭＯＳトランジスタと
して記載されている半導体素子は、当該ＭＯＳトランジ
スタとして、ＰＭＯＳトランジスタを用いてこれらの定
電圧回路を構成してもよく、或はまた、ＮＭＯＳトラン
ジスタを用いてこれらの定電圧回路を構成してもよいこ
とを意味しており、図面の輻輳化を避けるために、一括
してＭＯＳトランジスタとして記載されている。
【００３０】
【発明の効果】以上説明したように、本発明は、差動増
幅回路および出力段回路を含む定電圧回路に適用され
て、容量および抵抗により形成される充放電回路を設け
て、これらの容量および抵抗の時定数を適宜に設定し、
当該充放電回路より出力される制御信号により、出力端
子の電荷を放電させる手法、前記出力段回路の制御作用
を高速化する手法、および前記出力段回路の電流を抑制
する手法を用いることにより、電源の投入時において、
出力端子に生起するオーバーシュートの発生を未然に防
止することができるとともに、当該出力端子の電圧をス
ムーズに定常状態の電圧に移行させることができるとい
う効果がある。
幅回路および出力段回路を含む定電圧回路に適用され
て、容量および抵抗により形成される充放電回路を設け
て、これらの容量および抵抗の時定数を適宜に設定し、
当該充放電回路より出力される制御信号により、出力端
子の電荷を放電させる手法、前記出力段回路の制御作用
を高速化する手法、および前記出力段回路の電流を抑制
する手法を用いることにより、電源の投入時において、
出力端子に生起するオーバーシュートの発生を未然に防
止することができるとともに、当該出力端子の電圧をス
ムーズに定常状態の電圧に移行させることができるとい
う効果がある。
【図１】本発明の第１の実施形態の構成を示す回路図で
ある。
ある。
【図２】本発明の参考例の構成を示す回路図である。
【図３】本発明の第２の実施形態の構成を示す回路図で
ある。
ある。
【図４】本発明の第３の実施形態の構成を示す回路図で
ある。
ある。
【図５】本発明の第４の実施形態の構成を示す回路図で
ある。
ある。
【図６】本発明の第５の実施形態の構成を示す回路図で
ある。
ある。
【図７】本発明の第６の実施形態の構成を示す回路図で
ある。
ある。
【図８】従来例の構成を示す回路図である。
【図９】他の従来例の構成を示す回路図である。
【図１０】他の従来例の構成を示す回路図である。
１ 差動増幅回路 ２ 出力段回路 ３ 出力負荷回路 ４ 充放電回路 Ｔｒ1 〜Ｔｒ8 ＭＯＳトランジスタ Ｔｒ9 、Ｔｒ12 ＰＭＯＳトランジスタ Ｔｒ10、Ｔｒ11 ＮＭＯＳトランジスタ Ｉ1 定電流素子 Ｉ21〜Ｉ23 定電流源 Ｔi 入力端子 Ｔo 出力端子 Ｔｒ21、Ｔｒ22 ＰＮＰトランジスタ Ｔｒ23〜Ｔｒ32 ＮＰＮトランジスタ Ｄ21、Ｄ22 ダイオード ＣＯＭＰ 電圧比較回路 Ｒ1 〜Ｒ4 、Ｒ21〜Ｒ24 抵抗 ＲL 出力負荷抵抗 Ｃ1 位相補償容量 Ｃ2 、Ｃ21、Ｃ22 容量 ＣL 出力負荷容量
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/56 310 G05F 3/24
Claims (6)
- 【請求項１】 所定の基準電圧を入力して、当該基準電
圧に等しい電圧を出力するように動作する差動増幅回路
と、前記差動増幅回路の出力電圧の入力を受けて、前記
基準電圧入力に対応する定電圧を出力する出力段回路
と、所定の直流電源と接地電位との間に直列に接続され
る直流電源側の容量と接地電位側の抵抗とにより形成さ
れ、電源投入時に、前記容量と前記抵抗との接続点より
特定の制御信号を出力する充放電回路と、前記充放電回
路より出力される特定の制御信号により制御されて、前
記出力段回路の定電圧出力端子における電源投入時のオ
ーバーシュートの発生を抑制するオーバーシュート防止
回路と、を少くとも備えて構成される定電圧回路であっ
て、前記オーバーシュート防止回路が、前記出力段回路
の定電圧出力端子と前記接地電位との間に直列に接続さ
れる定電圧出力端子側の抵抗と接地電位側の第１のＮＭ
ＯＳトランジスタとによりに形成され、当該第１のＮＭ
ＯＳトランジスタのゲートに前記特定の制御信号が入力
される第１のオーバーシュート防止回路として構成され
ることを特徴とする定電圧回路。 - 【請求項２】 所定の基準電圧を入力して、当該基準電
圧に等しい電圧を出力するように動作する差動増幅回路
と、前記差動増幅回路の出力電圧の入力を受けて、前記
基準電圧入力に対応する定電圧を出力する出力段回路
と、所定の直流電源と接地電位との間に直列に接続され
る直流電源側の容量と接地電位側の抵抗とにより形成さ
れ、電源投入時に、前記容量と前記抵抗との接続点より
特定の制御信号を出力する充放電回路と、前記充放電回
路より出力される特定の制御信号により制御されて、前
記出力段回路の定電圧出力端子における電源投入時のオ
ーバーシュートの発生を抑制するオーバーシュート防止
回路と、を少くとも備えて構成される定電圧回路であっ
て、前記オーバーシュート防止回路が、ソースが前記直
流電源に接続され、ドレインが前記出力段回路の電源供
給端子に接続されて、ゲートに前記特定の制御信号が入
力されるＰＭＯＳトランジスタにより形成される第３の
オーバーシュート防止回路として構成されることを特徴
とする定電圧回路。 - 【請求項３】 所定の基準電圧を入力して、当該基準電
圧に等しい電圧を出力するように動作する差動増幅回路
と、前記差動増幅回路の出力電圧の入力を受 けて、前記
基準電圧入力に対応する定電圧を出力する出力段回路
と、所定の直流電源と接地電位との間に直列に接続され
る直流電源側の容量と接地電位側の抵抗とにより形成さ
れ、電源投入時に、前記容量と前記抵抗との接続点より
特定の制御信号を出力する充放電回路と、前記充放電回
路より出力される特定の制御信号により制御されて、前
記出力段回路の定電圧出力端子における電源投入時のオ
ーバーシュートの発生を抑制するオーバーシュート防止
回路と、を少くとも備えて構成される定電圧回路であっ
て、前記オーバーシュート防止回路が、前記出力段回路
の定電圧出力端子と前記接地電位との間に直列に接続さ
れる、定電圧出力端子側の抵抗および接地電位側の第１
のＮＭＯＳトランジスタにより形成される第１のオーバ
ーシュート防止回路と、ドレインが前記差動増幅回路を
形成する一対の増幅段の低電位側共通接続点に接続さ
れ、ソースが前記接地電位に接続されて、ゲートに前記
特定の制御信号が入力される第２のＮＭＯＳトランジス
タにより形成される第２のオーバーシュート防止回路
と、を備えて構成されることを特徴とする定電圧回路。 - 【請求項４】 所定の基準電圧を入力して、当該基準電
圧に等しい電圧を出力するように動作する差動増幅回路
と、前記差動増幅回路の出力電圧の入力を受けて、前記
基準電圧入力に対応する定電圧を出力する出力段回路
と、所定の直流電源と接地電位との間に直列に接続され
る直流電源側の容量と接地電位側の抵抗とにより形成さ
れ、電源投入時に、前記容量と前記抵抗との接続点より
特定の制御信号を出力する充放電回路と、前記充放電回
路より出力される特定の制御信号により制御されて、前
記出力段回路の定電圧出力端子における電源投入時のオ
ーバーシュートの発生を抑制するオーバーシュート防止
回路と、を少くとも備えて構成される定電圧回路であっ
て、前記オーバーシュート防止回路が、前記出力段回路
の定電圧出力端子と前記接地電位との間に直列に接続さ
れる、定電圧出力端子側の抵抗および接地電位側の第１
のＮＭＯＳトランジスタにより形成される第１のオーバ
ーシュート防止回路と、ソースが前記直流電源に接続さ
れ、ドレインが前記出力段回路の電源供給端子に接続さ
れて、ゲートに前記特定の制御信号が入力されるＰＭＯ
Ｓトランジスタにより形成される第３のオーバーシュー
ト防止回路と、を備えて構成されることを特徴とする定
電圧回路。 - 【請求項５】 所定の基準電圧を入力して、当該基準電
圧に等しい電圧を出力するように動作する差動増幅回路
と、前記差動増幅回路の出力電圧の入力を受けて、前記
基準電圧入力に対応する定電圧を出力する出力段回路
と、所定の直流電源と接地電位との間に直列に接続され
る直流電源側の容量と接地電位側の抵抗とにより形成さ
れ、電源投入時に、前記容量と前記抵抗との接続点より
特定の制御信号を出力する充放電回路と、前記充放電回
路より出力される特定の制御信号により制御されて、前
記出力段回路の定電圧出力端子における電源投入時のオ
ーバーシュートの発生を抑制するオーバーシュート防止
回路と、を少くとも備えて構成される定電圧回路であっ
て、前記オーバーシュート防止回路が、ドレインが前記
差動増幅回路を形成する一対の増幅段の低電位側共通接
続点に接続され、ソースが前記接地電位に接続されて、
ゲートに前記特定の制御信号が入力される第２のＮＭＯ
Ｓトランジスタと、ソースが前記直流電源に接続され、
ドレインが前記出力段回路の電源供給端子に接続され
て、ゲートに前記特定の制御信号が入力されるＰＭＯＳ
トランジスタにより形成される第３のオーバーシュート
防止回路と、を備えて構成されることを特徴とする定電
圧回路。 - 【請求項６】 所定の基準電圧を入力して、当該基準電
圧に等しい電圧を出力するように動作する差動増幅回路
と、前記差動増幅回路の出力電圧の入力を受けて、前記
基準電圧入力に対応する定電圧を出力する出力段回路
と、所定の直流電源と接地電位との間に直列に接続され
る直流電源側の容量と接地電位側の抵抗とにより形成さ
れ、電源投入時に、前記容量と前記抵抗との接続点より
特定の制御信号を出力する充放電回路と、前記充放電回
路より出力される特定の制御信号により制御されて、前
記出力段回路の定電圧出力端子における電源投入時のオ
ーバーシュートの発生を抑制するオーバーシュート防止
回路と、を少くとも備えて構成される定電圧回路であっ
て、前記オーバーシュート防止回路が、前記出力段回路
の定電圧出力端子と前記接地電位との間に直列に接続さ
れる、定電圧出力端子側の抵抗および接地電位側の第１
のＮＭＯＳトランジスタにより形成される第１のオーバ
ーシュート防止回路と、ドレインが前記差動増幅回路を
形成する一対の増幅段の低電位側共通接続点に接続さ
れ、ソースが前記接地電位に接続されて、ゲートに前記
特定の制御信号が入力される第２のＮＭＯＳトランジス
タにより 形成される第２のオーバーシュート防止回路
と、ソースが前記直流電源に接続され、ドレインが前記
出力段回路の電源供給端子に接続されて、ゲートに前記
特定の制御信号が入力されるＰＭＯＳトランジスタによ
り形成される第３のオーバーシュート防止回路と、を備
えて構成されることを特徴とする定電圧回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9016782A JP3068482B2 (ja) | 1997-01-30 | 1997-01-30 | 定電圧回路 |
| KR1019980002137A KR100292898B1 (ko) | 1997-01-30 | 1998-01-23 | 회로출력단자에서오버슈트를방지할수있는정전압회로 |
| CN98105985A CN1119733C (zh) | 1997-01-30 | 1998-01-27 | 能阻止在电路输出端出现尖峰的恒压电路 |
| US09/015,532 US5920185A (en) | 1997-01-30 | 1998-01-29 | Constant-voltage circuit capable of preventing an overshoot at a circuit output terminal |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9016782A JP3068482B2 (ja) | 1997-01-30 | 1997-01-30 | 定電圧回路 |
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|---|---|
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ID=11925768
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9016782A Expired - Fee Related JP3068482B2 (ja) | 1997-01-30 | 1997-01-30 | 定電圧回路 |
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| CN (1) | CN1119733C (ja) |
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|---|---|---|---|---|
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| GB2356267B (en) * | 1999-11-10 | 2003-08-13 | Fujitsu Ltd | Reference voltage generating circuitry |
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