JP5085200B2 - レギュレータ回路 - Google Patents

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本発明は、制御信号により動作状態(以下「アクティブ状態」という。)又は非動作状態(例えば、スタンバイ状態)が選択可能に制御される半導体集積回路等におけるレギュレータ回路、特に、起動時における出力の安定時間を短縮ための技術に関するものである。
従来、安定化された所定の電源電圧を生成するためのレギュレータ回路に関する技術としては、例えば、下記のような特許文献等に記載されている。
特開2005−165604号公報
この特許文献1に記載されたレギュレータ回路では、入力電源の変動や、負荷電流の変動等により、安定化された所定の出力電圧より高い出力電圧(即ち、オーバーシュート電圧)が発生した場合、その高い出力電圧を安定化された所定の出力電圧に速く戻すために、レギュレータ本体の出力側に、電流引き抜き用のオーバーシュート回復回路を設けている。
ここで、レギュレータ本体は、直流−直流変換器(DC−DCコンバータ)や三端子レギュレータ等で構成され、安定化された所定の電源電圧を生成して出力端子から出力する回路である。この出力端子に接続されたオーバーシュート回復回路は、前記出力端子に接続され、抵抗及び容量の直列回路からなる出力電圧保持手段と、前記出力端子に接続された抵抗分圧回路からなる出力電圧検出手段と、前記出力電圧保持手段からの第1電圧と前記出力電圧検出手段からの第2電圧とを比較する比較回路と、前記出力端子と前記比較回路の出力側との間に直列に接続されたスイッチ、整流素子及び抵抗からなる電流制限手段とにより構成されている。
そして、出力電圧検出手段により、出力端子からの出力電圧が監視(モニタ)されてモニタ結果である第2電圧が出力される。比較回路の比較結果により、前記第2電圧が前記第1電圧よりも高くなった時(即ち、オーバーシュート発生が感知された時)に、前記電流制限手段内のスイッチがオン状態になり、前記出力端子から電流が引き抜かれ、オーバーシュート回復時間が短縮される。
しかしながら、従来の特許文献1に記載された電流引き抜き用のオーバーシュート回復回路を設けたレギュレータ回路では、例えば、以下の(a)、(b)のような課題があった。
(a) 比較回路は、出力電圧保持手段からの第1電圧と、出力端子からの出力電圧をモニタする出力電圧検出手段からの第2電圧とを比較して、オーバーシュート発生を感知する構成であるため、感知速度が遅く、その結果、オーバーシュートの回復時間が長くなる。特に、出力電圧保持手段を構成する抵抗及び容量が大きい場合は、レギュレータ出力電圧が安定するまでに非常に時間が掛かる。この安定時間が大きいことは、レギュレータ回路を単なる電源として使用するような場合は問題ないことが多いが、この電源電圧をセンサ回路等の基準電圧として使用する場合は、高速動作させる時の問題点となる。
(b) 従来のレギュレータ回路において、例えば、制御信号により、アクティブ状態又はスタンバイ状態の切り替えが可能な構成にする場合、その制御信号により、レギュレータ本体、及びオーバーシュート回復回路の動作を切り替え可能な構成に変更しなければならないが、しかし、その構成の変更についての何らの記載や示唆も無い。そのため、例えば、スタンバイ状態からアクティブ状態へ移行するような起動時において、オーバーシュートが発生するが、レギュレータ出力電圧の安定時間を短縮するような回路を構成することが困難であった。
本発明のレギュレータ回路では、第1の論理レベルと第2の論理レベルに遷移する制御信号に応答して、前記制御信号が前記第1の論理レベルの時には動作状態になり、前記制御信号が前記第2の論理レベルの時には非動作状態になり、前記動作状態の時には、基準電圧と分圧電圧との差を増幅して出力ノードから出力する差動増幅回路と、前記出力ノードに接続された安定化容量と、前記制御信号が前記第1の論理レベルの時には動作状態になって前記基準電圧と前記分圧電圧との大小を比較して比較結果を出力し、前記制御信号が前記第2の論理レベルの時には非動作状態になる比較回路と、前記出力ノードに接続され、前記制御信号が前記第2の論理レベルから前記第1の論理レベルへ遷移する際の起動時においてオン状態になり、前記比較結果に応答して、前記起動時に発生する前記安定化容量におけるオーバーシュートレベルの電荷を放電する放電回路とを備えている。
前記比較回路は、第1のノードと第1の電源電圧ノードとの間に接続された定電流源用の第1のトランジスタと、第1のゲインを有し、前記第1のノードと第2のノードとの間に接続されて前記基準電圧により導通状態が制御される入力用の第2のトランジスタと、第2のゲインを有し、前記第1のノードと第3のノードとの間に接続されて前記分圧電圧により導通状態が制御される入力用の第3のトランジスタと、第3のゲインを有し、前記第2のノードと第2の電源電圧ノードとの間に接続されて前記第2のノードの電圧により導電状態が制御される負荷用の第4のトランジスタと、第4のゲインを有し、前記第3のノードと前記第2の電源電圧ノードとの間に接続されて前記第2のノードの電圧により導電状態が制御される負荷用の第5のトランジスタと、第4のノードと前記第2の電源電圧ノードとの間に接続され、前記第3のノードの電圧によって導通状態が制御されて前記第4のノードへ比較結果を出力する出力用の第6のトランジスタと、前記制御信号が前記第1の論理レベルの時には前記比較回路を動作状態にし、前記制御信号が前記第2の論理レベルの時には前記第2のノ―ド及び前記第3のノードを一定電圧にして前記比較回路を非動作状態にするスイッチ手段と、を有し、前記第1のゲインは前記第2のゲインよりも大きく、且つ、前記第3のゲインは前記第4のゲインよりも小さいことを特徴とする。
本発明の制御付きレギュレータ回路によれば、差動増幅回路に入力される分圧電圧と基準電圧との入力レベルを比較する比較回路を設け、この比較回路出力により制御される放電回路を設けたので、レギュレータ起動時の出力安定時間を早くすることができる。
制御付きレギュレータ回路は、差動増幅回路と、安定化容量と、比較回路(以下「コンパレータ」という。)と、放電回路とを有している。前記差動増幅回路は、第1の論理レベル(例えば、論理“H”)と第2の論理レベル(例えば、論理“L”)に遷移する制御信号に応答して、前記制御信号が前記第1の論理レベルの時には動作状態になり、前記制御信号が前記第2の論理レベルの時には非動作状態(例えば、スタンバイ状態)になり、前記動作状態の時には、基準電圧(以下“リファレンス電圧)という。)と分圧電圧との差を増幅して出力ノードから出力する回路である。前記安定化容量は、前記出力ノードに接続されている。前記コンパレータは、前記制御信号が前記第1の論理レベルの時には動作状態になって前記リファレンス電圧と前記分圧電圧との大小を比較して比較結果を出力し、前記制御信号が前記第2の論理レベルの時には非動作状態になる回路である。
更に、前記放電回路は、前記出力ノードに接続され、前記制御信号が前記第2の論理レベルから前記第1の論理レベルへ遷移する際の起動時においてオン状態になり、前記比較結果に応答して、前記起動時に発生する前記安定化容量におけるオーバーシュートレベルの電荷を放電する回路である。この放電回路は、例えば、負荷抵抗と、前記比較結果に応答してオン/オフ動作するスイッチ素子とを有し、前記負荷抵抗及び前記スイッチ素子は、前記出力ノードとグランドとの間に直列に接続されている。
(実施例1の構成)
図1は、本発明の実施例1を示す制御付きレギュレータ回路の概略の構成図である。
制御付きレギュレータ回路は、制御信号ENによりアクティブ状態又は非動作状態(例えば、スタンバイ状態)が切り替え可能であり、アクティブ状態時に安定した出力電圧Voを出力し、スタンバイ状態時に主要な回路動作を停止して節電を図るための回路であり、半導体集積回路等で構成されている。
この制御付きレギュレータ回路は、制御信号ENを反転してノードN1へ出力するインバータ1と、このノードN1上の信号を反転してノードN2へ出力するインバータ2と、電源電圧VDDが印加されるノードN11とグランド(以下「GND」という。)との間に接続され、レギュレータの基本構成となる定電流IcをノードN12から出力する定電流回路(以下「バイアス回路」という。)回路10と、ノードN11とGNDとの間に接続され、出力電圧Voに対するリファレンス電圧VtをノードN21から出力するリファレンス電圧源回路20と、ノードN2上の信号によりアクティブ状態/スタンバイ状態が切り替えられ、リファレンス電圧Vtを抵抗分圧比で増幅させて出力電圧Voを出力ノードN34から出力する差動増幅回路30と、ノードN1,N2上の信号によりアクティブ状態/スタンバイ状態が切り替えられ、差動増幅回路30内のノードN21及びN31上の電圧レベルを比較するコンパレータ40と、出力ノードN34とGNDとの間に接続され、コンパレータ40の比較結果によりオン/オフ動作する放電回路50等とを備え、その出力ノードN34に外付け等で容量値C1の安定化容量61が接続されている。
差動増幅回路30は、ノードN1上の信号の論理“H”によりオン状態になってノードN12をGNDレベル(=論理“L”)にするNチャネル型MOSトランジスタ(以下「NMOS」という。)31−1と、ノードN35とGNDとの間に接続され、ノードN12上の定電流Icによりゲート制御される定電流源用のNMOS31−2と、ノードN35とN33との間に接続され、ノードN21上のリファレンス電圧Vtによりゲート制御される入力用のNMOS31−3と、ノードN35とN32との間に接続され、ノードN31上の分圧電圧Vcによりゲート制御される入力用のNMOS31−4とを有している。ノードN33とN11との間には、負荷用のPチャネル型MOSトランジスタ(以下「PMOS」という。)32−1のドレイン・ソースが接続され、ノードN32とN11との間にも、負荷用のPMOS32−2のドレイン・ソースが接続されている。PMOS32−1,32−2のゲートは、ノードN32に共通に接続されている。
このPMOS32−1,32−2のゲートとノードN11との間には、ノードN2上の信号によりゲート制御される動作切り替え用のPMOS32−3が接続されている。ノードN33とN11との間には、ノードN2上の信号によりゲート制御される出力動作切り替え用のPMOS32−4が接続されている。ノードN11と出力ノードN34との間には、ノードN33上の信号によりゲート制御される出力用のPMOS32−5が接続されている。更に、出力ノードN34とGNDとの間には、抵抗分圧回路が接続されている。この抵抗分圧回路は、抵抗値R1の分圧抵抗33−1と、分圧電圧Vcを出力するノードN31と、抵抗値R2の分圧抵抗33−2とが、直列に接続されて構成されている。
コンパレータ40は、第1のノードN41と第1の電源電圧ノード(例えば、グラウンド)GNDとの間に接続され、ノードN12上の定電流Icによりゲート制御される定電流源用の第1のトランジスタ(例えば、NMOS41−1と、ノードN41と第2のノードN43との間に接続され、ノードN21上のリファレンス電圧Vtによりゲート制御される入力用の第2のトランジスタ(例えば、NMOS41−2と、ノードN41と第3のノードN42との間に接続され、ノードN31上の分圧電圧Vcによりゲート制御される入力用の第3のトランジスタ(例えば、NMOS41−3とを有している。ノードN43と第2の電源電位ノードN11との間には、負荷用の第4のトランジスタ(例えば、PMOS42−1のドレイン・ソースが接続され、ノードN42とN11との間にも、負荷用の第5のトランジスタ(例えば、PMOS42−2のドレイン・ソースが接続されている。PMOS42−1,42−2のゲートは、ノードN43に共通に接続されている。
ここで、NMOS41−2,41−3のディメンジョン(ゲインgm)と、PMOS42−1,42−2のディメンション(ゲインgm)の関係は、
NMOS41−2のgm >NMOS41−3のgm
PMOS42−1のgm <PMOS42−2のgm
とする。
PMOS42−1,42−2のゲートとノードN11との間には、ノードN2上の信号によりゲート制御される動作切り替え用のスイッチ手段(例えば、PMOS42−3が接続されている。ノードN42とN11との間には、ノードN2上の信号によりゲート制御される出力動作切り替え用のスイッチ手段(例えば、PMOS42−4が接続されている。ノードN11と第4のノードであるコンパレータ出力ノードN44との間には、ノードN42上の信号によりゲート制御される第6のトランジスタ(例えば、PMOS42−5が接続されている。更に、ノードN44とGNDとの間には、ノードN12上の定電流Icによりゲート制御される定電流源用のNMOS41−4と、ノードN1上の信号によりゲート制御される出力用のNMOS41−5とが、並列に接続されている。
放電回路50は、抵抗値R3の負荷抵抗51と、この負荷抵抗51のプルダウン有無を決定するためにコンパレータ出力ノードN44上の信号によりオン/オフ動作するスイッチ素子(例えば、NMOS52)とを有し、これらの負荷抵抗51及びNMOS52が、出力ノードN34とGNDとの間に直列に接続されている。
(コンパレータ40及び放電回路50を設けない場合の動作)
図2は、図1のレギュレータ回路においてコンパレータ40及び放電回路50を設けない場合の起動時の動作を示す波形図である。
制御信号EN=“L”の時、ノードN1は“H”、ノードN2は“L”となり、NMOS31−1、及びPMOS32−3,32−4がオンし、NMOS31−2及びPMOS32−1,32−2,32−5がオフとなる。これにより、差動増幅回路30がスタンバイ状態となり、PMOS32−5がオフしており、分圧抵抗33−1,33−2がGNDに接続されているため、出力ノードN34上の出力電圧VoはGNDレベル(=0V)となる。
次に、制御信号EN=“L”→“H”に変化すると、ノードN1は“L”、ノードN2は“H”に切り替わり、NMOS31−1及びPMOS32−3,32−4がオンからオフに切り替わり、差動増幅回路30が動作を開始する。
すると、先ず、ノードN31上の分圧電圧VcがGNDレベルになっているため、NMOS31−4はオフ状態である。NMOS31−2の定電流は、ノードN21上のリファレンス電圧Vtがゲートに掛かるNMOS31−3を介して流れるため、ノードN33はGNDレベルに引き下げられる。これにより、出力用のPMOS32−5が完全(full)にオンし、安定化容量61に電荷を充電(チャージ)していき、出力ノードN34上の出力電圧VoのレベルがGNDレベルから上昇する。
そして、出力ノードN34上の出力電圧Voのレベルが出力ノードN34レベル=(ノードN21レベル)×(R1+R2)/R1になった時、つまり、ノードN31レベルとノードN21レベルが等しくなった時に、ノードN33がGNDに近いレベルから上昇し始め、その上昇している間にPMOS32−5により、安定化容量61には余計な電荷をチャージされることになり、出力ノードN34レベルは(ノードN21レベル)×(R1+R2)/R1よりも高い電圧となり、ノードN31上の分圧電圧VcはノードN21上のリファレンス電圧Vtより高くなるため、ノードN33は電源電圧VDDレベルまで上昇し、PMOS32−5がオフする。
すると、安定化容量61の電荷が分圧抵抗33−2,33−1を介して放電(ディスチャージ)され、出力ノードN34レベルが低下していき、ノードN31レベルとノードN21レベルが等しくなった時に、ノードN33は、出力ノードN34レベル=(ノードN21レベル)×(R1+R2)/R1になるように、つまりノードN31レベル=ノードN21レベルになるように、定電圧を生成し、PMOS32−5に一定のゲート・ソース間電圧VGSを供給させる。
このように、制御信号ENにより、スタンバイ状態からアクティブ状態への動作となり、出力ノードN34は(ノードN21レベル)×(R1+R2)/R1の安定した出力を生成している。
ところが、コンパレータ40及び放電回路50を設けない場合には、以下のような問題が生じる。
前述したように、スタンバイ状態からアクティブ状態への移行時は安定した出力前に出力のオーバーシュートが発生し、抵抗負荷である分圧抵抗33−1,33−2のディスチャージしかないため、分圧抵抗33−1,33−2の抵抗値R1,R2と安定化容量61の容量値C1とが大きい場合は、レギュレータ出力が安定するまでに非常に時間が掛かる。例えば、分圧抵抗33−1,33−2の抵抗値R1,R2が約100kΩ程度で容量値C1が1μFとし、安定レベルよりもオーバーシュートが0.1V程度発生した場合、安定するまで約100msec程度の時間となる。この安定時間が大きいことは単なる電源として使用するような場合は問題ないことが多いが、この電圧をセンサ回路等(例えば、他の差動増幅回路等)のリファレンス電圧として使用する場合は、高速動作させる時の問題点となる。
そこで、本実施例1では、そのような問題点を除去するために、コンパレータ40及び放電回路50を設けている。以下、その動作を説明する。
(本実施例1の動作)
図3は、図1のレギュレータ回路においてコンパレータ40及び放電回路50を設けた場合の起動時の動作を示す波形図である。
先ず、スタンバイ状態の制御信号ENが“L”の時は、ノードN1が“H”、ノードN2が“L”となり、PMOS42−3,42−4がオンし、PMOS42−1,42−2,42−5がオフとなる。又、NMOS31−1,41−5はオンするため、ノードN12が“L”となり、NMOS41−1,41−4がオフし、NMOS41−5がオンしている。この時、コンパレータ40では電流を消費しない構成としており、コンパレータ出力ノードN44がGNDレベルとなり、NMOS52もオフしている。
次に、制御信号ENが“L”から“H”に切り替わると、PMOS42−3,42−4及びNMOS41−5がオフし、差動増幅回路30が動作するのと同じタイミングで、コンパレータ40も動作を開始する。開始直後、レギュレータ出力ノードN34はGNDレベルから上昇するため、ノードN31もノードN21のレベルより低いレベルとなっている。この時、NMOS41−3はNMOS41−2より深くオンしていないため、NMOS41−1による定電流がNMOS41−2側に多く流れ、PMOS42−1,42−2は共通のゲートであることから、PMOS42−2はPMOS42−1と同等以上(PMOS42−2のゲインgm>PMOS42−1のゲインgmから)の電流で電源側に引こうとし、NMOS41−3はオンするレベルが弱いため、ノードN42が電源レベルまで引き上げられる。これにより、PMOS42−5がオフし、NMOS41−4が定電流でGND側に引こうとしているため、コンパレータ出力ノードN44のレベルがGNDレベルとなり、NMOS52がオフしている。
その後、レギュレータ出力ノードN34上の出力電圧Voが上昇し、(ノードN21レベル)×(R1+R2)/R1+αレベル以上になった時は、ノードN31もノードN21レベル+βレベル以上になる。ここで、αとβは以下の関係にあり、βはNMOS41−2のgm>NMOS41−3のgmとPMOS42−1のgm<PMOS42−2のgmの関係から発生するオフセット電圧であり、αはこのオフセット電圧を増幅したβ×(R1+R2)/R1となる。このオフセット電圧βが0Vではレギュレータ出力安定時にほぼノードN31レベル=ノードN21レベルとなり、コンパレータ出力ノードN44が安定しない。そのために、NMOS41−2とNMOS41−3、PMOS42−1とPMOS42−2のゲインgm比を変え、オフセット電圧を発生させ、レギュレータ安定出力時には、コンパレータ出力ノードN44が“L”になるようにオフセット電圧β値を決定する。
このノードN31がノードN21レベル+βレベル以上になった時、NMOS41−3がNMOS41−2より深くオンするため、ノードN42がGNDに近いレベルのノードN41レベルまで引き下げられ、PMOS42−5は深くオンし、定電流でGNDに引いているNMOS41−4のオン抵抗よりもPMOS42−5のオン抵抗が小さくなるため、レギュレータ出力ノードN34は電源レベルの“H”レベルを出力する。
これにより、NMOS52がオンし、負荷抵抗51を介してGNDに電流を流し込み、安定化容量61での余計に蓄積された電荷をディスチャージする。なお、負荷抵抗51の抵抗値R3は、安定化容量61の容量値C1と安定させたい時間に応じて決定している。そのディスチャージにより、レギュレータ出力ノードN34上の出力電圧Voが低下し、ノードN31がノードN21レベル+βレベル以下になった時、ノードN42は電源レベルの“H”レベルになり、レギュレータ出力ノードN34上の出力電圧Voは“L”となり、NMOS52がオフし、抵抗負荷51によるディスチャージを停止させる。
(実施例1の効果)
実施例1によれば、差動増幅回路30に入力されるノードN31上の分圧電圧VcのレベルとノードN21上のリファレンス電圧Vtのレベルとを比較するコンパレータ40を設け、このコンパレータ出力を制御信号とするスイッチ素子であるNMOS52を設け、更に、そのNMOS52により、レギュレータ出力の安定化容量61をGNDにディスチャージする抵抗負荷51を設けたので、レギュレータ起動時の出力安定時間を早くすることができる。
例えば、図1のレギュレータ回路において、コンパレータ40及び放電回路50を設けない回路構成において、負荷抵抗である分圧抵抗33−1,33−2の抵抗値R1,R2が約100kΩ程度で、安定化容量61の容量値C1が1uFとし、安定レベルよりもオーバーシュートが0.1V程度発生した場合、安定するまで約100msec程度の時間となる(図2参照)。ところが、本実施例1では、コンパレータ40及び放電回路50を設けているので、例えば、抵抗負荷51の抵抗値R3を100Ω程度に設定した場合、安定時間は約10msec程度の1/10程度に改善する効果が得られる(図3参照)。
(実施例2の構成)
図4は、本発明の実施例2を示す制御付きレギュレータ回路の概略の構成図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
本実施例2の制御付きレギュレータ回路では、実施例1の負荷抵抗51及びNMOS52からなる放電回路50に代えて、これとは構成の異なる放電回路50Aを設けている。本実施例2の安定化容量61をディスチャージするための放電回路50Aは、実施例1と同様にコンパレータ出力ノードN44に応答してオン/オフ動作するスイッチ素子(例えば、NMOS)52と、実施例1とは異なる定電流源素子(例えば、ノードN12上の定電流Icによりゲート制御されるNMOS)53とを有し、これらのNMOS52及び53が、レギュレータ出力ノードN34とグランドとの間に直列に接続されている。NMOS52は、スイッチ素子であり、NMOS53の定電流をレギュレータ出力ノードN34とGNDとの間に流すのを制御する機能を有している。その他の構成は、実施例1と同様である。
(実施例2の動作)
コンパレータ40の動作に関しては、実施例1と同様であり、制御信号ENが“L”から“H”に切り替わる直後は、コンパレータ出力ノードN44は“L”であるため、NMOS52はオフしており、NMOS52,53には電流が流れない。
その後、ノードN31がノードN21レベル+βレベル以上になった時、実施例1とほぼ同様の動作により、コンパレータ出力ノードN44が電源レベルの“H”を出力する。これにより、NMOS52がオンし、NMOS53のゲートに定電流を流すための定電流Icが入力されているため、GNDに定電流を流し込み、安定化容量61での余計に蓄積された電荷をディスチャージする。なお、定電流負荷は、安定化容量61の容量値C1と安定させたい時間に応じて決定されている。このディスチャージにより、レギュレータ出力ノードN34上の出力電圧Voが低下し、ノードN31がノードN21レベル+βレベル以下になった時、ノードN42は電源レベルの“H”になり、コンパレータ出力ノードN44が“L”となり、NMOS52がオフし、NMOS53の定電流負荷によるディスチャージを停止させる。
(実施例2の効果)
本実施例2によれば、差動増幅回路30に入力されるノードN31上の分圧電圧VcのレベルとノードN21上のリファレンス電圧Vtのレベルとを比較するコンパレータ40を設け、このコンパレータ出力を制御信号とするスイッチ素子であるNMOS52を設け、更に、そのNMOS52により、レギュレータ出力の安定化容量61をGNDにディスチャージするNMOS53を設けたので、実施例1の図3と同様に、レギュレータ起動時の出力安定時間を早くすることができる。しかも、本実施例2では、抵抗ばらつきの影響のないNMOS53の定電流でディスチャージする構成にしているので、出力安定時間のばらつきを抑制できる。
(変形例)
本発明は、上記実施例1、2に限定されず、例えば、図1及び図4の差動増幅回路30、コンパレータ40、及び放電回路50,50Aにおいて、電源の極性等を変えることにより、NMOSやPMOSを他のトランジスタに代えたり、各回路ブロックを図示以外の他の回路構成に変更したり、あるいは、レギュレータ回路の全体の構成を図示以外の他の回路構成に変更する等、種々の利用形態や変形が可能である。
本発明の実施例1を示す制御付きレギュレータ回路の概略の構成図である。 図1のレギュレータ回路においてコンパレータ40及び放電回路50を設けない場合の起動時の動作を示す波形図である。 図1のレギュレータ回路においてコンパレータ40及び放電回路50を設けた場合の起動時の動作を示す波形図である。 本発明の実施例2を示す制御付きレギュレータ回路の概略の構成図である。
符号の説明
10 バイアス回路
20 リファレンス電圧源回路
30 差動増幅回路
33−1,33−2 分圧抵抗
40 コンパレータ
50,50A 放電回路
61 安定化容量

Claims (5)

  1. 第1の論理レベルと第2の論理レベルに遷移する制御信号に応答して、前記制御信号が前記第1の論理レベルの時には動作状態になり、前記制御信号が前記第2の論理レベルの時には非動作状態になり、前記動作状態の時には、基準電圧と分圧電圧との差を増幅して出力ノードから出力する差動増幅回路と、
    前記出力ノードに接続された安定化容量と、
    前記制御信号が前記第1の論理レベルの時には動作状態になって前記基準電圧と前記分圧電圧との大小を比較して比較結果を出力し、前記制御信号が前記第2の論理レベルの時には非動作状態になる比較回路と、
    前記出力ノードに接続され、前記制御信号が前記第2の論理レベルから前記第1の論理レベルへ遷移する際の起動時においてオン状態になり、前記比較結果に応答して、前記起動時に発生する前記安定化容量におけるオーバーシュートレベルの電荷を放電する放電回路と、
    を備えたレギュレータ回路であって、
    前記比較回路は、
    第1のノードと第1の電源電圧ノードとの間に接続された定電流源用の第1のトランジスタと、
    第1のゲインを有し、前記第1のノードと第2のノードとの間に接続されて前記基準電圧により導通状態が制御される入力用の第2のトランジスタと、
    第2のゲインを有し、前記第1のノードと第3のノードとの間に接続されて前記分圧電圧により導通状態が制御される入力用の第3のトランジスタと、
    第3のゲインを有し、前記第2のノードと第2の電源電圧ノードとの間に接続されて前記第2のノードの電圧により導電状態が制御される負荷用の第4のトランジスタと、
    第4のゲインを有し、前記第3のノードと前記第2の電源電圧ノードとの間に接続されて前記第2のノードの電圧により導電状態が制御される負荷用の第5のトランジスタと、
    第4のノードと前記第2の電源電圧ノードとの間に接続され、前記第3のノードの電圧によって導通状態が制御されて前記第4のノードへ比較結果を出力する出力用の第6のトランジスタと、
    前記制御信号が前記第1の論理レベルの時には前記比較回路を動作状態にし、前記制御信号が前記第2の論理レベルの時には前記第2のノ―ド及び前記第3のノードを一定電圧にして前記比較回路を非動作状態にするスイッチ手段と、
    を有し、
    前記第1のゲインは前記第2のゲインよりも大きく、且つ、前記第3のゲインは前記第4のゲインよりも小さいことを特徴とするレギュレータ回路。
  2. 前記非動作状態は、スタンバイ状態であることを特徴とする請求項1記載のレギュレータ回路。
  3. 前記放電回路は、負荷抵抗と、前記比較結果に応答してオン/オフ動作するスイッチ素子とを有し、前記負荷抵抗及び前記スイッチ素子は、前記出力ノードとグランドとの間に直列に接続されていることを特徴とする請求項1又は2記載のレギュレータ回路。
  4. 前記放電回路は、定電流源素子と、前記比較結果に応答してオン/オフ動作するスイッチ素子とを有し、前記定電流源素子及び前記スイッチ素子は、前記出力ノードとグランドとの間に直列に接続されていることを特徴とする請求項1又は2記載のレギュレータ回路。
  5. 前記定電流源素子は、定電流源用のトランジスタであることを特徴とする請求項4記載のレギュレータ回路。
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