JP5085200B2 - レギュレータ回路 - Google Patents

Description

本発明は、制御信号により動作状態（以下「アクティブ状態」という。）又は非動作状態（例えば、スタンバイ状態）が選択可能に制御される半導体集積回路等におけるレギュレータ回路、特に、起動時における出力の安定時間を短縮ための技術に関するものである。

従来、安定化された所定の電源電圧を生成するためのレギュレータ回路に関する技術としては、例えば、下記のような特許文献等に記載されている。

特開２００５−１６５６０４号公報

この特許文献１に記載されたレギュレータ回路では、入力電源の変動や、負荷電流の変動等により、安定化された所定の出力電圧より高い出力電圧（即ち、オーバーシュート電圧）が発生した場合、その高い出力電圧を安定化された所定の出力電圧に速く戻すために、レギュレータ本体の出力側に、電流引き抜き用のオーバーシュート回復回路を設けている。

ここで、レギュレータ本体は、直流−直流変換器（ＤＣ−ＤＣコンバータ）や三端子レギュレータ等で構成され、安定化された所定の電源電圧を生成して出力端子から出力する回路である。この出力端子に接続されたオーバーシュート回復回路は、前記出力端子に接続され、抵抗及び容量の直列回路からなる出力電圧保持手段と、前記出力端子に接続された抵抗分圧回路からなる出力電圧検出手段と、前記出力電圧保持手段からの第１電圧と前記出力電圧検出手段からの第２電圧とを比較する比較回路と、前記出力端子と前記比較回路の出力側との間に直列に接続されたスイッチ、整流素子及び抵抗からなる電流制限手段とにより構成されている。

そして、出力電圧検出手段により、出力端子からの出力電圧が監視（モニタ）されてモニタ結果である第２電圧が出力される。比較回路の比較結果により、前記第２電圧が前記第１電圧よりも高くなった時（即ち、オーバーシュート発生が感知された時）に、前記電流制限手段内のスイッチがオン状態になり、前記出力端子から電流が引き抜かれ、オーバーシュート回復時間が短縮される。

しかしながら、従来の特許文献１に記載された電流引き抜き用のオーバーシュート回復回路を設けたレギュレータ回路では、例えば、以下の（ａ）、（ｂ）のような課題があった。

（ａ） 比較回路は、出力電圧保持手段からの第１電圧と、出力端子からの出力電圧をモニタする出力電圧検出手段からの第２電圧とを比較して、オーバーシュート発生を感知する構成であるため、感知速度が遅く、その結果、オーバーシュートの回復時間が長くなる。特に、出力電圧保持手段を構成する抵抗及び容量が大きい場合は、レギュレータ出力電圧が安定するまでに非常に時間が掛かる。この安定時間が大きいことは、レギュレータ回路を単なる電源として使用するような場合は問題ないことが多いが、この電源電圧をセンサ回路等の基準電圧として使用する場合は、高速動作させる時の問題点となる。

（ｂ） 従来のレギュレータ回路において、例えば、制御信号により、アクティブ状態又はスタンバイ状態の切り替えが可能な構成にする場合、その制御信号により、レギュレータ本体、及びオーバーシュート回復回路の動作を切り替え可能な構成に変更しなければならないが、しかし、その構成の変更についての何らの記載や示唆も無い。そのため、例えば、スタンバイ状態からアクティブ状態へ移行するような起動時において、オーバーシュートが発生するが、レギュレータ出力電圧の安定時間を短縮するような回路を構成することが困難であった。

本発明のレギュレータ回路では、第１の論理レベルと第２の論理レベルに遷移する制御信号に応答して、前記制御信号が前記第１の論理レベルの時には動作状態になり、前記制御信号が前記第２の論理レベルの時には非動作状態になり、前記動作状態の時には、基準電圧と分圧電圧との差を増幅して出力ノードから出力する差動増幅回路と、前記出力ノードに接続された安定化容量と、前記制御信号が前記第１の論理レベルの時には動作状態になって前記基準電圧と前記分圧電圧との大小を比較して比較結果を出力し、前記制御信号が前記第２の論理レベルの時には非動作状態になる比較回路と、前記出力ノードに接続され、前記制御信号が前記第２の論理レベルから前記第１の論理レベルへ遷移する際の起動時においてオン状態になり、前記比較結果に応答して、前記起動時に発生する前記安定化容量におけるオーバーシュートレベルの電荷を放電する放電回路とを備えている。
前記比較回路は、第１のノードと第１の電源電圧ノードとの間に接続された定電流源用の第１のトランジスタと、第１のゲインを有し、前記第１のノードと第２のノードとの間に接続されて前記基準電圧により導通状態が制御される入力用の第２のトランジスタと、第２のゲインを有し、前記第１のノードと第３のノードとの間に接続されて前記分圧電圧により導通状態が制御される入力用の第３のトランジスタと、第３のゲインを有し、前記第２のノードと第２の電源電圧ノードとの間に接続されて前記第２のノードの電圧により導電状態が制御される負荷用の第４のトランジスタと、第４のゲインを有し、前記第３のノードと前記第２の電源電圧ノードとの間に接続されて前記第２のノードの電圧により導電状態が制御される負荷用の第５のトランジスタと、第４のノードと前記第２の電源電圧ノードとの間に接続され、前記第３のノードの電圧によって導通状態が制御されて前記第４のノードへ比較結果を出力する出力用の第６のトランジスタと、前記制御信号が前記第１の論理レベルの時には前記比較回路を動作状態にし、前記制御信号が前記第２の論理レベルの時には前記第２のノ―ド及び前記第３のノードを一定電圧にして前記比較回路を非動作状態にするスイッチ手段と、を有し、前記第１のゲインは前記第２のゲインよりも大きく、且つ、前記第３のゲインは前記第４のゲインよりも小さいことを特徴とする。

本発明の制御付きレギュレータ回路によれば、差動増幅回路に入力される分圧電圧と基準電圧との入力レベルを比較する比較回路を設け、この比較回路出力により制御される放電回路を設けたので、レギュレータ起動時の出力安定時間を早くすることができる。

制御付きレギュレータ回路は、差動増幅回路と、安定化容量と、比較回路（以下「コンパレータ」という。）と、放電回路とを有している。前記差動増幅回路は、第１の論理レベル（例えば、論理“Ｈ”）と第２の論理レベル（例えば、論理“Ｌ”）に遷移する制御信号に応答して、前記制御信号が前記第１の論理レベルの時には動作状態になり、前記制御信号が前記第２の論理レベルの時には非動作状態（例えば、スタンバイ状態）になり、前記動作状態の時には、基準電圧（以下“リファレンス電圧）という。）と分圧電圧との差を増幅して出力ノードから出力する回路である。前記安定化容量は、前記出力ノードに接続されている。前記コンパレータは、前記制御信号が前記第１の論理レベルの時には動作状態になって前記リファレンス電圧と前記分圧電圧との大小を比較して比較結果を出力し、前記制御信号が前記第２の論理レベルの時には非動作状態になる回路である。

更に、前記放電回路は、前記出力ノードに接続され、前記制御信号が前記第２の論理レベルから前記第１の論理レベルへ遷移する際の起動時においてオン状態になり、前記比較結果に応答して、前記起動時に発生する前記安定化容量におけるオーバーシュートレベルの電荷を放電する回路である。この放電回路は、例えば、負荷抵抗と、前記比較結果に応答してオン／オフ動作するスイッチ素子とを有し、前記負荷抵抗及び前記スイッチ素子は、前記出力ノードとグランドとの間に直列に接続されている。

（実施例１の構成）
図１は、本発明の実施例１を示す制御付きレギュレータ回路の概略の構成図である。
制御付きレギュレータ回路は、制御信号ＥＮによりアクティブ状態又は非動作状態（例えば、スタンバイ状態）が切り替え可能であり、アクティブ状態時に安定した出力電圧Ｖｏを出力し、スタンバイ状態時に主要な回路動作を停止して節電を図るための回路であり、半導体集積回路等で構成されている。

この制御付きレギュレータ回路は、制御信号ＥＮを反転してノードＮ１へ出力するインバータ１と、このノードＮ１上の信号を反転してノードＮ２へ出力するインバータ２と、電源電圧ＶＤＤが印加されるノードＮ１１とグランド（以下「ＧＮＤ」という。）との間に接続され、レギュレータの基本構成となる定電流ＩｃをノードＮ１２から出力する定電流回路（以下「バイアス回路」という。）回路１０と、ノードＮ１１とＧＮＤとの間に接続され、出力電圧Ｖｏに対するリファレンス電圧ＶｔをノードＮ２１から出力するリファレンス電圧源回路２０と、ノードＮ２上の信号によりアクティブ状態／スタンバイ状態が切り替えられ、リファレンス電圧Ｖｔを抵抗分圧比で増幅させて出力電圧Ｖｏを出力ノードＮ３４から出力する差動増幅回路３０と、ノードＮ１，Ｎ２上の信号によりアクティブ状態／スタンバイ状態が切り替えられ、差動増幅回路３０内のノードＮ２１及びＮ３１上の電圧レベルを比較するコンパレータ４０と、出力ノードＮ３４とＧＮＤとの間に接続され、コンパレータ４０の比較結果によりオン／オフ動作する放電回路５０等とを備え、その出力ノードＮ３４に外付け等で容量値Ｃ１の安定化容量６１が接続されている。

差動増幅回路３０は、ノードＮ１上の信号の論理“Ｈ”によりオン状態になってノードＮ１２をＧＮＤレベル（＝論理“Ｌ”）にするＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）３１−１と、ノードＮ３５とＧＮＤとの間に接続され、ノードＮ１２上の定電流Ｉｃによりゲート制御される定電流源用のＮＭＯＳ３１−２と、ノードＮ３５とＮ３３との間に接続され、ノードＮ２１上のリファレンス電圧Ｖｔによりゲート制御される入力用のＮＭＯＳ３１−３と、ノードＮ３５とＮ３２との間に接続され、ノードＮ３１上の分圧電圧Ｖｃによりゲート制御される入力用のＮＭＯＳ３１−４とを有している。ノードＮ３３とＮ１１との間には、負荷用のＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）３２−１のドレイン・ソースが接続され、ノードＮ３２とＮ１１との間にも、負荷用のＰＭＯＳ３２−２のドレイン・ソースが接続されている。ＰＭＯＳ３２−１，３２−２のゲートは、ノードＮ３２に共通に接続されている。

このＰＭＯＳ３２−１，３２−２のゲートとノードＮ１１との間には、ノードＮ２上の信号によりゲート制御される動作切り替え用のＰＭＯＳ３２−３が接続されている。ノードＮ３３とＮ１１との間には、ノードＮ２上の信号によりゲート制御される出力動作切り替え用のＰＭＯＳ３２−４が接続されている。ノードＮ１１と出力ノードＮ３４との間には、ノードＮ３３上の信号によりゲート制御される出力用のＰＭＯＳ３２−５が接続されている。更に、出力ノードＮ３４とＧＮＤとの間には、抵抗分圧回路が接続されている。この抵抗分圧回路は、抵抗値Ｒ１の分圧抵抗３３−１と、分圧電圧Ｖｃを出力するノードＮ３１と、抵抗値Ｒ２の分圧抵抗３３−２とが、直列に接続されて構成されている。

コンパレータ４０は、第１のノードＮ４１と第１の電源電圧ノード（例えば、グラウンド）ＧＮＤとの間に接続され、ノードＮ１２上の定電流Ｉｃによりゲート制御される定電流源用の第１のトランジスタ（例えば、ＮＭＯＳ）４１−１と、ノードＮ４１と第２のノードＮ４３との間に接続され、ノードＮ２１上のリファレンス電圧Ｖｔによりゲート制御される入力用の第２のトランジスタ（例えば、ＮＭＯＳ）４１−２と、ノードＮ４１と第３のノードＮ４２との間に接続され、ノードＮ３１上の分圧電圧Ｖｃによりゲート制御される入力用の第３のトランジスタ（例えば、ＮＭＯＳ）４１−３とを有している。ノードＮ４３と第２の電源電位ノードＮ１１との間には、負荷用の第４のトランジスタ（例えば、ＰＭＯＳ）４２−１のドレイン・ソースが接続され、ノードＮ４２とＮ１１との間にも、負荷用の第５のトランジスタ（例えば、ＰＭＯＳ）４２−２のドレイン・ソースが接続されている。ＰＭＯＳ４２−１，４２−２のゲートは、ノードＮ４３に共通に接続されている。

ここで、ＮＭＯＳ４１−２，４１−３のディメンジョン（ゲインｇｍ）と、ＰＭＯＳ４２−１，４２−２のディメンション（ゲインｇｍ）の関係は、
ＮＭＯＳ４１−２のｇｍ ＞ＮＭＯＳ４１−３のｇｍ
ＰＭＯＳ４２−１のｇｍ ＜ＰＭＯＳ４２−２のｇｍ
とする。

ＰＭＯＳ４２−１，４２−２のゲートとノードＮ１１との間には、ノードＮ２上の信号によりゲート制御される動作切り替え用のスイッチ手段（例えば、ＰＭＯＳ）４２−３が接続されている。ノードＮ４２とＮ１１との間には、ノードＮ２上の信号によりゲート制御される出力動作切り替え用のスイッチ手段（例えば、ＰＭＯＳ）４２−４が接続されている。ノードＮ１１と第４のノードであるコンパレータ出力ノードＮ４４との間には、ノードＮ４２上の信号によりゲート制御される第６のトランジスタ（例えば、ＰＭＯＳ）４２−５が接続されている。更に、ノードＮ４４とＧＮＤとの間には、ノードＮ１２上の定電流Ｉｃによりゲート制御される定電流源用のＮＭＯＳ４１−４と、ノードＮ１上の信号によりゲート制御される出力用のＮＭＯＳ４１−５とが、並列に接続されている。

放電回路５０は、抵抗値Ｒ３の負荷抵抗５１と、この負荷抵抗５１のプルダウン有無を決定するためにコンパレータ出力ノードＮ４４上の信号によりオン／オフ動作するスイッチ素子（例えば、ＮＭＯＳ５２）とを有し、これらの負荷抵抗５１及びＮＭＯＳ５２が、出力ノードＮ３４とＧＮＤとの間に直列に接続されている。

（コンパレータ４０及び放電回路５０を設けない場合の動作）
図２は、図１のレギュレータ回路においてコンパレータ４０及び放電回路５０を設けない場合の起動時の動作を示す波形図である。

制御信号ＥＮ＝“Ｌ”の時、ノードＮ１は“Ｈ”、ノードＮ２は“Ｌ”となり、ＮＭＯＳ３１−１、及びＰＭＯＳ３２−３，３２−４がオンし、ＮＭＯＳ３１−２及びＰＭＯＳ３２−１，３２−２，３２−５がオフとなる。これにより、差動増幅回路３０がスタンバイ状態となり、ＰＭＯＳ３２−５がオフしており、分圧抵抗３３−１，３３−２がＧＮＤに接続されているため、出力ノードＮ３４上の出力電圧ＶｏはＧＮＤレベル（＝０Ｖ）となる。

次に、制御信号ＥＮ＝“Ｌ”→“Ｈ”に変化すると、ノードＮ１は“Ｌ”、ノードＮ２は“Ｈ”に切り替わり、ＮＭＯＳ３１−１及びＰＭＯＳ３２−３，３２−４がオンからオフに切り替わり、差動増幅回路３０が動作を開始する。

すると、先ず、ノードＮ３１上の分圧電圧ＶｃがＧＮＤレベルになっているため、ＮＭＯＳ３１−４はオフ状態である。ＮＭＯＳ３１−２の定電流は、ノードＮ２１上のリファレンス電圧Ｖｔがゲートに掛かるＮＭＯＳ３１−３を介して流れるため、ノードＮ３３はＧＮＤレベルに引き下げられる。これにより、出力用のＰＭＯＳ３２−５が完全（ｆｕｌｌ）にオンし、安定化容量６１に電荷を充電（チャージ）していき、出力ノードＮ３４上の出力電圧ＶｏのレベルがＧＮＤレベルから上昇する。

そして、出力ノードＮ３４上の出力電圧Ｖｏのレベルが出力ノードＮ３４レベル＝（ノードＮ２１レベル）×（Ｒ１＋Ｒ２）／Ｒ１になった時、つまり、ノードＮ３１レベルとノードＮ２１レベルが等しくなった時に、ノードＮ３３がＧＮＤに近いレベルから上昇し始め、その上昇している間にＰＭＯＳ３２−５により、安定化容量６１には余計な電荷をチャージされることになり、出力ノードＮ３４レベルは（ノードＮ２１レベル）×（Ｒ１＋Ｒ２）／Ｒ１よりも高い電圧となり、ノードＮ３１上の分圧電圧ＶｃはノードＮ２１上のリファレンス電圧Ｖｔより高くなるため、ノードＮ３３は電源電圧ＶＤＤレベルまで上昇し、ＰＭＯＳ３２−５がオフする。

すると、安定化容量６１の電荷が分圧抵抗３３−２，３３−１を介して放電（ディスチャージ）され、出力ノードＮ３４レベルが低下していき、ノードＮ３１レベルとノードＮ２１レベルが等しくなった時に、ノードＮ３３は、出力ノードＮ３４レベル＝（ノードＮ２１レベル）×（Ｒ１＋Ｒ２）／Ｒ１になるように、つまりノードＮ３１レベル＝ノードＮ２１レベルになるように、定電圧を生成し、ＰＭＯＳ３２−５に一定のゲート・ソース間電圧ＶＧＳを供給させる。

このように、制御信号ＥＮにより、スタンバイ状態からアクティブ状態への動作となり、出力ノードＮ３４は（ノードＮ２１レベル）×（Ｒ１＋Ｒ２）／Ｒ１の安定した出力を生成している。

ところが、コンパレータ４０及び放電回路５０を設けない場合には、以下のような問題が生じる。

前述したように、スタンバイ状態からアクティブ状態への移行時は安定した出力前に出力のオーバーシュートが発生し、抵抗負荷である分圧抵抗３３−１，３３−２のディスチャージしかないため、分圧抵抗３３−１，３３−２の抵抗値Ｒ１，Ｒ２と安定化容量６１の容量値Ｃ１とが大きい場合は、レギュレータ出力が安定するまでに非常に時間が掛かる。例えば、分圧抵抗３３−１，３３−２の抵抗値Ｒ１，Ｒ２が約１００ｋΩ程度で容量値Ｃ１が１μＦとし、安定レベルよりもオーバーシュートが０．１Ｖ程度発生した場合、安定するまで約１００ｍｓｅｃ程度の時間となる。この安定時間が大きいことは単なる電源として使用するような場合は問題ないことが多いが、この電圧をセンサ回路等（例えば、他の差動増幅回路等）のリファレンス電圧として使用する場合は、高速動作させる時の問題点となる。

そこで、本実施例１では、そのような問題点を除去するために、コンパレータ４０及び放電回路５０を設けている。以下、その動作を説明する。

（本実施例１の動作）
図３は、図１のレギュレータ回路においてコンパレータ４０及び放電回路５０を設けた場合の起動時の動作を示す波形図である。

先ず、スタンバイ状態の制御信号ＥＮが“Ｌ”の時は、ノードＮ１が“Ｈ”、ノードＮ２が“Ｌ”となり、ＰＭＯＳ４２−３，４２−４がオンし、ＰＭＯＳ４２−１，４２−２，４２−５がオフとなる。又、ＮＭＯＳ３１−１，４１−５はオンするため、ノードＮ１２が“Ｌ”となり、ＮＭＯＳ４１−１，４１−４がオフし、ＮＭＯＳ４１−５がオンしている。この時、コンパレータ４０では電流を消費しない構成としており、コンパレータ出力ノードＮ４４がＧＮＤレベルとなり、ＮＭＯＳ５２もオフしている。

次に、制御信号ＥＮが“Ｌ”から“Ｈ”に切り替わると、ＰＭＯＳ４２−３，４２−４及びＮＭＯＳ４１−５がオフし、差動増幅回路３０が動作するのと同じタイミングで、コンパレータ４０も動作を開始する。開始直後、レギュレータ出力ノードＮ３４はＧＮＤレベルから上昇するため、ノードＮ３１もノードＮ２１のレベルより低いレベルとなっている。この時、ＮＭＯＳ４１−３はＮＭＯＳ４１−２より深くオンしていないため、ＮＭＯＳ４１−１による定電流がＮＭＯＳ４１−２側に多く流れ、ＰＭＯＳ４２−１，４２−２は共通のゲートであることから、ＰＭＯＳ４２−２はＰＭＯＳ４２−１と同等以上（ＰＭＯＳ４２−２のゲインｇｍ＞ＰＭＯＳ４２−１のゲインｇｍから）の電流で電源側に引こうとし、ＮＭＯＳ４１−３はオンするレベルが弱いため、ノードＮ４２が電源レベルまで引き上げられる。これにより、ＰＭＯＳ４２−５がオフし、ＮＭＯＳ４１−４が定電流でＧＮＤ側に引こうとしているため、コンパレータ出力ノードＮ４４のレベルがＧＮＤレベルとなり、ＮＭＯＳ５２がオフしている。

その後、レギュレータ出力ノードＮ３４上の出力電圧Ｖｏが上昇し、（ノードＮ２１レベル）×（Ｒ１＋Ｒ２）／Ｒ１＋αレベル以上になった時は、ノードＮ３１もノードＮ２１レベル＋βレベル以上になる。ここで、αとβは以下の関係にあり、βはＮＭＯＳ４１−２のｇｍ＞ＮＭＯＳ４１−３のｇｍとＰＭＯＳ４２−１のｇｍ＜ＰＭＯＳ４２−２のｇｍの関係から発生するオフセット電圧であり、αはこのオフセット電圧を増幅したβ×（Ｒ１＋Ｒ２）／Ｒ１となる。このオフセット電圧βが０Ｖではレギュレータ出力安定時にほぼノードＮ３１レベル＝ノードＮ２１レベルとなり、コンパレータ出力ノードＮ４４が安定しない。そのために、ＮＭＯＳ４１−２とＮＭＯＳ４１−３、ＰＭＯＳ４２−１とＰＭＯＳ４２−２のゲインｇｍ比を変え、オフセット電圧を発生させ、レギュレータ安定出力時には、コンパレータ出力ノードＮ４４が“Ｌ”になるようにオフセット電圧β値を決定する。

このノードＮ３１がノードＮ２１レベル＋βレベル以上になった時、ＮＭＯＳ４１−３がＮＭＯＳ４１−２より深くオンするため、ノードＮ４２がＧＮＤに近いレベルのノードＮ４１レベルまで引き下げられ、ＰＭＯＳ４２−５は深くオンし、定電流でＧＮＤに引いているＮＭＯＳ４１−４のオン抵抗よりもＰＭＯＳ４２−５のオン抵抗が小さくなるため、レギュレータ出力ノードＮ３４は電源レベルの“Ｈ”レベルを出力する。

これにより、ＮＭＯＳ５２がオンし、負荷抵抗５１を介してＧＮＤに電流を流し込み、安定化容量６１での余計に蓄積された電荷をディスチャージする。なお、負荷抵抗５１の抵抗値Ｒ３は、安定化容量６１の容量値Ｃ１と安定させたい時間に応じて決定している。そのディスチャージにより、レギュレータ出力ノードＮ３４上の出力電圧Ｖｏが低下し、ノードＮ３１がノードＮ２１レベル＋βレベル以下になった時、ノードＮ４２は電源レベルの“Ｈ”レベルになり、レギュレータ出力ノードＮ３４上の出力電圧Ｖｏは“Ｌ”となり、ＮＭＯＳ５２がオフし、抵抗負荷５１によるディスチャージを停止させる。

（実施例１の効果）
実施例１によれば、差動増幅回路３０に入力されるノードＮ３１上の分圧電圧ＶｃのレベルとノードＮ２１上のリファレンス電圧Ｖｔのレベルとを比較するコンパレータ４０を設け、このコンパレータ出力を制御信号とするスイッチ素子であるＮＭＯＳ５２を設け、更に、そのＮＭＯＳ５２により、レギュレータ出力の安定化容量６１をＧＮＤにディスチャージする抵抗負荷５１を設けたので、レギュレータ起動時の出力安定時間を早くすることができる。

例えば、図１のレギュレータ回路において、コンパレータ４０及び放電回路５０を設けない回路構成において、負荷抵抗である分圧抵抗３３−１，３３−２の抵抗値Ｒ１，Ｒ２が約１００ｋΩ程度で、安定化容量６１の容量値Ｃ１が１ｕＦとし、安定レベルよりもオーバーシュートが０．１Ｖ程度発生した場合、安定するまで約１００ｍｓｅｃ程度の時間となる（図２参照）。ところが、本実施例１では、コンパレータ４０及び放電回路５０を設けているので、例えば、抵抗負荷５１の抵抗値Ｒ３を１００Ω程度に設定した場合、安定時間は約１０ｍｓｅｃ程度の１／１０程度に改善する効果が得られる（図３参照）。

（実施例２の構成）
図４は、本発明の実施例２を示す制御付きレギュレータ回路の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２の制御付きレギュレータ回路では、実施例１の負荷抵抗５１及びＮＭＯＳ５２からなる放電回路５０に代えて、これとは構成の異なる放電回路５０Ａを設けている。本実施例２の安定化容量６１をディスチャージするための放電回路５０Ａは、実施例１と同様にコンパレータ出力ノードＮ４４に応答してオン／オフ動作するスイッチ素子（例えば、ＮＭＯＳ）５２と、実施例１とは異なる定電流源素子（例えば、ノードＮ１２上の定電流Ｉｃによりゲート制御されるＮＭＯＳ）５３とを有し、これらのＮＭＯＳ５２及び５３が、レギュレータ出力ノードＮ３４とグランドとの間に直列に接続されている。ＮＭＯＳ５２は、スイッチ素子であり、ＮＭＯＳ５３の定電流をレギュレータ出力ノードＮ３４とＧＮＤとの間に流すのを制御する機能を有している。その他の構成は、実施例１と同様である。

（実施例２の動作）
コンパレータ４０の動作に関しては、実施例１と同様であり、制御信号ＥＮが“Ｌ”から“Ｈ”に切り替わる直後は、コンパレータ出力ノードＮ４４は“Ｌ”であるため、ＮＭＯＳ５２はオフしており、ＮＭＯＳ５２，５３には電流が流れない。

その後、ノードＮ３１がノードＮ２１レベル＋βレベル以上になった時、実施例１とほぼ同様の動作により、コンパレータ出力ノードＮ４４が電源レベルの“Ｈ”を出力する。これにより、ＮＭＯＳ５２がオンし、ＮＭＯＳ５３のゲートに定電流を流すための定電流Ｉｃが入力されているため、ＧＮＤに定電流を流し込み、安定化容量６１での余計に蓄積された電荷をディスチャージする。なお、定電流負荷は、安定化容量６１の容量値Ｃ１と安定させたい時間に応じて決定されている。このディスチャージにより、レギュレータ出力ノードＮ３４上の出力電圧Ｖｏが低下し、ノードＮ３１がノードＮ２１レベル＋βレベル以下になった時、ノードＮ４２は電源レベルの“Ｈ”になり、コンパレータ出力ノードＮ４４が“Ｌ”となり、ＮＭＯＳ５２がオフし、ＮＭＯＳ５３の定電流負荷によるディスチャージを停止させる。

（実施例２の効果）
本実施例２によれば、差動増幅回路３０に入力されるノードＮ３１上の分圧電圧ＶｃのレベルとノードＮ２１上のリファレンス電圧Ｖｔのレベルとを比較するコンパレータ４０を設け、このコンパレータ出力を制御信号とするスイッチ素子であるＮＭＯＳ５２を設け、更に、そのＮＭＯＳ５２により、レギュレータ出力の安定化容量６１をＧＮＤにディスチャージするＮＭＯＳ５３を設けたので、実施例１の図３と同様に、レギュレータ起動時の出力安定時間を早くすることができる。しかも、本実施例２では、抵抗ばらつきの影響のないＮＭＯＳ５３の定電流でディスチャージする構成にしているので、出力安定時間のばらつきを抑制できる。

（変形例）
本発明は、上記実施例１、２に限定されず、例えば、図１及び図４の差動増幅回路３０、コンパレータ４０、及び放電回路５０，５０Ａにおいて、電源の極性等を変えることにより、ＮＭＯＳやＰＭＯＳを他のトランジスタに代えたり、各回路ブロックを図示以外の他の回路構成に変更したり、あるいは、レギュレータ回路の全体の構成を図示以外の他の回路構成に変更する等、種々の利用形態や変形が可能である。

本発明の実施例１を示す制御付きレギュレータ回路の概略の構成図である。 図１のレギュレータ回路においてコンパレータ４０及び放電回路５０を設けない場合の起動時の動作を示す波形図である。 図１のレギュレータ回路においてコンパレータ４０及び放電回路５０を設けた場合の起動時の動作を示す波形図である。 本発明の実施例２を示す制御付きレギュレータ回路の概略の構成図である。

符号の説明

１０ バイアス回路
２０ リファレンス電圧源回路
３０ 差動増幅回路
３３−１，３３−２ 分圧抵抗
４０ コンパレータ
５０，５０Ａ 放電回路
６１ 安定化容量

Claims (5)

1. 第１の論理レベルと第２の論理レベルに遷移する制御信号に応答して、前記制御信号が前記第１の論理レベルの時には動作状態になり、前記制御信号が前記第２の論理レベルの時には非動作状態になり、前記動作状態の時には、基準電圧と分圧電圧との差を増幅して出力ノードから出力する差動増幅回路と、
   前記出力ノードに接続された安定化容量と、
   前記制御信号が前記第１の論理レベルの時には動作状態になって前記基準電圧と前記分圧電圧との大小を比較して比較結果を出力し、前記制御信号が前記第２の論理レベルの時には非動作状態になる比較回路と、
   前記出力ノードに接続され、前記制御信号が前記第２の論理レベルから前記第１の論理レベルへ遷移する際の起動時においてオン状態になり、前記比較結果に応答して、前記起動時に発生する前記安定化容量におけるオーバーシュートレベルの電荷を放電する放電回路と、
   を備えたレギュレータ回路であって、
   前記比較回路は、
   第１のノードと第１の電源電圧ノードとの間に接続された定電流源用の第１のトランジスタと、
   第１のゲインを有し、前記第１のノードと第２のノードとの間に接続されて前記基準電圧により導通状態が制御される入力用の第２のトランジスタと、
   第２のゲインを有し、前記第１のノードと第３のノードとの間に接続されて前記分圧電圧により導通状態が制御される入力用の第３のトランジスタと、
   第３のゲインを有し、前記第２のノードと第２の電源電圧ノードとの間に接続されて前記第２のノードの電圧により導電状態が制御される負荷用の第４のトランジスタと、
   第４のゲインを有し、前記第３のノードと前記第２の電源電圧ノードとの間に接続されて前記第２のノードの電圧により導電状態が制御される負荷用の第５のトランジスタと、
   第４のノードと前記第２の電源電圧ノードとの間に接続され、前記第３のノードの電圧によって導通状態が制御されて前記第４のノードへ比較結果を出力する出力用の第６のトランジスタと、
   前記制御信号が前記第１の論理レベルの時には前記比較回路を動作状態にし、前記制御信号が前記第２の論理レベルの時には前記第２のノ―ド及び前記第３のノードを一定電圧にして前記比較回路を非動作状態にするスイッチ手段と、
   を有し、
   前記第１のゲインは前記第２のゲインよりも大きく、且つ、前記第３のゲインは前記第４のゲインよりも小さいことを特徴とするレギュレータ回路。
2. 前記非動作状態は、スタンバイ状態であることを特徴とする請求項１記載のレギュレータ回路。
3. 前記放電回路は、負荷抵抗と、前記比較結果に応答してオン／オフ動作するスイッチ素子とを有し、前記負荷抵抗及び前記スイッチ素子は、前記出力ノードとグランドとの間に直列に接続されていることを特徴とする請求項１又は２記載のレギュレータ回路。
4. 前記放電回路は、定電流源素子と、前記比較結果に応答してオン／オフ動作するスイッチ素子とを有し、前記定電流源素子及び前記スイッチ素子は、前記出力ノードとグランドとの間に直列に接続されていることを特徴とする請求項１又は２記載のレギュレータ回路。
5. 前記定電流源素子は、定電流源用のトランジスタであることを特徴とする請求項４記載のレギュレータ回路。

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