JP2005157523A

JP2005157523A - オーバーシュート低減回路

Info

Publication number: JP2005157523A
Application number: JP2003391929A
Authority: JP
Inventors: Oaki Sakagami; 大明坂上
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-11-21
Filing date: 2003-11-21
Publication date: 2005-06-16

Abstract

【課題】携帯電話の電源投入後のレギュレータＯＮ時の出力の変動（オーバーシュート）を低減する。
【解決手段】電源端子１とＧＭ３とＭＯＳトランジスタＭ１のソースとバンドギャップリファレンス（ＢＧ）４、このＢＧ４と接地端子２、ＧＭ３のマイナス入力とＢＧ４、ＧＭ３のプラス入力と可変抵抗Ｒ１と可変抵抗Ｒ２、ＧＭ３と制御端子７、ＧＭ３の出力とトランジスタＭ１のゲート、トランジスタＭ１のドレインと可変抵抗Ｒ１と出力端子５、出力端子５と容量Ｃ１の一端、容量Ｃ１の他端と接地端子２、および可変抵抗Ｒ２の他端と接地端子２とを接続し、可変抵抗Ｒ１，Ｒ２を制御するロジック制御端子８とを含んだ回路構成に、ＧＭ３のマイナス入力とコンパレータ６のマイナス入力、コンパレータ６の出力と出力端子７、コンパレータ６のプラス入力と抵抗Ｒ３，Ｒ４の一端、抵抗Ｒ３の他端と電源端子１、および抵抗Ｒ４の他端と接地端子２を接続する。
【選択図】図１

Description

本発明は、通信分野の電源投入後のレギュレータＯＮ時の出力のオーバーシュートを低減する回路に関するものである。

通信分野における携帯電話の電源投入後の各種電源に使用されるレギュレータの出力の変動（オーバーシュート）について図面を用いて説明する。

図４は従来のレギュレータを示す回路図であり、１は電源端子、２は接地端子、３はＧＭ、４はバンドギャップリファレンス（ＢＧ）、５は出力端子、７は制御端子、８はロジック制御端子、Ｍ１は第１のＭＯＳトランジスタ、Ｃ１は第１の容量、Ｒ１は第１の可変抵抗、Ｒ２は第２の可変抵抗を示す。

図４における従来の回路構成では、電源投入後、バンドギャップリファレンス４が立ち上がった後に制御端子７によってレギュレータをＯＮさせると、ＧＭ３のマイナス側が、例えば、約１.２４ＶでＧＭ３のプラス入力側（出力側）がＧＮＤ状態になっているので出力を急激に持ち上げようとする動作が働き、大きなオーバーシュートが発生する。さらに電源投入後、第１のＭＯＳトランジスタＭ１のサイズが大きければ大きいほど第１の容量Ｃ１に流れるラッシュ電流が大きくなり、大きなオーバーシュートが発生する。さらにレギュレータのクローズド・ループゲインが低いと回路の安定するスピードが遅くなり、大きなオーバーシュートが発生するという問題が生じる。
特開平１１―２１２６５９号公報特開２００２―１４７３３号公報特開２００３−１５７４９号公報

前述したように、従来の回路構成では電源投入後のレギュレータＯＮ時の出力に大きなオーバーシュートが発生するという課題を有していた。

本発明は上記の従来の課題を解決するものであり、電源投入後のレギュレータＯＮ時の出力のオーバーシュートを低減するオーバーシュート低減回路を提供することを目的とする。

前記目的を達成するために、本発明は、電源端子と差動増幅回路とＭＯＳトランジスタのソースとバンドギャップリファレンス回路とを接続し、前記バンドギャップリファレンスと接地端子とを接続し、前記差動増幅回路のマイナス入力と前記バンドギャップリファレンスとを接続し、前記差動増幅回路のプラス入力と第１の可変抵抗と第２の可変抵抗とを接続し、前記差動増幅回路と制御端子とを接続し、前記差動増幅回路の出力と前記ＭＯＳトランジスタのゲートとを接続し、前記ＭＯＳトランジスタのドレインと前記第１の可変抵抗と出力端子とを接続し、前記出力端子と容量の一端とを接続し、前記容量の他端と前記接地端子とを接続し、前記第２の可変抵抗の他端と前記接地端子とを接続し、前記第１の可変抵抗と前記第２の可変抵抗を制御するロジック制御端子を含んだレギュレータ回路に設けられるオーバーシュート低減回路であって、前記差動増幅回路のマイナス入力とコンパレータのマイナス入力とを接続し、前記のコンパレータの出力と前記制御端子とを接続し、前記コンパレータのプラス入力と第３の抵抗の一端と第４の抵抗の一端とを接続し、前記第３の抵抗の他端と前記電源端子とを接続し、前記第４の抵抗の他端と前記接地端子とを接続した回路を備えたことを特徴とする。

また本発明は、電源端子と差動増幅回路と第１のＭＯＳトランジスタのソースとバンドギャップリファレンス回路とを接続し、前記バンドギャップリファレンスと接地端子とを接続し、前記差動増幅回路のマイナス入力と前記バンドギャップリファレンスとを接続し、前記差動増幅回路のプラス入力と第１の可変抵抗と第２の可変抵抗とを接続し、前記差動増幅回路とレギュレータ回路をオンにする信号を出力する制御端子とを接続し、前記差動増幅回路の出力と前記第１のＭＯＳトランジスタのゲートとを接続し、前記第１のＭＯＳトランジスタのドレインと前記第１の可変抵抗と出力端子とを接続し、前記出力端子と容量の一端とを接続し、前記容量の他端と前記接地端子とを接続し、前記第２の可変抵抗の他端と前記接地端子とを接続し、前記第１の可変抵抗と前記第２の可変抵抗を制御するロジック制御端子を含んだレギュレータ回路に設けられるオーバーシュート低減回路であって、前記第１のＭＯＳトランジスタのゲートとスイッチの一端とを接続し、前記スイッチの他端と前記電源端子とを接続し、前記第１のＭＯＳトランジスタのサイズの１／Ｎサイズの第２のＭＯＳトランジスタのソースと前記電源端子とを接続し、前記第２のＭＯＳトランジスタのゲートと前記第１のＭＯＳトランジスタのゲートとを接続し、前記第２のＭＯＳトランジスタのドレインと前記第１のＭＯＳトランジスタのドレインとを接続し、前記差動増幅回路からの制御端子と前記スイッチとを接続した回路を備えたことを特徴とする。

また本発明は、電源端子と差動増幅回路とＭＯＳトランジスタのソースとバンドギャップリファレンス回路とを接続し、前記バンドギャップリファレンスと接地端子とを接続し、前記差動増幅回路のマイナス入力と前記バンドギャップリファレンスとを接続し、前記差動増幅回路のプラス入力と第１の可変抵抗と第２の可変抵抗とを接続し、前記差動増幅回路とレギュレータ回路をオンにする信号を出力する制御端子とを接続し、前記差動増幅回路の出力と前記ＭＯＳトランジスタのゲートとを接続し、前記ＭＯＳトランジスタのドレインと前記第１の可変抵抗と出力端子とを接続し、前記出力端子と容量の一端とを接続し、前記容量の他端と前記接地端子とを接続し、前記第２の可変抵抗の他端と前記接地端子とを接続し、前記第１の可変抵抗と前記第２の可変抵抗を制御するロジック制御端子を含んだレギュレータ回路に設けられるオーバーシュート低減回路であって、前記ロジック制御端子とロジック回路とを接続し、このロジック回路によってレギュレータ回路のクローズド・ループゲインが最大になるように前記第１の可変抵抗と前記第２の可変抵抗を制御することを特徴とする。

本発明によれば、電源投入後のレギュレータＯＮ時の出力のオーバーシュートを低減することが可能になる。

以下、本発明の最良の実施の形態について、図面を参照しながら説明する。

図１は本発明の第１の実施形態におけるオーバーシュート低減回路を示す回路図であり、１は電源端子、２は接地端子、３は差動増幅回路であるＧＭ、４はバンドギャップリファレンス、５は出力端子、６はコンパレータ、７は制御端子、８はロジック制御端子Ｍ１は第１のＭＯＳトランジスタ、Ｃ１は第１の容量、Ｒ１は第１の可変抵抗、Ｒ２は第２の可変抵抗、Ｒ３は第３の抵抗、Ｒ４は第４の抵抗を示す。

第１の実施形態のオーバーシュート低減回路は、電源端子１とＧＭ３と第１のＭＯＳトランジスタＭ１のソースとバンドギャップリファレンス４とを接続し、このバンドギャップリファレンス４と接地端子２とを接続し、ＧＭ３のマイナス入力とバンドギャップリファレンス４とを接続し、ＧＭ３のプラス入力と第１の可変抵抗Ｒ１と第２の可変抵抗Ｒ２とを接続し、ＧＭ３と制御端子７とを接続し、ＧＭ３の出力と第１のＭＯＳトランジスタＭ１のゲートとを接続し、第１のＭＯＳトランジスタＭ１のドレインと第１の可変抵抗Ｒ１と出力端子５とを接続し、出力端子５と第１の容量Ｃ１の一端とを接続し、第１の容量Ｃ１の他端と接地端子２とを接続し、第２の可変抵抗Ｒ２の他端と接地端子２とを接続し、第１の可変抵抗Ｒ１と第２の可変抵抗Ｒ２を制御するロジック制御端子８とを含んだ回路構成に、ＧＭ３のマイナス入力とコンパレータ６のマイナス入力とを接続し、コンパレータ６の出力と出力端子７とを接続し、コンパレータ６のプラス入力と第３の抵抗Ｒ３の一端と第４の抵抗Ｒ４の一端とを接続し、第３の抵抗Ｒ３の他端と電源端子１とを接続し、第４の抵抗Ｒ４の他端と接地端子２とを接続した回路構成である。

以上のように構成された、第１の実施形態のオーバーシュート低減回路によれば、電源投入後、電源電圧をモニターするコンパレータ６でレギュレータを立ち上げることによって、レギュレータの出力を外付け容量と内部のインピーダンスで決まる時定数でゆっくりと立ち上げて出力のオーバーシュートを低減させることが可能になる。

図２は本発明の第２の実施形態におけるオーバーシュート低減回路を示す回路図であり、１は電源端子、２は接地端子、３は差動増幅回路であるＧＭ、４はバンドギャップリファレンス、５は出力端子、７はレギュレータ回路をオンにする信号を出力する制御端子、８はロジック制御端子、Ｍ１は第１のＭＯＳトランジスタ、Ｍ２は第２のＭＯＳトランジスタ、Ｃ１は第１の容量、Ｒ１は第１の可変抵抗、Ｒ２は第２の可変抵抗、ＳＷ１は第１のスイッチである。

第２の実施形態のオーバーシュート低減回路は、電源端子１とＧＭ３と第１のＭＯＳトランジスタＭ１のソースとバンドギャップリファレンス４とを接続し、バンドギャップリファレンス４と接地端子２とを接続し、ＧＭ３のマイナス入力とバンドギャップリファレンス４とを接続し、ＧＭ３のプラス入力と第１の可変抵抗Ｒ１と第２の可変抵抗Ｒ２とを接続し、ＧＭ３と制御端子７とを接続し、ＧＭ３の出力と第１のＭＯＳトランジスタＭ１のゲートとを接続し、第１のＭＯＳトランジスタＭ１のドレインと第１の可変抵抗Ｒ１と出力端子５とを接続し、出力端子５と第１の容量Ｃ１の一端とを接続し、第１の容量Ｃ１の他端と接地端子２とを接続し、第２の可変抵抗Ｒ２の他端と接地端子２とを接続し、第１の可変抵抗Ｒ１と第２の可変抵抗Ｒ２を制御するロジック制御端子８を含んだ回路構成に、第１のＭＯＳトランジスタＭ１のゲートとスイッチＳＷ１の一端とを接続し、このスイッチＳＷ１の他端と電源端子１とを接続し、第１のＭＯＳトランジスタＭ１のサイズの１／Ｎサイズの第２のＭＯＳトランジスタＭ２のソースと電源端子１とを接続し、第２のＭＯＳトランジスタＭ２のゲートと第１のＭＯＳトランジスタＭ１のゲートとを接続し、第２のＭＯＳトランジスタＭ２のドレインと第１のＭＯＳトランジスタＭ１のドレインとを接続し、ＧＭ３からの制御端子とスイッチＳＷ１とを接続した回路構成である。

以上のように構成された、第２の実施形態のオーバーシュート低減回路によれば、電源投入時に出力段の第１のＭＯＳトランジスタＭ１の１／Ｎのサイズの第２のＭＯＳトランジスタＭ２で回路を立ち上げることで、外付け容量に流れるラッシュ電流を緩和させ、オーバーシュートを低減させることが可能になる。

図３は本発明の第３の実施形態におけるオーバーシュート低減回路を示す回路図であり、１は電源端子、２は接地端子、３は差動増幅回路であるＧＭ、４はバンドギャップリファレンス、５は出力端子、７はレギュレータ回路をオンにする信号を出力する制御端子、８はロジック制御端子、９はロジック回路、Ｍ１は第１のＭＯＳトランジスタ、Ｃ１は第１の容量、Ｒ１は第１の可変抵抗、Ｒ２は第２の可変抵抗を示す。

第３の実施形態のオーバーシュート低減回路は、電源端子１とＧＭ３と第１のＭＯＳトランジスタＭ１のソースとバンドギャップリファレンス４とを接続し、このバンドギャップリファレンス４と接地端子２とを接続し、ＧＭ３のマイナス入力とバンドギャップリファレンス４とを接続し、ＧＭ３のプラス入力と第１の可変抵抗Ｒ１と第２の可変抵抗Ｒ２とを接続し、ＧＭ３と制御端子７とを接続し、ＧＭ３の出力と第１のＭＯＳトランジスタＭ１のゲートとを接続し、第１のＭＯＳトランジスタＭ１のドレインと第１の可変抵抗Ｒ１と出力端子５とを接続し、出力端子５と第１の容量Ｃ１の一端とを接続し、第１の容量Ｃ１の他端と接地端子２とを接続し、第２の可変抵抗Ｒ２の他端と接地端子２とを接続し、第１の可変抵抗Ｒ１と第２の可変抵抗Ｒ２を制御するロジック制御端子８を含んだ回路構成に、ロジック制御端子８とロジック回路９とを接続した備えたものである。

以上のように構成された、第３の実施形態のオーバーシュート低減回路によれば、電源投入後、レギュレータの出力が可変可能な場合、回路の立ち上がり時にロジック回路９の制御で第１の可変抵抗Ｒ１と第２の可変抵抗Ｒ２の２つの抵抗からなるＭＡＸのクローズド・ループゲインに設定し、出力ＤＣ電圧を早く安定させることでオーバーシュートを低減させることが可能になる。

本発明のオーバーシュート低減回路によれば、通信分野の機器において電源投入後のレギュレータＯＮ時の出力のオーバーシュートを低減することが可能になり、特に、携帯型の電話機器の分野において利用可能性が高いものである。

本発明の第１の実施形態におけるオーバーシュート低減回路を示す回路図本発明の第２の実施形態におけるオーバーシュート低減回路を示す回路図本発明の第３の実施形態におけるオーバーシュート低減回路を示す回路図従来におけるオーバーシュート低減回路を示す回路図

符号の説明

１電源端子
２接地端子
３ＧＭ
４バンドギャップリファレンス
５出力端子
６コンパレータ
７制御端子
８ロジック制御端子
９ロジック回路
Ｍ１第１のＭＯＳトランジスタ
Ｍ２第２のＭＯＳトランジスタ
Ｃ１第１の容量
Ｒ１第１の可変抵抗
Ｒ２第２の可変抵抗
Ｒ３第３の抵抗
Ｒ４第４の抵抗
ＳＷ１第１のスイッチ

Claims

電源端子と差動増幅回路とＭＯＳトランジスタのソースとバンドギャップリファレンス回路とを接続し、前記バンドギャップリファレンスと接地端子とを接続し、前記差動増幅回路のマイナス入力と前記バンドギャップリファレンスとを接続し、前記差動増幅回路のプラス入力と第１の可変抵抗と第２の可変抵抗とを接続し、前記差動増幅回路と制御端子とを接続し、前記差動増幅回路の出力と前記ＭＯＳトランジスタのゲートとを接続し、前記ＭＯＳトランジスタのドレインと前記第１の可変抵抗と出力端子とを接続し、前記出力端子と容量の一端とを接続し、前記容量の他端と前記接地端子とを接続し、前記第２の可変抵抗の他端と前記接地端子とを接続し、前記第１の可変抵抗と前記第２の可変抵抗を制御するロジック制御端子を含んだレギュレータ回路に設けられるオーバーシュート低減回路であって、前記差動増幅回路のマイナス入力とコンパレータのマイナス入力とを接続し、前記のコンパレータの出力と前記制御端子とを接続し、前記コンパレータのプラス入力と第３の抵抗の一端と第４の抵抗の一端とを接続し、前記第３の抵抗の他端と前記電源端子とを接続し、前記第４の抵抗の他端と前記接地端子とを接続した回路を備えたことを特徴とするオーバーシュート低減回路。
電源端子と差動増幅回路と第１のＭＯＳトランジスタのソースとバンドギャップリファレンス回路とを接続し、前記バンドギャップリファレンスと接地端子とを接続し、前記差動増幅回路のマイナス入力と前記バンドギャップリファレンスとを接続し、前記差動増幅回路のプラス入力と第１の可変抵抗と第２の可変抵抗とを接続し、前記差動増幅回路とレギュレータ回路をオンにする信号を出力する制御端子とを接続し、前記差動増幅回路の出力と前記第１のＭＯＳトランジスタのゲートとを接続し、前記第１のＭＯＳトランジスタのドレインと前記第１の可変抵抗と出力端子とを接続し、前記出力端子と容量の一端とを接続し、前記容量の他端と前記接地端子とを接続し、前記第２の可変抵抗の他端と前記接地端子とを接続し、前記第１の可変抵抗と前記第２の可変抵抗を制御するロジック制御端子を含んだレギュレータ回路に設けられるオーバーシュート低減回路であって、前記第１のＭＯＳトランジスタのゲートとスイッチの一端とを接続し、前記スイッチの他端と前記電源端子とを接続し、前記第１のＭＯＳトランジスタのサイズの１／Ｎサイズの第２のＭＯＳトランジスタのソースと前記電源端子とを接続し、前記第２のＭＯＳトランジスタのゲートと前記第１のＭＯＳトランジスタのゲートとを接続し、前記第２のＭＯＳトランジスタのドレインと前記第１のＭＯＳトランジスタのドレインとを接続し、前記差動増幅回路からの制御端子と前記スイッチとを接続した回路を備えたことを特徴とするオーバーシュート低減回路。
電源端子と差動増幅回路とＭＯＳトランジスタのソースとバンドギャップリファレンス回路とを接続し、前記バンドギャップリファレンスと接地端子とを接続し、前記差動増幅回路のマイナス入力と前記バンドギャップリファレンスとを接続し、前記差動増幅回路のプラス入力と第１の可変抵抗と第２の可変抵抗とを接続し、前記差動増幅回路とレギュレータ回路をオンにする信号を出力する制御端子とを接続し、前記差動増幅回路の出力と前記ＭＯＳトランジスタのゲートとを接続し、前記ＭＯＳトランジスタのドレインと前記第１の可変抵抗と出力端子とを接続し、前記出力端子と容量の一端とを接続し、前記容量の他端と前記接地端子とを接続し、前記第２の可変抵抗の他端と前記接地端子とを接続し、前記第１の可変抵抗と前記第２の可変抵抗を制御するロジック制御端子を含んだレギュレータ回路に設けられるオーバーシュート低減回路であって、前記ロジック制御端子とロジック回路とを接続し、このロジック回路によってレギュレータ回路のクローズド・ループゲインが最大になるように前記第１の可変抵抗と前記第２の可変抵抗を制御することを特徴とするオーバーシュート低減回路。