JP2004252891A

JP2004252891A - レギュレータ回路

Info

Publication number: JP2004252891A
Application number: JP2003044938A
Authority: JP
Inventors: Hiroki Matsuda; 裕樹松田; Tomiyuki Nagai; 富幸永井
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2003-02-21
Filing date: 2003-02-21
Publication date: 2004-09-09

Abstract

【課題】出力トランジスタを備え、出力側に出力コンデンサが接続されるレギュレータ回路では、出力コンデンサの容量が１μＦ以下になると、電源投入時に、出力電圧にオーバーシュートが発生することが判明した。
【解決手段】出力トランジスタ４０の制御電極（ゲート又はベース）における寄生容量に起因してオーバーシュートが発生していることから、当該制御電極に、抵抗５１、コンデンサ５２、及び、制御トランジスタ５３によって構成された時定数回路を接続し、電源投入時に制御トランジスタ５３によって寄生容量を瞬間的に充電し、以後、徐徐に制御トランジスタ５３をオフにしていく。これにより、出力トランジスタ４０の電源投入時における立ち上がりを遅くし、オーバーシュートを抑えることができる。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、携帯電話機等に使用され、電源電圧を安定化するレギュレータ回路に関する。
【０００２】
【従来の技術】
従来、この種のレギュレータ回路は、一対の電源側端子と一対の出力端子とを備え、一対の出力端子間には、コンデンサが接続され、電源側端子の一方と出力端子の一方との間には、出力トランジスタが接続されて使用される。このようなレギュレータ回路では、出力トランジスタの制御電極（ゲート又はベース）に与えられる電圧及び電流を制御することによって、出力端子間に接続されるコンデンサを介して、安定化され、且つ、平滑化された電圧を負荷に供給することができる。
【０００３】
ここで、従来のレギュレータ回路の一例を図７を参照して説明する。図示されたレギュレータ回路は、携帯電話機等の携帯機器に使用されるものであり、一対の電源側端子１０、１１と一対の出力端子２０、２１を備え、電源端子１０には、電源電圧ＶＤＤが与えられ、電源端子１１及び出力端子２１は共通に接地されている。レギュレータ回路の出力端子２０、２１間には、容量Ｃ１の出力コンデンサ３０が接続され、当該出力コンデンサ３０からは、図示しない負荷に対して、安定、平滑化された電圧が供給される。
【０００４】
図示されたレギュレータ回路は、電源端子１０及び出力端子２０に、それぞれ、ソース及びドレインを接続されたＰチャンネル電界効果トランジスタ（ＦＥＴ）４０を備え、当該ＦＥＴ４０のゲート電極の電圧、電流を制御することによって、電源電圧ＶＤＤの変動をレギュレートする。出力トランジスタ４０のゲート電圧を制御するために、図示されたレギュレータ回路は電圧比較器４１及び電流制限器４２とを備え、更に、出力端子２０、２１間には、２つの抵抗４３、４４によって構成される直列回路が接続されている。
【０００５】
電圧比較器４１には、定電流源４５及び基準電圧源（Ｖｒｅｆ）４６の接続点から、基準電圧が与えられると共に、抵抗４３、４４の接続点から、出力電圧を分圧した電圧が印加され、電圧比較器４１における電圧の比較結果に応じた電圧が出力トランジスタ４０のゲート電極に与えられている。
【０００６】
このようなレギュレータ回路は携帯電話機に組み込んで使用されることが多い。この場合、出力コンデンサ３０としては、１０μＦ程度の大きな容量を有するコンデンサが使用されるのが普通である。
【０００７】
しかしながら、携帯電話機等の携帯機器に対する小型化及びコストダウンの要求は、ますます強まる傾向にあり、この要求はレギュレータ回路を構成する部品である出力コンデンサにも及んでいる。このため、出力コンデンサ３０の容量Ｃ１を１μＦ程度に小さくし、集積化できる出力トランジスタ４０のサイズを大きくすることが考慮されている。
【０００８】
一方、特開平８−２２１１５５号公報（特許文献１）は、長端子及び短端子を備えたＵＳＢコネクタ等のコネクタにより、コンピュータ本体にオプションカード等を着脱する際に、オーバーシュート現象が発生することを指摘している。このため、引用文献１は、オプションカード側に設けられた電界効果トランジスタの給電開始タイミングを抵抗及びコンデンサにより遅延させることにより、オプションカード側における電界効果トランジスタのオーバーシュート現象を防止している。
【０００９】
【特許文献１】
特開平８−２２１１５５号公報
【００１０】
【発明が解決しようとする課題】
図７に示された構成を有するレギュレータ回路において、出力コンデンサ３０の容量Ｃ１を小さくし、出力トランジスタ４０のサイズを大きくした場合、原理的には、従来のレギュレータと同様な動作が可能であるが、実際には、電源の起動時に、オーバーシュート現象が発生し、実用化ができない状況にある。
【００１１】
また、引用文献１は、長端子及び短端子を備えたコネクタによって２つのデバイスを着脱した場合におけるオーバーシュート現象について説明しているだけで、出力端子に出力コンデンサを接続したレギュレータ回路におけるオーバーシュート現象の発生については、何等、指摘していない。
【００１２】
本発明は、上記した状況に鑑み、容量の小さな出力コンデンサをレギュレータ回路に接続した場合に、オーバーシュート現象が発生することを見出し、その原因を究明して、オーバーシュート現象を無くす構成を明らかにする。
【００１３】
本発明者等の実験、研究によれば、レギュレータ回路の出力コンデンサ３０の容量Ｃ１を小さくし、出力トランジスタ４０のサイズを大きくした場合、出力トランジスタ４０のゲート電極における寄生容量Ｃｐが、出力コンデンサ３０の容量Ｃ１と比較して大きくなり、この結果、出力トランジスタ４０の起動時、この寄生容量Ｃｐによって出力トランジスタ４０がオンとなるためであることであることが判明した。即ち、本発明者等は、出力トランジスタの駆動能力を大きくした場合におけるオーバーシュートの原因を鋭意研究した結果、当該出力トランジスタが起動時にトランジスタのゲート容量によって定まる寄生容量によりオンとなることによって、オーバーシュートが発生することを見出した。
【００１４】
本発明の目的は、上記した知見に基づき、出力コンデンサの容量との関係で、出力電圧にオーバーシュートが発生するのを防止できるレギュレータ回路を提供することである。
【００１５】
本発明の他の目的は、出力トランジスタの制御電極における寄生容量による影響を無くすことができる構成を備えたレギュレータ回路を提供することである。
【００１６】
【課題を解決するための手段】
本発明の第１の態様によれば、一対の電源側端子と、出力コンデンサに接続される一対の出力端子と、前記電源側端子の一方と前記出力端子の一方との間に設けられた出力トランジスタを備え、前記コンデンサに対して前記出力トランジスタを介して安定化された電圧を供給するレギュレータ回路において、前記出力トランジスタの制御端子と前記一対の電源側端子との間に、所定の時定数を備えた時定数回路を備え、当該時定数回路により前記電源電圧供給の際、前記出力端子に生じるオーバーシュートを防止することを特徴とするレギュレータ回路が得られる。
【００１７】
本発明の第２の態様によれば、前記時定数回路は、前記一対の電源側端子間に、抵抗とコンデンサとによって構成される直列回路を接続し、前記抵抗とコンデンサとの共通接続点、前記電源側端子の一方、及び、前記出力トランジスタの制御端子に制御トランジスタを接続した構成を有することを特徴とするレギュレータ回路。
【００１８】
本発明の第３の態様によれば、前記出力トランジスタ及び前記制御トランジスタは、電界効果トランジスタであることを特徴とするレギュレータ回路が得られる。
【００１９】
本発明の第４の態様によれば、前記抵抗と前記コンデンサとによって構成される直列回路のうち、前記抵抗の一端は、前記電源側端子の一方と前記出力トランジスタとの接続点に接続され、前記コンデンサの一端は、前記電源側端子の他方に接続された構成を備え、前記出力及び前記制御トランジスタを構成する電界効果トランジスタは、ＰチャンネルＦＥＴによって構成されていることを特徴とするレギュレータ回路が得られる。
【００２０】
本発明の第５の態様によれば、前記抵抗と前記コンデンサとによって構成される直列回路のうち、前記コンデンサの一端は、前記電源側端子の一方と前記出力トランジスタとの接続点に接続され、前記抵抗の一端は、前記電源側端子の他方に接続された構成を備え、前記出力トランジスタを形成する電界効果トランジスタは、ＰチャンネルＦＥＴによって構成され、前記制御トランジスタを形成する電界効果トランジスタは、ＮチャンネルＦＥＴによって構成されていることを特徴とするレギュレータ回路が得られる。
【００２１】
本発明の第６の態様によれば、前記出力及び前記制御トランジスタは、バイポーラトランジスタであることを特徴とするレギュレータ回路が得られる。
【００２２】
本発明の第７の態様によれば、前記抵抗と前記コンデンサとによって構成される直列回路のうち、前記抵抗の一端は、前記電源側端子の一方と前記出力トランジスタとの接続点に接続され、前記コンデンサの一端は、前記電源側端子の他方に接続された構成を備え、前記出力及び前記制御トランジスタを構成するバイポーラトランジスタは、ＰＮＰトランジスタであることを特徴とするレギュレータ回路が得られる。
【００２３】
本発明の第８の態様によれば、前記抵抗と前記コンデンサとによって構成される直列回路のうち、前記コンデンサの一端は、前記電源側端子の一方と前記出力トランジスタとの接続点に接続され、前記抵抗の一端は、前記電源側端子の他方に接続された構成を備え、前記出力トランジスタを形成するバイポーラトランジスタは、ＰＮＰトランジスタによって構成され、前記制御トランジスタを形成するバイポーラは、ＮＰＮトランジスタによって構成されていることを特徴とするレギュレータ回路が得られる。
【００２４】
本発明の第９の態様によれば、前記出力及び前記制御トランジスタは、同一の導電性又は極性を有するトランジスタによって構成されていることを特徴とするレギュレータ回路が得られる。
【００２５】
本発明の第１０の態様によれば、前記出力及び前記制御トランジスタは、互いに異なる導電性又は極性を有するトランジスタによって構成されていることを特徴とするレギュレータ回路が得られる。
【００２６】
【発明の実施の形態】
図１を参照して、本発明の一実施の形態に係るレギュレータ回路を説明する。
【００２７】
図示されたレギュレータ回路は、図７と同様に、一対の電源側端子１０、１１、出力端子２０、２１、Ｐチャンネル電界効果トランジスタ（ＦＥＴ）によって構成された出力トランジスタ４０、電圧比較器４１、電流制限器４２、定電流源４５、基準電圧源（Ｖｒｅｆ）４６、抵抗４３及び４４によって構成された直列回路とを備え、これらは、前述した要素と同様な動作を行うから、ここでは、説明を省略する。図７と同様に、レギュレータ回路の出力端子２０及び２１間には、容量Ｃ１の出力コンデンサ３０が接続され、この出力コンデンサ３０の容量Ｃ１は１μＦ以下であるものとする。
【００２８】
更に、図１に示されたレギュレータ回路は、抵抗値Ｒ１の抵抗５１と容量Ｃ２のコンデンサ５２とを直列に接続した直列回路を備え、この直列回路は電源側端子１０及び１１間にそれぞれ接続されている。この例では、抵抗５１の一端が電源側端子１０に接続され、他方、コンデンサ５２の一端が接地された電源側端子１１に接続されている。また、抵抗５１とコンデンサ５２の共通接続点は、Ｐチャンネル電界効果トランジスタ（ＦＥＴ）５３のゲートに接続され、そのソースは、出力トランジスタ４０のソース、ドレインは、出力トランジスタ４０のゲートに、電流制限器４２及び電圧比較器４１と共に接続されている。この例においても、出力トランジスタ４０のゲートは寄生容量Ｃｐを有していることは、図７の場合と同様である。ここで、抵抗５１、コンデンサ５２、及び、Ｐチャンネル電界効果トランジスタ（ＦＥＴ）５３は、後述するように、出力トランジスタ４０におけるオーバーシュートを防止する時定数回路として動作し、この関係で、Ｐチャンネル電界効果トランジスタ（ＦＥＴ）５３は、制御トランジスタと呼ぶ。
【００２９】
ここで、図２をも参照して、図１に示されたレギュレータ回路の起動時の動作を説明すると、出力コンデンサ３０が接続された状態で、電源電圧ＶＤＤが電源側端子１０、１１間に与えられると、当該電源側端子１０の電圧は、図２に示すように、０ＶからＶＤＤまで上昇する。この時、上記した時定数回路が接続されていない図７の回路の出力端子２０の電圧は、図２に破線で示すように、所定の出力電圧Ｖｏｕｔを超えて上昇し、オーバーシュートする。このオーバーシュート現象は、出力トランジスタ４０のゲート電極における寄生容量Ｃｐに起因している。
【００３０】
一方、図１に示すように、時定数回路を備えたレギュレータ回路では、電源投入時、制御トランジスタ５３がまずオンし、瞬時に、出力トランジスタ４０のゲートの寄生容量Ｃｐがフル充電される。他方、時間が経つにつれて、容量Ｃ２のコンデンサ５２は徐徐に充電されていき、制御トランジスタ５３はオフ状態になる。このとき、制御トランジスタ５３のゲート電圧をＶＧとすると、このゲート電圧ＶＧは次式であらわされる。
【００３１】
ＶＧ＝ＶＤＤ（１− ｅ^{−（ｔ／Ｃ２・Ｒ１）}）
図３に、時定数τ＝Ｃ_２Ｒ_１の変化とパルスレスポンスとの関係を示す。図３から、時定数τを大きくすれば、制御トランジスタ５３をオフさせるのに時間がかかることが分かる。このように、制御トランジスタ５３を接続したことによって、出力トランジスタ４０は立ち上がりに時間が係るため、出力電圧はゆっくりと立ち上がる。
【００３２】
したがって、図２に実線で示すように、入力スイッチ投入時の出力電圧Ｖｏｕｔに現われるオーバーシュートの問題を解決することができる。
【００３３】
図４を参照すると、図１に示されたレギュレータ回路の変形例が示されており、ここでは、Ｐチャンネル電界効果トランジスタの代わりに、ＰＮＰバイポーラトランジスタ（以下、ＰＮＰトランジスタ）を出力トランジスタ４０及び制御トランジスタ５３として使用している点以外、図１と同様である。具体的に言えば、出力トランジスタ４０を構成するＰＮＰトランジスタのエミッタ及びコレクタは、電源側端子１０及び出力端子２０にそれぞれ接続されており、制御電極であるベースは、電流制限器４２及び制御トランジスタ５３であるＰＮＰトランジスタのコレクタに接続されている。
【００３４】
一方、制御トランジスタ５３を構成するＰＮＰトランジスタのエミッタは、電源側端子２０に接続され、制御電極であるベースは、抵抗５１とコンデンサ５２の共通接続点に接続されている。
【００３５】
図４に示された回路構成においても、図１と同様な動作が可能である。したがって、図１及び図４に示されたレギュレータ回路は、出力及び制御トランジスタを同一のチャンネル電界効果トランジスタ或いは同一導電型のバイポーラトランジスタによって構成した時定数回路を備えている。
【００３６】
図５を参照すると、本発明の他の実施形態に係るレギュレータ回路は、Ｐチャンネル電界効果トランジスタを出力トランジスタ４０として備えると共に、Ｎチャンネル電界効果トランジスタによって制御トランジスタ５３を構成している。この関係で、時定数回路を構成するコンデンサ５２の一端が電源側端子１０に接続され、抵抗５１の一端が接地された電源側端子１１に接続されている。更に、抵抗５１とコンデンサ５２の共通接続点は、Ｎチャンネル電界効果トランジスタによって構成される制御トランジスタ５３のゲートに接続されている。また、Ｎチャンネル電界効果トランジスタの制御トランジスタ５３のドレインがＰチャンネル電界効果トランジスタ（出力トランジスタ）４０のソース（電源側端子１０）に接続され、制御トランジスタ５３のソースが出力トランジスタ４０のゲートに接続されている点で、図１とは異なっている。
【００３７】
図５に示されように、出力及び制御トランジスタ４０及び５３を互いに異なる極性の電界効果トランジスタによって構成したレギュレータ回路によっても、図１と同様な動作が可能であることは明らかであり、この回路はＣＭＯＳによって構成するのに適している。
【００３８】
図６を参照すると、図５に示されたレギュレータ回路の変形例が示されており，ここでは、出力及び制御トランジスタ４０及び５３を構成するＰ及びＮチャンネル電界効果トランジスタをそれぞれＰＮＰ及びＮＰＮトランジスタに置き換えている。この例では、ＰＮＰ出力トランジスタ４０のエミッタを電源側端子１０、コレクタを出力端子２０にそれぞれ接続し、制御電極であるベースを制御トランジスタ５３のエミッタに接続した構成を有している。更に、ＮＰＮ制御トランジスタ５３のベースは、電源側端子１０に接続されたコンデンサ５２と、電源側端子１１に接続された抵抗５１の共通接続点に接続されている。
【００３９】
図６に示された回路構成によっても、図１と同様な動作が可能であることは明らかである。
【００４０】
【実施例】
ここで、出力コンデンサ３０として、１μＦの容量を有するコンデンサが本発明のレギュレータ回路に接続し、更に、図１に示された出力トランジスタ４０として、１００００μｍ及び１．２μｍのゲート幅及びゲート長をそれぞれ有するＰチャンネル電界効果トランジスタを使用した場合、１００ｋΩ及び３０ｐＦの抵抗５１及び制御コンデンサ５２を使用することによって、起動時におけるオーバーシュート現象を除くことができた。このとき、制御トランジスタ５３のサイズは、ゲート幅１０μｍ、ゲート長５μｍのものを使用した。
【００４１】
【発明の効果】
本発明のレギュレータ回路では、出力コンデンサの容量Ｃ１が１μＦ以下になっても、出力におけるオーバーシュートを防止できる。この結果、寄生容量が大きい高出力レギュレータでも出力コンデンサの容量Ｃ１を小さくすることが可能である。また、携帯電話機等の携帯機器の小型化が進んでいる現在、出力コンデンサの容量を小さくできる本発明は、実装面、コスト面でも非常に有効である。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るレギュレータ回路の等価回路図である。
【図２】電源投入時におけるオーバーシュート現象を説明するタイムチャートである。
【図３】図１に示されたレギュレータ回路に使用される時定数回路の特性を示す図である。
【図４】図１に示されたレギュレータ回路をバイポーラトランジスタによって構成した場合の等価回路図である。
【図５】本発明の他の実施の形態に係るレギュレータ回路の等価回路図である。
【図６】図５に示されたレギュレータ回路をバイポーラトランジスタによって構成した場合の等価回路図である。
【図７】従来のレギュレータ回路を示す等価回路図である。
【符号の説明】
１０、１１電源側端子
２０、２１出力端子
３０出力コンデンサ
４０出力トランジスタ
４１電圧比較器
４２電流制限器
４３、４４抵抗
５１抵抗
５２コンデンサ
５３制御トランジスタ
４５定電流源、
４６基準電圧源（Ｖｒｅｆ）

Claims

一対の電源側端子と、出力コンデンサに接続される一対の出力端子と、前記電源側端子の一方と前記出力端子の一方との間に設けられた出力トランジスタを備え、前記コンデンサに対して前記出力トランジスタを介して安定化された電圧を供給するレギュレータ回路において、前記出力トランジスタの制御端子と前記一対の電源側端子との間に、所定の時定数を備えた時定数回路を備え、当該時定数回路により前記電源電圧供給の際、前記出力端子に生じるオーバーシュートを防止することを特徴とするレギュレータ回路。
請求項１において、前記時定数回路は、前記一対の電源側端子間に、抵抗とコンデンサとによって構成される直列回路を接続し、前記抵抗とコンデンサとの共通接続点、前記電源側端子の一方、及び、前記出力トランジスタの制御端子に制御トランジスタを接続した構成を有することを特徴とするレギュレータ回路。
請求項２において、前記出力トランジスタ及び前記制御トランジスタは、電界効果トランジスタであることを特徴とするレギュレータ回路。
請求項３において、前記抵抗と前記コンデンサとによって構成される直列回路のうち、前記抵抗の一端は、前記電源側端子の一方と前記出力トランジスタとの接続点に接続され、前記コンデンサの一端は、前記電源側端子の他方に接続された構成を備え、前記出力及び前記制御トランジスタを構成する電界効果トランジスタは、ＰチャンネルＦＥＴによって構成されていることを特徴とするレギュレータ回路。
請求項３において、前記抵抗と前記コンデンサとによって構成される直列回路のうち、前記コンデンサの一端は、前記電源側端子の一方と前記出力トランジスタとの接続点に接続され、前記抵抗の一端は、前記電源側端子の他方に接続された構成を備え、前記出力トランジスタを形成する電界効果トランジスタは、ＰチャンネルＦＥＴによって構成され、前記制御トランジスタを形成する電界効果トランジスタは、ＮチャンネルＦＥＴによって構成されていることを特徴とするレギュレータ回路。
請求項２において、前記出力及び前記制御トランジスタは、バイポーラトランジスタであることを特徴とするレギュレータ回路。
請求項６において、前記抵抗と前記コンデンサとによって構成される直列回路のうち、前記抵抗の一端は、前記電源側端子の一方と前記出力トランジスタとの接続点に接続され、前記コンデンサの一端は、前記電源側端子の他方に接続された構成を備え、前記出力及び前記制御トランジスタを構成するバイポーラトランジスタは、ＰＮＰトランジスタであることを特徴とするレギュレータ回路。
請求項６において、前記抵抗と前記コンデンサとによって構成される直列回路のうち、前記コンデンサの一端は、前記電源側端子の一方と前記出力トランジスタとの接続点に接続され、前記抵抗の一端は、前記電源側端子の他方に接続された構成を備え、前記出力トランジスタを形成するバイポーラトランジスタは、ＰＮＰトランジスタによって構成され、前記制御トランジスタを形成するバイポーラは、ＮＰＮトランジスタによって構成されていることを特徴とするレギュレータ回路。
請求項２において、前記出力及び前記制御トランジスタは、同一の導電性又は極性を有するトランジスタによって構成されていることを特徴とするレギュレータ回路。
請求項２において、前記出力及び前記制御トランジスタは、互いに異なる導電性又は極性を有するトランジスタによって構成されていることを特徴とするレギュレータ回路。