JP2015158732A - 電圧レギュレータ - Google Patents
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Abstract
Description
好適に、前記微分回路は、前記出力電圧に応じた電圧が印加される第1キャパシタと、前記第1キャパシタに流れる電流に応じた電圧が発生する第1抵抗とを含んでよい。前記可変インピーダンス回路は、前記第1抵抗に発生する電圧に応じてインピーダンスが変化してよい。
例えば、前記可変インピーダンス回路は、前記出力電圧が印加される第1トランジスタを含んでよい。前記第1キャパシタは、前記主トランジスタの出力端子と前記第1トランジスタの制御端子との間に接続されてもよい。前記第1抵抗は、前記第1トランジスタの前記制御端子と基準電位との間に接続されてもよい。
また、上記の構成によれば、前記出力電圧が一定のときに前記可変インピーダンス回路が遮断状態となるため、前記出力電圧のオーバーシュートが生じていない状態において、前記可変インピーダンス回路に無駄な消費電流が流れなくなる。
例えば、前記微分回路は、前記出力電圧に応じた電圧が印加される第1キャパシタと、前記制御電圧に応じた電圧が印加される第2キャパシタと、前記第1キャパシタに流れる電流と前記第2キャパシタに流れる電流とを合成した電流に応じた電圧が発生する第1抵抗とを含んでよい。前記可変インピーダンス回路は、前記第1抵抗に発生する電圧に応じてインピーダンスが変化してよい。
この場合、前記可変インピーダンス回路は、前記出力電圧が印加される第1トランジスタを含んでよい。前記第1キャパシタは、前記主トランジスタの出力端子と前記第1トランジスタの制御端子との間に接続されてよい。前記第2キャパシタは、前記主トランジスタの前記制御端子と前記第1トランジスタの前記制御端子との間に接続されてよい。前記第1抵抗は、前記第1トランジスタの前記制御端子と基準電位との間に接続されてよい。
また、上記の構成によれば、前記出力電圧及び前記制御電圧が一定のときに前記可変インピーダンス回路が遮断状態となるため、前記出力電圧のオーバーシュートが生じていない状態において、前記可変インピーダンス回路に無駄な消費電流が流れなくなる。
例えば、前記増幅回路は、前記分圧回路において分圧された電圧と参照電圧との差に応じた電流差を有する差動信号を生成する差動対と、前記差動信号に応じた電圧を出力する出力ノードと、前記差動信号の一方の電流信号に応じた第1電流を前記出力ノードに出力する第1カレントミラー回路と、前記差動信号の他方の電流信号に応じた第2電流であって、前記第1電流と逆方向に流れる第2電流を前記出力ノードに出力する第2カレントミラー回路とを含んでよい。前記帰還信号重畳回路は、前記第1カレントミラー回路又は前記第2カレントミラー回路の電流経路に接続され、前記微分信号に応じた電流が流れる第2トランジスタを含んでよい。
この場合、前記微分回路は、前記主トランジスタの出力端子と前記第2トランジスタの制御端子との間に接続された第1キャパシタと前記第2トランジスタの前記制御端子と基準電位との間に接続された第1抵抗とを含んでよい。
以下、本発明の第1の実施形態に係る電圧レギュレータについて図面を参照しながら説明する。
図1は、第1の実施形態に係る電圧レギュレータの構成の一例を示す図である。図1に示す電圧レギュレータは、主トランジスタQmと、分圧回路2と、増幅回路3と、基準電圧発生回路4と、第1キャパシタC1と、第2キャパシタC2と、第1抵抗R1と、電圧源10と、可変インピーダンス回路11と、帰還信号重畳回路12を有する。
主トランジスタQmは、本発明における主トランジスタの一例である。
分圧回路2と増幅回路3を含む回路は、本発明における制御回路の一例である。
第1キャパシタC1,第2キャパシタC2及び第1抵抗R1を含む回路は、本発明における微分回路の一例である。
可変インピーダンス回路11は、本発明における可変インピーダンス回路の一例である。
トランジスタQ21及びQ22を含む回路は、本発明における差動対の一例である。
トランジスタQ27及びQ28を含む回路は、本発明における第1カレントミラー回路の一例である。
トランジスタQ23〜Q26を含む回路は、本発明における第2カレントミラー回路の一例である。
まず、説明を簡単にするために、第1トランジスタQ1と第2トランジスタQ2は、それぞれ、主トランジスタQmと増幅回路3に接続されていないものとする。図3は、出力電圧Voutが急激に上昇した場合における微分信号VBの波形を示す図である。第1キャパシタC1には、出力電圧Voutに応じた電圧が印加されるため、出力電圧Voutが変化すると、その変化に応じた電流が流れる。例えば図3Aにおいて示すように出力電圧Voutが上昇した場合、第1キャパシタC1には、出力電圧Voutの上昇の傾きに比例した電流が流れる。この第1キャパシタC1の電流が第1抵抗R1に流れることにより電圧が発生し、図3Bに示すような微分信号VBが得られる。微分信号VBの電圧が第1トランジスタQ1,第2トランジスタQ2のしきい値を超えると、第1トランジスタQ1,第2トランジスタQ2はそれぞれ電流を流すことができる状態になる。
図5は、電圧源10を省略する例を示す図である。図1,図2に示す例では、電圧源10の電圧と第1抵抗R1に生じる電圧との和が微分信号VBとして可変インピーダンス回路11及び帰還信号重畳回路12に入力されるが、第1抵抗R1に生じる電圧だけでこれらの回路(Q1,Q2)を動作させることができるならば、図5において示すように、電圧源10を省略してもよい。
次に、本発明の第2の実施形態について説明する。
図8は、第2の実施形態に係る電圧レギュレータの構成の一例を示す図である。図8に示す電圧レギュレータは、図1に示す電圧レギュレータにおける帰還信号重畳回路12を省略し、その代わりに参照信号制御回路13を追加したものであり、他の構成については図1に示す電圧レギュレータと同様である。
次に、本発明の第3の実施形態について説明する。
図9は、第3の実施形態に係る電圧レギュレータの構成の一例を示す図である。図9に示す電圧レギュレータは、図1に示す電圧レギュレータにおける帰還信号重畳回路12を省略し、その代わりに帰還信号入力回路14を追加し、更に、増幅回路3を増幅回路3Aに置換したものである。図9に示す電圧レギュレータの他の構成については、図1に示す電圧レギュレータと同様である。
従って、本実施形態に係る電圧レギュレータにおいても、入力電圧Vinの立ち上がり時や急変時における出力電圧Voutのオーバーシュートを抑制することが可能である。
次に、本発明の第4の実施形態について説明する。
図11は、第4の実施形態に係る電圧レギュレータの構成の一例を示す図である。図11に示す電圧レギュレータは、図1に示す電圧レギュレータと同様の構成を有するとともに、PMOS型のトランジスタQ31と抵抗R4,R5を有する。
Claims (11)
- 入力電圧が入力される端子と出力電圧が出力される端子との間の電流経路に設けられた主トランジスタと、
前記出力電圧が目標電圧へ近づくように前記主トランジスタを制御する制御回路と、
前記出力電圧が印加される可変インピーダンス回路と、
前記出力電圧の時間的な変化に応じた微分信号を出力する微分回路と
を有し、
前記可変インピーダンス回路は、前記微分信号に応じて、前記出力電圧の上昇の傾きが急になるほどインピーダンスが小さくなり、前記出力電圧が一定のときに遮断状態となる
ことを特徴とする電圧レギュレータ。 - 前記微分回路は、
前記出力電圧に応じた電圧が印加される第1キャパシタと、
前記第1キャパシタに流れる電流に応じた電圧が発生する第1抵抗と
を含み、
前記可変インピーダンス回路は、前記第1抵抗に発生する電圧に応じてインピーダンスが変化する
ことを特徴とする請求項1に記載の電圧レギュレータ。 - 前記可変インピーダンス回路は、前記出力電圧が印加される第1トランジスタを含み、
前記第1キャパシタは、前記主トランジスタの出力端子と前記第1トランジスタの制御端子との間に接続され、
前記第1抵抗は、前記第1トランジスタの前記制御端子と基準電位との間に接続される
ことを特徴とする請求項2に記載の電圧レギュレータ。 - 前記制御回路は、前記出力電圧と前記目標電圧との差に応じた制御電圧を生成して前記主トランジスタの制御端子に入力し、
前記微分回路は、前記出力電圧の時間的な変化並びに前記制御電圧の時間的な変化に応じた前記微分信号を出力し、
前記可変インピーダンス回路は、前記微分信号に応じて、前記主トランジスタのインピーダンスを減少させる方向への前記制御電圧の変化が急になるほどインピーダンスが小さくなり、前記出力電圧及び前記制御電圧が一定のときは遮断状態となる
ことを特徴とする請求項1乃至3のいずれか一項に記載の電圧レギュレータ。 - 前記微分回路は、
前記出力電圧に応じた電圧が印加される第1キャパシタと、
前記制御電圧に応じた電圧が印加される第2キャパシタと、
前記第1キャパシタに流れる電流と前記第2キャパシタに流れる電流とを合成した電流に応じた電圧が発生する第1抵抗と
を含み、
前記可変インピーダンス回路は、前記第1抵抗に発生する電圧に応じてインピーダンスが変化する
ことを特徴とする請求項4に記載の電圧レギュレータ。 - 前記可変インピーダンス回路は、前記出力電圧が印加される第1トランジスタを含み、
前記第1キャパシタは、前記主トランジスタの出力端子と前記第1トランジスタの制御端子との間に接続され、
前記第2キャパシタは、前記主トランジスタの前記制御端子と前記第1トランジスタの前記制御端子との間に接続され、
前記第1抵抗は、前記第1トランジスタの前記制御端子と基準電位との間に接続される
ことを特徴とする請求項5に記載の電圧レギュレータ。 - 前記制御回路は、
出力電圧を分圧する分圧回路と、
前記分圧回路において分圧された電圧と参照電圧との差に応じた中間信号を生成し、当該中間信号を増幅した制御電圧を前記主トランジスタの制御端子に入力する増幅回路と
を含み、
前記微分信号に応じて、前記出力電圧の上昇の傾きが急になるほど、前記主トランジスタのインピーダンスを増大させる方向へ前記制御電圧を大きく変化させる帰還信号を前記中間信号に重畳する帰還信号重畳回路を有する
ことを特徴とする請求項1乃至6のいずれか一項に記載の電圧レギュレータ。 - 前記増幅回路は、
前記分圧回路において分圧された電圧と参照電圧との差に応じた電流差を有する差動信号を生成する差動対と、
前記差動信号に応じた電圧を出力する出力ノードと、
前記差動信号の一方の電流信号に応じた第1電流を前記出力ノードに出力する第1カレントミラー回路と、
前記差動信号の他方の電流信号に応じた第2電流であって、前記第1電流と逆方向に流れる第2電流を前記出力ノードに出力する第2カレントミラー回路と
を含み、
前記帰還信号重畳回路は、前記第1カレントミラー回路又は前記第2カレントミラー回路の電流経路に接続され、前記微分信号に応じた電流が流れる第2トランジスタを含む
ことを特徴とする請求項7に記載の電圧レギュレータ。 - 前記微分回路は、
前記主トランジスタの出力端子と前記第2トランジスタの制御端子との間に接続された第1キャパシタと
前記第2トランジスタの前記制御端子と基準電位との間に接続された第1抵抗と
を含む
ことを特徴とする請求項8に記載の電圧レギュレータ。 - 前記制御回路は、
出力電圧を分圧する分圧回路と、
前記分圧回路において分圧された電圧と参照電圧との差を増幅した制御電圧を前記主トランジスタの制御端子に入力する増幅回路と
を含み、
前記微分信号に応じて、前記出力電圧の上昇の傾きが急になるほど、前記主トランジスタのインピーダンスを増大させる方向へ前記制御電圧が大きく変化するように前記参照電圧を変化させる参照電圧制御回路を有する
ことを特徴とする請求項1乃至9のいずれか一項に記載の電圧レギュレータ。 - 前記制御回路は、
出力電圧を分圧する分圧回路と、
前記分圧回路において分圧された電圧と参照電圧との差を増幅した制御電圧を前記主トランジスタの制御端子に入力する増幅回路と
を含み、
前記増幅回路は、
前記分圧回路において分圧された電圧と参照電圧との差に応じた差動信号を生成する一対のトランジスタを備えた差動対と、
前記一対のトランジスタのうち前記参照電圧を入力するトランジスタと並列に接続された付加トランジスタと
を含んでおり、
前記微分信号に応じて、前記出力電圧の上昇の傾きが急になるほど、前記主トランジスタのインピーダンスを増大させる方向へ前記制御電圧を大きく変化させる帰還信号を前記付加トランジスタに入力する帰還信号入力回路を有する
ことを特徴とする請求項1乃至10のいずれか一項に電圧レギュレータ。
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US11835977B2 (en) | 2019-06-12 | 2023-12-05 | Nisshinbo Micro Devices Inc. | Constant voltage circuit for improvement of load transient response with stable operation in high frequency, and electronic device therewith |
Citations (3)
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---|---|---|---|---|
JP2003067063A (ja) * | 2001-08-28 | 2003-03-07 | Ricoh Co Ltd | 電圧安定化回路、該電圧安定化回路を備えた定電圧発生回路および半導体装置 |
JP2004252891A (ja) * | 2003-02-21 | 2004-09-09 | Mitsumi Electric Co Ltd | レギュレータ回路 |
US20070030054A1 (en) * | 2005-08-08 | 2007-02-08 | Rong-Chin Lee | Voltage regulator with prevention from overvoltage at load transients |
-
2014
- 2014-02-21 JP JP2014032100A patent/JP6254010B2/ja active Active
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