KR102348895B1 - 볼티지 레귤레이터 - Google Patents
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Abstract
(과제) 간편한 회로 구성으로, 보호 회로가 오동작을 일으키지 않고, 또한 보호 회로가 기동될 때까지의 지연 시간이 짧은 볼티지 레귤레이터를 제공한다.
(해결 수단) 볼티지 레귤레이터의 이상을 검출하였을 때에 출력 트랜지스터를 제어하는 보호 회로와, 보호 회로에 동작 전류를 공급하는 제 1 정전류 회로와, 출력 트랜지스터에 흐르는 출력 전류를 검출하여 제 1 정전류 회로를 제어하는 검출 회로를 구비하고, 검출 회로는 소정의 기준 전류값으로 출력 전류를 검출하고, 보호 회로는 출력 전류가 기준 전류값을 하회하지 않도록 출력 트랜지스터를 제어하는 구성으로 하였다.
(해결 수단) 볼티지 레귤레이터의 이상을 검출하였을 때에 출력 트랜지스터를 제어하는 보호 회로와, 보호 회로에 동작 전류를 공급하는 제 1 정전류 회로와, 출력 트랜지스터에 흐르는 출력 전류를 검출하여 제 1 정전류 회로를 제어하는 검출 회로를 구비하고, 검출 회로는 소정의 기준 전류값으로 출력 전류를 검출하고, 보호 회로는 출력 전류가 기준 전류값을 하회하지 않도록 출력 트랜지스터를 제어하는 구성으로 하였다.
Description
본 발명은, 볼티지 레귤레이터에 관한 것으로, 보다 상세하게는 경부하시에 동작을 정지시키는 저소비 전류의 보호 회로에 관한 것이다.
도 5 에 종래의 보호 회로를 구비한 볼티지 레귤레이터의 회로도를 나타낸다.
종래의 볼티지 레귤레이터는, 기준 전압 회로 (101) 와, 에러 앰프 (102) 와, PMOS 트랜지스터 (106) 와, 저항 (107 및 108) 과, PMOS 트랜지스터 (104) 와, 정전류 회로 (105) 와, 저항 (111) 과, 용량 (112) 과, 보호 회로 (103) 및 그 정전류 회로 (113) 와, VDD 단자 (109) 와, VSS 단자 (100) 와, 출력 단자 (110) 를 구비한다.
PMOS 트랜지스터 (104) 와 정전류 회로 (105) 는, 출력 전류의 검출을 실시하는 출력 전류 검출 회로를 구성한다. 출력 단자 (110) 에 중부하가 접속되어 출력 전류가 클 때에는, 출력 전류 검출 회로는 검출 신호를 출력한다. 검출 신호가 출력되면, 정전류 회로 (113) 에 정전류가 흘러 보호 회로 (103) 가 온된다. 그리고, 보호 회로 (103) 는 검출 신호에 따른 소정의 신호를 출력한다. 출력 단자 (110) 에 경부하가 접속되어 출력 전류가 작을 때에는, 출력 전류 검출 회로는 정전류 회로 (113) 의 전류를 정지시켜 보호 회로 (103) 를 오프시킨다. 따라서, 볼티지 레귤레이터는, 경부하시에는 소비 전류가 적다.
로우 패스 필터를 구성하는 저항 (111) 과 용량 (112) 은, 전원 전압의 변동이 클 때에 보호 회로 (103) 가 오동작하는 것을 방지한다.
종래의 보호 회로를 구비한 볼티지 레귤레이터는, 경부하시에 정전류 회로 (113) 의 전류를 정지시켜 보호 회로 (103) 의 동작을 정지시키므로, 보호 회로 (103) 의 온 제어와 오프 제어가 반복된다는 과제가 있었다. 경부하시에 보호 회로 (103) 를 오프시키는 제어는, 저항 (111) 과 용량 (112) 의 로우 패스 필터에 의해 지연시킬 수 있기 때문에, 그 사이에 보호 회로 (103) 의 출력이 PMOS 트랜지스터 (106) 의 오프를 해제하는 논리로 바뀌면, 전술한 반복을 발생시키지 않게 하는 것이 가능해진다.
그러나, 로우 패스 필터에 의한 지연 시간은, 경부하에서 중부하로 급격하게 변화한 경우에서, 보호 회로 (103) 가 신속하게 동작을 개시해야 할 때, 정전류 회로 (113) 의 기동 개시까지의 시간으로서 더욱 전술한 지연을 증대시킨다. 따라서, 경부하에서 중부하로 급격하게 변화한 경우에 정전류 회로 (113) 의 기동 시간만큼 보호 회로 (103) 의 동작 개시가 지연된다.
종래의 로우 패스 필터만을 사용한 보호 회로를 구비한 볼티지 레귤레이터는, 그 과제 해결이 보호 회로 (103) 의 동작 개시의 지연과 트레이드 오프가 되어, 근본적인 해결 수단은 되지 않았다.
본 발명은 상기 과제를 감안하여 이루어졌으며, 간편한 회로 구성으로, 보호 회로가 오동작을 일으키지 않고, 또한 보호 회로가 기동될 때까지의 지연 시간이 짧은 볼티지 레귤레이터를 제공한다.
종래의 과제를 해결하기 위해, 본 발명의 볼티지 레귤레이터는, 이하와 같은 구성으로 하였다.
볼티지 레귤레이터의 이상을 검출하였을 때, 출력 트랜지스터를 제어하는 보호 회로와, 보호 회로에 동작 전류를 공급하는 제 1 정전류 회로와, 출력 트랜지스터에 흐르는 출력 전류를 검출하여 제 1 정전류 회로를 제어하는 검출 회로를 구비하고, 검출 회로는 소정의 기준 전류값으로 출력 전류를 검출하고, 보호 회로는 출력 전류가 기준 전류값을 하회하지 않도록 출력 트랜지스터를 제어하는 구성으로 하였다.
본 발명의 볼티지 레귤레이터는, 중부하를 검출하였을 때에 출력 트랜지스터에 흐르는 출력 전류는 검출 전류 이하가 되지 않도록 조정할 수 있으므로, 보호 회로가 오동작을 일으키지 않고, 또한 보호 회로가 기동될 때까지의 시간을 단축시킬 수 있다.
도 1 은 본 실시형태의 볼티지 레귤레이터의 회로도.
도 2 는 본 실시형태의 볼티지 레귤레이터의 다른 예를 나타내는 회로도.
도 3 은 본 실시형태의 볼티지 레귤레이터의 다른 예를 나타내는 회로도.
도 4 는 본 실시형태의 볼티지 레귤레이터의 다른 예를 나타내는 회로도.
도 5 는 종래의 볼티지 레귤레이터의 회로도.
도 2 는 본 실시형태의 볼티지 레귤레이터의 다른 예를 나타내는 회로도.
도 3 은 본 실시형태의 볼티지 레귤레이터의 다른 예를 나타내는 회로도.
도 4 는 본 실시형태의 볼티지 레귤레이터의 다른 예를 나타내는 회로도.
도 5 는 종래의 볼티지 레귤레이터의 회로도.
도 1 은 본 실시형태의 볼티지 레귤레이터의 회로도이다. 본 실시형태의 볼티지 레귤레이터는, 경부하시에 보호 회로 (103) 의 동작을 정지시켰을 때에 발생하는 반복적인 오동작을 없애기 위해, 보호 회로 (203) 는 PMOS 트랜지스터 (106) 를 PMOS 트랜지스터 (104) 와 정전류 회로 (105) 에 의한 출력 전류 검출의 임계값을 하회하지 않는 범위에서 출력 전류를 작게 억제하도록 작용시키고 있다.
본 실시형태의 볼티지 레귤레이터는, 기준 전압 회로 (101), 에러 앰프 (102), 출력 트랜지스터 (106), 분압 저항 (107 및 108), 보호 회로 (203), 제 1 정전류 회로 (113), PMOS 트랜지스터 (104), 제 2 정전류 회로 (105) 로 구성된다. 보호 회로 (203) 는, 검출부 (212) 와, 출력부가 되는 PMOS 트랜지스터 (213) 와 PMOS 트랜지스터 (214) 에 의해 구성되어 있다.
출력 트랜지스터 (106) 는, 드레인은 출력 단자 (110), 소스는 VDD 단자 (109), 게이트는 에러 앰프 (102) 의 출력에 접속된다. 분압 저항 (107 및 108) 은, 출력 단자 (110) 와 VSS 단자 (100) 사이에 직렬로 접속된다. 에러 앰프 (102) 는, 비반전 입력 단자에 저항 (107) 과 저항 (108) 의 접점이 접속되고, 반전 입력 단자에 기준 전압 회로 (101) 의 출력이 접속된다. PMOS 트랜지스터 (104) 는, 드레인은 제 2 정전류 회로 (105), 소스는 VDD 단자 (109), 게이트는 에러 앰프 (102) 의 출력에 접속된다. 제 2 정전류 회로 (105) 의 다른 일단은 VSS 단자 (100) 에 접속된다. 보호 회로 (203) 와 제 1 정전류 회로 (113) 는, VDD 단자 (109) 와 VSS 단자 (100) 사이에 직렬로 접속된다. 보호 회로 (203) 의 출력은, 출력 트랜지스터 (106) 의 게이트에 접속된다.
검출부 (212) 는, 출력 단자가 PMOS 트랜지스터 (214) 의 게이트에 접속된다. PMOS 트랜지스터 (213) 는, 소스가 VDD 단자 (109), 게이트와 드레인이 PMOS 트랜지스터 (214) 의 소스에 접속된다. PMOS 트랜지스터 (214) 는, 드레인이 에러 앰프 (102) 의 출력에 접속된다.
보호 회로 (203) 의 기능은, 예를 들어, 과전류 보호나, 돌입 전류 제한이나, 과열 보호 등이다. 과전류 보호의 경우에는, 검출부 (212) 는 출력 트랜지스터 (106) 에 흐르는 출력 전류 (Iout) 를 검출한다. 돌입 전류 제한의 경우에는, 검출부 (212) 는 VDD 단자 (109) 의 전원 전압의 상승을 검출한다. 과열 보호의 경우에는, 출력 트랜지스터 (106) 에서의 손실에 수반되는 발열을 검출한다.
다음으로, 본 실시형태의 볼티지 레귤레이터의 동작에 대해 서술한다.
기준 전압 회로 (101) 가 출력하는 기준 전압 (Vref) 과 출력 단자 (110) 의 출력 전압을 분압 저항 (107 및 108) 으로 분압한 귀환 전압 (Vfb) 을 에러 앰프 (102) 에 입력한다. 에러 앰프 (102) 는, 입력의 오차를 증폭시킨 전압으로 출력 트랜지스터 (106) 의 게이트를 제어하여, 출력 전압 (Vout) 이 일정하게 한다. 제 1 정전류 회로 (113) 는, 보호 회로 (203) 에 동작 전류를 흐르게 한다. PMOS 트랜지스터 (104) 는, 출력 트랜지스터 (106) 에 흐르는 출력 전류 (Iout) 를 커런트 미러하여 전류 (Isens) 를 흐르게 한다. 제 2 정전류 회로 (105) 는, 전류 (Iref) 를 흐르게 한다. PMOS 트랜지스터 (104) 와 제 2 정전류 회로 (105) 는, 출력 전류 (Iout) 의 전류를 검출하는 출력 전류 검출 회로를 구성한다. 과전류 검출 회로는, 전류 (Isens) 와 전류 (Iref) 를 비교하여, 출력 전류 (Iout) 가 소정의 전류에 대하여 큰 경우에 과전류 검출 신호를 출력한다. 제 1 정전류 회로 (113) 는, 과전류 검출 신호를 수신하면 전류를 흐르게 하여 보호 회로 (203) 를 동작시키고, 과전류 검출 신호를 수신하지 않으면 전류를 정지시켜 보호 회로 (203) 를 정지시킨다. 보호 회로 (203) 는, 정지되어 있을 때, 출력 트랜지스터 (106) 를 동작시킬 수 있도록 하이 임피던스를 출력한다.
여기서, 검출 전류 (Iact) 는, PMOS 트랜지스터 (104) 와 제 2 정전류 회로 (105) 에 의해 검출할 때의 기준이 되는 전류로서, 하기 식으로 나타낸다.
Iact ＝ Iout/Isens × Iref
보호 회로 (203) 는, 과전류 검출 회로가 과전류를 검출한 상태를 유지하도록 출력 트랜지스터 (106) 를 제어한다. 즉, Iout ＞ Iact 를 유지하면서, 가능한 한 출력 전류 (Iout) 는 검출 전류 (Iact) 부근까지 감소하도록 제어한다. 그리고, 검출 전류 (Iact) 는, 보호 회로 (203) 가 보호 기능을 하기 위해 문제가 되지 않도록 충분히 작게 한다. 예를 들어, 과전류 보호나 돌입 전류 제한의 경우에는, 원래 제한하고자 했던 전류에 비해 검출 전류 (Iact) 를 충분히 작게 한다. 또, 과열 보호의 경우에는, 검출 전류 (Iact) 의 전류를 흐르게 해도 내부 발열이 수 ℃ 정도로 억제되도록 검출 전류 (Iact) 를 작게 한다.
다음으로, 보호 회로 (203) 가 출력 트랜지스터 (106) 를 제어할 때, 출력 전류 (Iout) 가 검출 전류 (Iact) 를 하회하지 않도록 제어하는 방법에 대해 서술한다.
PMOS 트랜지스터 (213) 와 PMOS 트랜지스터 (214) 는, VDD 단자 (109) 와 출력 트랜지스터 (106) 의 게이트 사이에 직렬로 접속되어 있다. 직렬 접속의 순서는, 도 1 에 나타낸 예와는 반대로 되어도 된다. PMOS 트랜지스터 (214) 는, 출력 트랜지스터 (106) 의 게이트에 접속되어 있고 당해 노드의 전압을 상승시키는데, PMOS 트랜지스터 (213) 의 드레인-소스간 전압분만큼, 출력 트랜지스터 (106) 의 게이트-소스간 전압이 잔존하는 형태로 되어 있다. 이로써, 출력 트랜지스터 (106) 에 흐르는 출력 전류는 검출 전류 (Iact) 이하가 되지 않도록 조정할 수 있다.
이상 설명한 바와 같이, 본 실시형태의 볼티지 레귤레이터에 의하면, 중부하를 검출하였을 때에 출력 트랜지스터 (106) 에 흐르는 출력 전류는 검출 전류 (Iact) 이하가 되지 않도록 조정할 수 있으므로, 보호 회로 (203) 의 동작/정지를 제어하는 회로에 로우 패스 필터를 필요로 하지 않는다. 따라서, 출력 전류가 경부하에서 중부하로 변화하였을 때의 검출 응답이 빨라진다.
도 2 는 본 실시형태의 볼티지 레귤레이터의 다른 예를 나타내는 회로도이다.
도 2 의 볼티지 레귤레이터에서는, 출력 전류 (Iout) 검출의 임계값에 히스테리시스를 갖게 함으로써, 출력 전류가 큰 상태로부터 작아질 때의 임계값을 더욱 낮춤으로써, 보호 회로 (203) 가 PMOS 트랜지스터 (104) 에 흐르는 출력 전류를 보다 작게 억제할 수 있다.
도 2 의 볼티지 레귤레이터는, PMOS 트랜지스터 (104) 에 병렬로 PMOS 트랜지스터 (209) 와, PMOS 트랜지스터 (104) 의 드레인과 PMOS 트랜지스터 (209) 의 드레인 사이에 스위치 (210) 를 추가하였다. 스위치 (210) 는, 출력 전류 (Iout) 가 작을 때에 오프되어 있고, 출력 전류 (Iout) 가 커진 것을 검출하였을 때에 온된다. 그리고, 출력 전류 (Iout) 가 작아진 것을 검출하였을 때에 오프된다.
PMOS 트랜지스터 (209) 에 흐르는 전류를 Isens2 로 한 경우, 스위치 (210) 가 온되었을 때와 오프되었을 때의 각각의 검출 전류 (Iact1 과 Iact2) 는 하기 식으로 나타낸다.
Iact1 ＝ Iout/(Isens ＋ Isens2) × Iref
Iact2 ＝ Iout/Isens × Iref
출력 전류 (Iout) 가 작을 때에는, 출력 전류 (Iout) 를 검출 전류 (Iact2) 로 검출한다. 출력 전류 (Iout) 가 검출 전류 (Iact2) 보다 커지면, 스위치 (210) 는 온된다. 따라서, 출력 전류 (Iout) 가 클 때에는, 검출 전류 (Iact1) 로 검출한다. 즉, 출력 전류 (Iout) 검출의 임계값에 히스테리시스를 갖게 하여, 검출 전류 (Iact1) 를 작게 설정할 수 있는 구성으로 되어 있다. 이렇게 함으로써, 보호 회로 (203) 에 의해 출력 트랜지스터 (106) 에 흐르는 전류를 검출 전류 (Iact) 까지 감소시켰을 때, 보다 경부하가 되지 않는 한, 보호 회로 (203) 를 정지시키는 경우는 없어지기 때문에, 전술한 반복이 일어나는 오동작을 보다 방지할 수 있다.
도 3 은 본 실시형태의 볼티지 레귤레이터의 다른 예를 나타내는 회로도이다.
도 3 의 볼티지 레귤레이터는, 출력 전류 (Iout) 검출의 임계값에 히스테리시스를 갖게 하는 다른 구성예이다. 이와 같이 구성해도, 도 2 의 볼티지 레귤레이터와 동일한 효과를 얻을 수 있다.
도 4 는 본 실시형태의 볼티지 레귤레이터의 다른 예를 나타내는 회로도이다.
도 4 의 볼티지 레귤레이터는, 출력 전류 (Iout) 가 경부하에서 중부하로 된 순간을 검출하고, 보호 회로 (203) 를 동작시키기 위한 정전류원 (113) 의 전류를 일시적으로 증대시킴으로써, 검출 후의 보호 회로 (203) 의 동작을 고속화시키고 있다.
도 4 의 볼티지 레귤레이터는, 추가로, 부스트 회로 (400) 를 구비하고 있다. 부스트 회로 (400) 는, PMOS 트랜지스터 (403), 커런트 미러 회로 (404) 를 구성하는 NMOS 트랜지스터 (405, 406), 하이 패스 필터를 구성하는 저항 (401), 용량 (402) 을 구비하고 있다.
저항 (401) 은, 일단이 VDD 단자 (109) 에 접속되고, 타단이 용량 (402) 의 일단에 접속된다. 용량 (402) 은, 타단이 에러 앰프 (102) 의 출력에 접속된다. PMOS 트랜지스터 (403) 는, 소스가 VDD 단자 (109) 에 접속되고, 게이트가 하이 패스 필터의 출력 단자인 저항 (401) 과 용량 (402) 의 접속점에 접속된다. NMOS 트랜지스터 (405) 는, 드레인 및 게이트가 PMOS 트랜지스터 (403) 의 드레인에 접속되고, 소스가 VSS 단자 (100) 에 접속된다. NMOS 트랜지스터 (406) 는, 게이트가 NMOS 트랜지스터 (405) 의 게이트 및 드레인에 접속되고, 드레인은 제 1 정전류 회로 (113) 에 접속되고, 소스는 VSS 단자 (100) 에 접속된다.
다음으로, 도 4 의 볼티지 레귤레이터의 동작에 대해 서술한다. 기본적인 동작은, 도 1 의 볼티지 레귤레이터와 동일하다.
Iout ＜ Iact 의 경부하시에서 급격하게 Iout ＞ Iact 가 되는 중부하로 변화한 경우, 보호 회로 (203) 를 동작시키는 제 1 정전류 회로 (113) 는 정지 상태로부터 기동된다. 그러나, 제 1 정전류 회로 (113) 가 기동될 때까지 지연 시간이 발생한다. 그래서, 부스트 회로 (400) 를 사용하여 제 1 정전류 회로 (113) 를 고속으로 가동시킴으로써, 보호 회로 (203) 가 기동될 때까지의 지연 시간을 짧게 한다.
부스트 회로 (400) 는, 하이 패스 필터로 에러 앰프 (102) 의 출력 신호에 의해 급격하게 중부하로 변화한 것을 검출한다. 그리고, 제 1 정전류 회로 (113) 에 병렬로 접속된 전류 패스에 일시적으로 전류를 흐르게 함으로써, 보호 회로 (203) 의 동작을 고속으로 한다. 즉, 보호 회로 (203) 가 기동될 때까지의 지연 시간을 짧게 하는 것이 가능해진다.
또한, 부스트 회로 (400) 는, 에러 앰프 (102) 의 출력 신호에 의해 급격하게 중부하로 변화한 것을 검출하는 구성으로 설명하였지만, 급격하게 중부하로 변화한 것을 검출할 수 있으면 이 구성에 한정되지 않는다.
또, 제 1 정전류 회로 (113) 가 VDD 단자 (109) 에 접속되어 있는 경우에는, PMOS 트랜지스터 (403) 의 드레인을 제 1 정전류 회로 (113) 에 직접 접속시키면 되어, 커런트 미러 회로 (404) 는 불필요해진다.
이상 설명한 바와 같이, 본 발명의 볼티지 레귤레이터의 보호 회로 (203) 는, 보호해야 할 상태를 검출하였을 때에 출력 트랜지스터 (106) 를 완전히 오프되지 않도록 제어하는 구성으로 하였으므로, 보호 회로 (203) 가 동작과 정지를 반복하는 오동작을 일으키지 않고, 또한 보호 회로 (203) 가 기동될 때까지의 시간을 짧게 할 수 있다.
또한, 부스트 회로 (400) 는, 도 1 의 회로에 부가한 구성을 설명하였지만, 도 2 나 도 3 의 회로에 부가해도 동일한 효과가 얻어진다.
101 : 기준 전압 회로
102 : 에러 앰프
103, 203 : 보호 회로
105, 113, 211 : 정전류 회로
212 : 검출부
400 : 부스트 회로
102 : 에러 앰프
103, 203 : 보호 회로
105, 113, 211 : 정전류 회로
212 : 검출부
400 : 부스트 회로
Claims (5)
- 기준 전압과 귀환 전압의 오차 증폭에 의해 출력 트랜지스터를 제어하여, 소정의 출력 전압을 출력하는 볼티지 레귤레이터로서,
상기 볼티지 레귤레이터의 이상을 검출하였을 때, 상기 출력 트랜지스터를 제어하는 보호 회로와,
상기 보호 회로에 동작 전류를 공급하는 제 1 정전류 회로와,
상기 출력 트랜지스터에 흐르는 출력 전류를 검출하여, 상기 제 1 정전류 회로를 제어하는 검출 회로를 구비하고,
상기 검출 회로는, 소정의 기준 전류값으로 상기 출력 전류를 검출하고,
상기 보호 회로는, 상기 출력 전류가 상기 기준 전류값을 하회하지 않도록 상기 출력 트랜지스터를 제어하며,
상기 보호 회로는,
상기 볼티지 레귤레이터의 이상을 검출하는 검출부와,
상기 출력 트랜지스터의 게이트-소스 사이에 직렬 접속된 제 1 트랜지스터와 제 2 트랜지스터를 구비하고,
상기 검출부의 출력에 따라 상기 제 2 트랜지스터가 온되었을 때, 상기 제 1 트랜지스터의 드레인-소스간 전압분만큼, 상기 출력 트랜지스터의 게이트-소스간 전압이 잔존하는 것을 특징으로 하는 볼티지 레귤레이터. - 삭제
- 제 1 항에 있어서,
상기 검출 회로는,
상기 출력 트랜지스터의 소스와 VSS 단자 사이에 직렬로 접속된 제 3 트랜지스터 및 제 2 정전류 회로와,
상기 제 3 트랜지스터와 병렬로 제 4 트랜지스터와 스위치를 구비하고,
상기 소정의 기준 전류값은, 상기 출력 전류가 작은 상태로부터 커질 때의 제 1 기준 전류값보다, 상기 출력 전류가 큰 상태로부터 작아질 때의 제 2 기준 전류값이 보다 작아지도록 상기 스위치를 제어하는 것을 특징으로 하는 볼티지 레귤레이터. - 제 1 항에 있어서,
상기 검출 회로는,
상기 출력 트랜지스터의 소스와 VSS 단자 사이에 직렬로 접속된 제 3 트랜지스터 및 제 2 정전류 회로와,
상기 제 2 정전류 회로와 병렬로 제 3 정전류 회로 및 스위치를 구비하고,
상기 소정의 기준 전류값은, 상기 출력 전류가 작은 상태로부터 커질 때의 제 1 기준 전류값보다, 상기 출력 전류가 큰 상태로부터 작아질 때의 제 2 기준 전류값이 보다 작아지도록 상기 스위치를 제어하는 것을 특징으로 하는 볼티지 레귤레이터. - 제 1 항 및 제 3 항 내지 제 4 항 중 어느 한 항에 있어서,
급격하게 중부하로 변화한 것을 검출하고, 당해 검출에 의해 상기 보호 회로의 동작 전류를 증대시키는 부스트 회로를 추가로 구비한 것을 특징으로 하는 볼티지 레귤레이터.
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