KR102195982B1 - 볼티지 레귤레이터 - Google Patents

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KR102195982B1
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후미야스 우츠노미야
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에이블릭 가부시키가이샤
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Abstract

(과제)
출력 전압에 오버슈트가 발생한 후, 빠르게 출력 전압을 소정의 전압으로 제어할 수 있는 볼티지 레귤레이터를 제공한다.
(해결수단)
볼티지 레귤레이터의 출력 전압을 기초로 한 전압을 감지하고, 출력 전압의 오버슈트량에 따른 전류를 출력하는 오버슈트 검출 회로와, 에러 앰프의 출력으로 제어되는 전류와 오버슈트 검출 회로로부터 흐르는 전류를 기초로, 출력 트랜지스터에 흐르는 전류를 제어하는 I-V 변환 회로를 구비한다.

Description

볼티지 레귤레이터{VOLTAGE REGULATOR}
본 발명은, 볼티지 레귤레이터의 오버슈트 개선에 관한 것이다.
도 3 에 종래의 볼티지 레귤레이터의 회로도를 나타낸다. 종래의 볼티지 레귤레이터는, 에러 앰프 (110) 와, PMOS 트랜지스터 (120, 201) 와, NMOS 트랜지스터 (202) 와, 저항 (211, 212, 213, 214) 과, 용량 (231, 232) 과, 전원 단자 (100) 와, 그라운드 단자 (101) 와, 기준 전압 단자 (102) 와, 출력 단자 (103) 로 구성되어 있다.
에러 앰프 (110) 로, PMOS 트랜지스터 (120) 의 게이트를 제어함으로써, 출력 단자 (103) 로부터 출력 전압 (Vout) 이 출력된다. 출력 전압 (Vout) 은, 기준 전압 단자 (102) 의 전압을 저항 (212) 과 저항 (213) 의 합계 저항값으로 나눈 값에, 저항 (211) 과 저항 (212) 과 저항 (213) 의 합계 저항값을 곱한 값이 된다. 출력 전압 (Vout) 의 오버슈트를 작게 하기 위해, PMOS 트랜지스터 (201) 와 NMOS 트랜지스터 (202) 와 저항 (214) 이 형성되어 있다. 오버슈트가 발생하면, NMOS 트랜지스터 (202) 가 온되고, 저항 (214) 에 전류가 흐른다. 그리고, 저항 (214) 에 전압이 발생하여 PMOS 트랜지스터 (201) 가 온된다. PMOS 트랜지스터 (201) 가 온되면, PMOS 트랜지스터 (120) 의 게이트가 전원 전압으로 풀업되어 오프되고, 오버슈트의 상승을 방지할 수 있다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2005-92693호
그러나 종래의 볼티지 레귤레이터에서는, 오버슈트가 발생하여 PMOS 트랜지스터 (120) 를 오프한 상태로부터 소정의 출력 전압이 출력되도록 제어하는 데에 시간이 걸린다는 과제가 있었다. 또한, 오버슈트가 발생하여 PMOS 트랜지스터를 오프한 상태로부터 소정의 출력 전압으로 제어하고 있는 동안, 출력 전류가 부족하여 출력 전압이 저하된다는 과제도 있었다.
본 발명은 상기 과제를 감안하여 이루어지고, 출력 전압에 오버슈트가 발생한 후 출력 전압이 제어되는 데에 시간이 걸리고, 출력 전류가 부족하여 출력 전압이 저하되는 것을 방지하는 볼티지 레귤레이터를 제공한다.
종래의 과제를 해결하기 위해, 본 발명의 볼티지 레귤레이터는 이하와 같은 구성으로 하였다.
에러 앰프와, 출력 트랜지스터를 구비하는 볼티지 레귤레이터는, 상기 볼티지 레귤레이터의 출력 전압을 기초로 한 전압을 감지하고, 상기 출력 전압의 오버슈트량에 따른 전류를 출력하는 오버슈트 검출 회로를 구비하고, 상기 전류에 따라 상기 출력 트랜지스터에 흐르는 전류를 감소시키고, 상기 볼티지 레귤레이터는, 상기 에러 앰프의 출력으로 제어되는 전류와 상기 오버슈트 검출 회로로부터 흐르는 전류를 기초로, 상기 출력 트랜지스터에 흐르는 전류를 제어하는 I-V 변환 회로를 구비하고, 상기 오버슈트 검출 회로는, 게이트에 출력 전압을 기초로 한 전압이 인가되는 제 3 트랜지스터와, 입력이 상기 제 3 트랜지스터의 드레인에 접속되고, 출력이 상기 I-V 변환 회로에 접속되는 커런트 미러 회로를 구비한다.
상기 I-V 변환 회로는, 상기 에러 앰프의 출력으로 제어되는 제 1 트랜지스터를 구비하고, 상기 제 1 트랜지스터에 흐르는 전류를 기초로 상기 출력 트랜지스터에 흐르는 전류를 제어한다.
상기 I-V 변환 회로는, 상기 제 1 트랜지스터에 접속되고, 상기 제 1 트랜지스터에 흐르는 전류 또는 상기 오버슈트 검출 회로로부터 흐르는 전류를 기초로 한 전류를 상기 출력 트랜지스터에 흘리는 제 2 트랜지스터를 구비한다.
상기 제 1 트랜지스터는, 게이트가 상기 에러 앰프의 출력에 접속되고, 드레인이 상기 출력 트랜지스터의 게이트에 접속된다.
상기 제 2 트랜지스터는, 게이트 및 드레인이 상기 출력 트랜지스터의 게이트와 상기 제 1 트랜지스터의 드레인에 접속된다.
또한, 종래의 과제를 해결하기 위해, 본 발명의 볼티지 레귤레이터는 이하와 같은 구성으로 하였다.
에러 앰프와, 출력 트랜지스터를 구비하는 볼티지 레귤레이터는, 상기 볼티지 레귤레이터의 출력 전압을 기초로 한 전압을 감지하고, 상기 출력 전압의 오버슈트량에 따른 전류를 출력하는 오버슈트 검출 회로를 구비하고, 상기 전류에 따라 상기 출력 트랜지스터에 흐르는 전류를 감소시키고, 상기 볼티지 레귤레이터는, 상기 에러 앰프의 출력으로 제어되는 전류와 상기 오버슈트 검출 회로로부터 흐르는 전류를 기초로, 상기 출력 트랜지스터에 흐르는 전류를 제어하는 I-V 변환 회로를 구비하고, 상기 I-V 변환 회로는, 상기 에러 앰프의 출력으로 제어되는 제 1 트랜지스터를 구비하고, 상기 제 1 트랜지스터에 흐르는 전류를 기초로 상기 출력 트랜지스터에 흐르는 전류를 제어하고, 상기 제 1 트랜지스터에 접속되고, 상기 제 1 트랜지스터에 흐르는 전류 또는 상기 오버슈트 검출 회로로부터 흐르는 전류를 기초로 한 전류를 상기 출력 트랜지스터에 흘리는 제 2 트랜지스터를 구비하고, 상기 제 1 트랜지스터의 드레인과 상기 제 2 트랜지스터의 드레인 사이에 캐스코드 트랜지스터를 구비하고, 상기 오버슈트 검출 회로는, 게이트에 출력 전압을 기초로 한 전압이 인가되고, 소스가 상기 제 1 트랜지스터의 드레인에 접속되는 제 3 트랜지스터를 구비한다.
본 발명의 볼티지 레귤레이터에 의하면, 출력 전압에 오버슈트가 발생한 후, 빠르게 출력 전압을 소정의 전압으로 제어할 수 있다.
도 1 은 본 실시형태의 볼티지 레귤레이터의 블록도이다.
도 2 는 본 실시형태의 볼티지 레귤레이터의 회로도이다.
도 3 은 종래의 볼티지 레귤레이터의 회로도이다.
도 4 는 본 실시형태의 볼티지 레귤레이터의 다른 예를 나타내는 회로도이다.
이하, 본 실시형태에 대해서 도면을 참조하여 설명한다.
(실시예)
도 1 은, 본 실시형태의 볼티지 레귤레이터의 블록도이다. 본 실시형태의 볼티지 레귤레이터는, 에러 앰프 (110) 와, PMOS 트랜지스터 (120) 와, 저항 (131, 132, 133) 과, 오버슈트 검출 회로 (130) 와, I-V 변환 회로 (135) 와, 전원 단자 (100) 와, 그라운드 단자 (101) 와, 기준 전압 단자 (102) 와, 출력 단자 (103) 로 구성되어 있다. PMOS 트랜지스터 (120) 는 출력 트랜지스터로서 동작한다. 도 2 는, 본 실시형태의 볼티지 레귤레이터의 회로도이다. 오버슈트 검출 회로 (130) 는 PMOS 트랜지스터 (115, 116) 와, NMOS 트랜지스터 (117) 로 구성되어 있다. I-V 변환 회로 (135) 는, PMOS 트랜지스터 (111) 와, NMOS 트랜지스터 (112) 로 구성되어 있다.
다음으로 본 실시형태의 볼티지 레귤레이터의 접속에 대해서 설명한다. 에러 앰프 (110) 는, 비반전 입력 단자는 기준 전압 단자 (102) 에 접속되고, 반전 입력 단자는 저항 (131) 과 저항 (132) 의 접속점에 접속되고, 출력 단자는 NMOS 트랜지스터 (112) 의 게이트에 접속된다. 저항 (131) 의 다른 일방의 단자는 출력 단자 (103) 와 PMOS 트랜지스터 (120) 의 드레인에 접속된다. NMOS 트랜지스터 (112) 는, 드레인은 PMOS 트랜지스터 (111) 의 게이트 및 드레인에 접속되고, 소스는 그라운드 단자 (101) 에 접속된다. PMOS 트랜지스터 (111) 의 소스는 전원 단자 (100) 에 접속된다. PMOS 트랜지스터 (120) 는, 게이트는 PMOS 트랜지스터 (111) 의 게이트에 접속되고, 소스는 전원 단자 (100) 에 접속된다. PMOS 트랜지스터 (115) 는, 게이트는 PMOS 트랜지스터 (116) 의 게이트 및 드레인에 접속되고, 드레인은 PMOS 트랜지스터 (111) 의 게이트에 접속되고, 소스는 전원 단자 (100) 에 접속된다. PMOS 트랜지스터 (116) 의 소스는 전원 단자 (100) 에 접속된다. NMOS 트랜지스터 (117) 는, 게이트는 저항 (132) 과 저항 (133) 의 접속점에 접속되고, 드레인은 PMOS 트랜지스터 (116) 의 드레인에 접속되고, 소스는 그라운드 단자 (101) 에 접속된다. 저항 (133) 의 다른 일방의 단자는 그라운드 단자 (101) 에 접속된다.
동작에 대해서 설명한다. 기준 전압 단자 (102) 는 기준 전압 회로에 접속되고 기준 전압 (Vref) 이 입력된다.
저항 (131) 과 저항 (132, 133) 은, 출력 단자 (103) 의 전압인 출력 전압 (Vout) 을 분압하고, 분압 전압 (Vfb) 을 출력한다. 에러 앰프 (110) 는, 기준 전압 (Vref) 과 분압 전압 (Vfb) 을 비교하고, 출력 전압 (Vout) 이 일정해지도록 NMOS 트랜지스터 (112) 의 게이트 전압을 제어한다. 출력 전압 (Vout) 이 목표값보다 높으면, 분압 전압 (Vfb) 이 기준 전압 (Vref) 보다 높아지고, 에러 앰프 (110) 의 출력 신호 (NMOS 트랜지스터 (112) 의 게이트 전압) 가 낮아진다. 그리고, NMOS 트랜지스터 (112) 에 흐르는 전류를 감소시킨다. PMOS 트랜지스터 (111) 와 PMOS 트랜지스터 (120) 는 커런트 미러 회로를 구성하고 있고, NMOS 트랜지스터 (112) 에 흐르는 전류가 감소하면 PMOS 트랜지스터 (120) 에 흐르는 전류도 감소한다. PMOS 트랜지스터 (120) 에 흐르는 전류와 저항 (131, 132, 133) 의 곱에 의해 출력 전압 (Vout) 이 설정되기 때문에, PMOS 트랜지스터 (120) 에 흐르는 전류가 감소함으로써 출력 전압 (Vout) 이 낮아진다.
출력 전압 (Vout) 이 목표값보다 낮으면, 분압 전압 (Vfb) 이 기준 전압 (Vref) 보다 낮아지고, 에러 앰프 (110) 의 출력 신호 (NMOS 트랜지스터 (112) 의 게이트 전압) 가 높아진다. 그리고, NMOS 트랜지스터 (112) 에 흐르는 전류를 증가시키고, PMOS 트랜지스터 (120) 에 흐르는 전류도 증가시킨다. PMOS 트랜지스터 (120) 에 흐르는 전류와 저항 (131, 132, 133) 의 곱에 의해 출력 전압 (Vout) 이 설정되기 때문에, PMOS 트랜지스터 (120) 에 흐르는 전류가 증가함으로써 출력 전압 (Vout) 이 높아진다. 이렇게 해서, 출력 전압 (Vout) 이 일정해지도록 제어된다.
이와 같이 동작하여, I-V 변환 회로 (135) 는 에러 앰프 (110) 의 출력으로 제어되는 전류를 기초로 출력 트랜지스터 (120) 에 흐르는 전류를 제어하고 있다.
출력 단자 (103) 에 오버슈트가 나타나고, 출력 전압 (Vout) 이 과도하게 커지는 경우를 생각한다. 출력 전압 (Vout) 을 저항 (131, 132) 과 저항 (133) 으로 분압한 전압을 Vo 로 한다. 출력 전압 (Vout) 이 과도하게 커지면, 전압 (Vo) 도 커지고 NMOS 트랜지스터 (117) 를 온시켜 전류를 흘린다. PMOS 트랜지스터 (116) 와 PMOS 트랜지스터 (115) 는 커런트 미러 회로를 구성하고 있고, NMOS 트랜지스터 (117) 가 전류를 흘리면 PMOS 트랜지스터 (115) 도 전류를 흘린다.
PMOS 트랜지스터 (115) 로부터의 전류는 NMOS 트랜지스터 (112) 에 흐르도록 동작하지만, 에러 앰프 (110) 의 출력은 변화되지 않기 때문에 NMOS 트랜지스터 (112) 에 흘릴 수 있는 전류량은 변하지 않고 PMOS 트랜지스터 (115) 로부터의 전류를 흘릴 수 없다. 이 때문에, PMOS 트랜지스터 (111) 가 PMOS 트랜지스터 (111) 로부터 NMOS 트랜지스터 (112) 에 흐르는 전류를 감소시키도록 동작하고, PMOS 트랜지스터 (115) 로부터의 전류를 NMOS 트랜지스터 (112) 에 흘릴 수 있도록 한다. PMOS 트랜지스터 (111) 에 흐르는 전류가 감소하기 때문에 PMOS 트랜지스터 (120) 에 흐르는 전류도 감소한다. 이렇게 하여 출력 전압 (Vout) 이 더 이상 상승하지 않도록 제어되고, 출력 전압 (Vout) 의 오버슈트의 상승을 멈출 수 있다.
오버슈트가 발생 후, 출력 전압 (Vout) 이 제어되어 낮아져 가면, NMOS 트랜지스터 (117) 에 흐르는 전류도 서서히 감소하고, PMOS 트랜지스터 (115) 의 전류도 서서히 감소한다. 그리고, PMOS 트랜지스터 (111) 의 전류는 서서히 증가하고, 통상의 전류값으로 되돌아가 출력 전압 (Vout) 이 일정해지도록 제어된다. 이 제어되는 동안, PMOS 트랜지스터 (120) 는 오프되지 않고 출력 전압 (Vout) 을 계속 제어하도록 동작한다. 이 때문에, 출력 전압 (Vout) 은 출력 전류가 부족하여 저하되지는 않고 오버슈트가 해소된 직후에도 안정적으로 제어할 수 있다.
이와 같이 동작하여, I-V 변환 회로 (135) 는 오버슈트 검출 회로 (130) 로부터의 전류도 기초로 출력 트랜지스터 (120) 에 흐르는 전류를 제어하고 있다.
도 4 는, 본 실시형태의 볼티지 레귤레이터의 다른 예를 나타내는 회로도이다. 오버슈트 검출 회로 (130) 와 I-V 변환 회로 (135) 는, 도 2 의 회로와는 상이한 구성으로 하였다. 즉, PMOS 트랜지스터 (115, 116) 를 삭제하고, 캐스코드 트랜지스터인 NMOS 트랜지스터 (401) 를 추가하였다.
NMOS 트랜지스터 (401) 는, 소스는 NMOS 트랜지스터 (112) 의 드레인과 NMOS 트랜지스터 (117) 의 소스에 접속되고, 게이트는 캐스코드 전압 (Vcas) 이 입력되는 캐스코드 전압 입력 단자 (402) 에 접속되고, 드레인이 PMOS 트랜지스터 (111) 의 드레인과 게이트, 그리고 PMOS 트랜지스터 (120) 의 게이트에 접속되어 있다. 다른 회로 구성은, 도 2 에서 나타낸 회로 구성과 동일하므로, 설명을 생략한다.
도 4 의 볼티지 레귤레이터는, 도 2 의 회로와 동일하게, NMOS 트랜지스터 (117) 에 흐르는 전류에 따라, PMOS 트랜지스터 (120) 의 전류가 감소하도록 동작한다. 여기서는, NMOS 트랜지스터 (117) 와 NMOS 트랜지스터 (401) 는 동일 특성의 트랜지스터로서 설명한다.
NMOS 트랜지스터 (401) 의 게이트에 입력되는 캐스코드 전압 (Vcas) 은, 출력 단자 (103) 의 출력 전압 (Vout) 이 정상의 전압일 때의 전압 (Vo) 보다 높게 설정된다. 따라서, 출력 전압 (Vout) 이 정상의 전압일 때에는, NMOS 트랜지스터 (117) 는 전류를 흘리지 않기 때문에, PMOS 트랜지스터 (120) 의 전류는 NMOS 트랜지스터 (112) 의 전류에 의해 제어된다.
여기서, 출력 단자 (103) 의 출력 전압 (Vout) 에 오버슈트가 발생하면, 전압 (Vo) 도 그것에 따라 높아진다. 그리고, 캐스코드 전압 (Vcas) 과 전압 (Vo) 의 관계에 의해, NMOS 트랜지스터 (401) 의 전류가 감소하고, NMOS 트랜지스터 (117) 의 전류가 증가한다. 따라서, 전압 (Vo) 이 높아짐에 따라, PMOS 트랜지스터 (120) 의 전류가 감소하기 때문에, 출력 전압 (Vout) 의 오버슈트 전압이 저감된다. 전압 (Vo) 이 감소하면, PMOS 트랜지스터 (120) 의 전류는 NMOS 트랜지스터 (112) 의 전류에 의해 제어되는 통상 상태가 된다. 그리고, 출력 전압 (Vout) 은 원하는 전압으로 안정된다.
여기서, 캐스코드 전압 (Vcas) 은, 출력 전압 (Vout) 의 오버슈트를 검출하고자 할 때의 전압 (Vo) 에 따라 적절히 설정된다.
이와 같이 구성한 도 4 의 볼티지 레귤레이터는, NMOS 트랜지스터 (117) 전류를 전류 미러 회로를 통하지 않고 PMOS 트랜지스터 (120) 에 전할 수 있기 때문에, 보다 빠르게 전할 수 있다. 따라서, 도 2 의 볼티지 레귤레이터에 비해, 오버쇼트의 억제 속도가 빨라지므로, 오버슈트 전압량이 작아진다는 메리트가 있다. 또한, 트랜지스터의 수가 줄기 때문에, 회로를 소형화할 수 있다는 효과도 있다.
또, 오버슈트 검출 회로 (130) 의 구성으로서 도 2 와 도 4 를 사용하여 설명했지만, 이 구성에 한정되지 않고, 오버슈트를 감지하고 오버슈트량에 따른 전류를 출력하는 구성이면 어떠한 구성이어도 된다.
이상에 의해, 본 실시형태의 볼티지 레귤레이터는, 출력 전압에 발생한 오버슈트의 상승을 멈출 수 있고, 오버슈트의 상승을 멈춘 후, 출력 전압이 저하되지 않고 안정적으로 제어할 수 있다.
110 : 에러 앰프
130 : 오버슈트 검출 회로
135 : I-V 변환 회로

Claims (8)

  1. 에러 앰프와, 출력 트랜지스터를 구비하는 볼티지 레귤레이터에 있어서,
    상기 볼티지 레귤레이터의 출력 전압을 기초로 한 전압을 감지하고, 상기 출력 전압의 오버슈트량에 따른 전류를 출력하는 오버슈트 검출 회로를 구비하고,
    상기 전류에 따라 상기 출력 트랜지스터에 흐르는 전류를 감소시키고,
    상기 볼티지 레귤레이터는,
    상기 에러 앰프의 출력으로 제어되는 전류와 상기 오버슈트 검출 회로로부터 흐르는 전류를 기초로, 상기 출력 트랜지스터에 흐르는 전류를 제어하는 I-V 변환 회로를 구비하고,
    상기 오버슈트 검출 회로는,
    게이트에 출력 전압을 기초로 한 전압이 인가되는 제 3 트랜지스터와,
    입력이 상기 제 3 트랜지스터의 드레인에 접속되고, 출력이 상기 I-V 변환 회로에 접속되는 커런트 미러 회로를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
  2. 제 1 항에 있어서,
    상기 I-V 변환 회로는,
    상기 에러 앰프의 출력으로 제어되는 제 1 트랜지스터를 구비하고, 상기 제 1 트랜지스터에 흐르는 전류를 기초로 상기 출력 트랜지스터에 흐르는 전류를 제어하는 것을 특징으로 하는 볼티지 레귤레이터.
  3. 제 2 항에 있어서,
    상기 I-V 변환 회로는,
    상기 제 1 트랜지스터에 접속되고, 상기 제 1 트랜지스터에 흐르는 전류 또는 상기 오버슈트 검출 회로로부터 흐르는 전류를 기초로 한 전류를 상기 출력 트랜지스터에 흘리는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
  4. 제 2 항에 있어서,
    상기 제 1 트랜지스터는,
    게이트가 상기 에러 앰프의 출력에 접속되고, 드레인이 상기 출력 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 볼티지 레귤레이터.
  5. 제 3 항에 있어서,
    상기 제 2 트랜지스터는,
    게이트 및 드레인이 상기 출력 트랜지스터의 게이트와 상기 제 1 트랜지스터의 드레인에 접속되는 것을 특징으로 하는 볼티지 레귤레이터.
  6. 에러 앰프와, 출력 트랜지스터를 구비하는 볼티지 레귤레이터에 있어서,
    상기 볼티지 레귤레이터의 출력 전압을 기초로 한 전압을 감지하고, 상기 출력 전압의 오버슈트량에 따른 전류를 출력하는 오버슈트 검출 회로를 구비하고,
    상기 전류에 따라 상기 출력 트랜지스터에 흐르는 전류를 감소시키고,
    상기 볼티지 레귤레이터는,
    상기 에러 앰프의 출력으로 제어되는 전류와 상기 오버슈트 검출 회로로부터 흐르는 전류를 기초로, 상기 출력 트랜지스터에 흐르는 전류를 제어하는 I-V 변환 회로를 구비하고,
    상기 I-V 변환 회로는,
    상기 에러 앰프의 출력으로 제어되는 제 1 트랜지스터를 구비하고, 상기 제 1 트랜지스터에 흐르는 전류를 기초로 상기 출력 트랜지스터에 흐르는 전류를 제어하고,
    상기 제 1 트랜지스터에 접속되고, 상기 제 1 트랜지스터에 흐르는 전류 또는 상기 오버슈트 검출 회로로부터 흐르는 전류를 기초로 한 전류를 상기 출력 트랜지스터에 흘리는 제 2 트랜지스터를 구비하고,
    상기 제 1 트랜지스터의 드레인과 상기 제 2 트랜지스터의 드레인 사이에 캐스코드 트랜지스터를 구비하고,
    상기 오버슈트 검출 회로는,
    게이트에 출력 전압을 기초로 한 전압이 인가되고, 소스가 상기 제 1 트랜지스터의 드레인에 접속되는 제 3 트랜지스터를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
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