KR20120087840A - 전압 조정기 - Google Patents

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KR20120087840A
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다카오 나카시모
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세이코 인스트루 가부시키가이샤
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Abstract

출력 전류가 커져도 소비 전류가 증가하지 않고 과전류 보호를 행할 수 있는 전압 조정기를 제공하는 것으로서, 과전류 보호 회로를, 출력 트랜지스터의 드레인에 설치된 출력 전류를 센스하는 센스 저항과, 센스 저항의 양단의 전압을 비교하는 오프셋 콤퍼레이터와, 오프셋 콤퍼레이터의 출력에 게이트가 접속되는 제1의 트랜지스터로 구성한다. 전류가 흐르는 검출용 트랜지스터와 센스 저항의 경로를 없앴기 때문에, 출력 전류가 많을 때라도 검출용 전류는 증가하지 않는다.

Description

전압 조정기{VOLTAGE REGULATOR}
본 발명은, 전압 조정기의 과전류 보호 회로에 관한 것이다.
종래의 전압 조정기에 대해서 설명한다. 도 5는, 종래의 전압 조정기를 나타내는 회로도이다.
종래의 전압 조정기는, 기준 전압 회로(101)와, 차동 증폭 회로(102)와, PMOS 트랜지스터(104)와, 과전류 보호 회로(550)와, 저항(105, 106)과, 그라운드 단자(100)와, 출력 단자(121)와, 전원 단자(150)로 구성되어 있다. 과전류 보호 회로(550)는 NMOS 트랜지스터(505, 506, 510)와, PMOS 트랜지스터(501, 502, 503, 504)와, 정전류 회로(507)와, 저항(508, 509)으로 구성되어 있다. PMOS 트랜지스터(503)의 소스에 부가되어 있는 전압(511)은 PMOS 트랜지스터(503 와 504)의 차동쌍의 오프셋 전압을 나타내고 있다.
차동 증폭 회로(102)는, 반전 입력 단자는 기준 전압 회로(101)의 한쪽의 단자에 접속되고, 비반전 입력 단자는 저항(105과 106)의 접속점에 접속되고, 출력 단자는 PMOS 트랜지스터(104)의 게이트 및 PMOS 트랜지스터(502)의 게이트 및 PMOS 트랜지스터(501)의 드레인에 접속된다. 기준 전압 회로(101)의 다른쪽 단자는 그라운드 단자(100)에 접속된다. PMOS 트랜지스터(104)는, 소스는 전원 단자(150)에 접속되고, 드레인은 출력 단자(121)에 접속된다. PMOS 트랜지스터(501)는, 게이트는 NMOS 트랜지스터(510)의 드레인과 저항(509)의 접속점에 접속되고, 소스는 전원 단자(150)에 접속된다. 저항(509)의 다른쪽의 단자는 전원 단자(150)에 접속된다. PMOS 트랜지스터(502)는, 드레인은 PMOS 트랜지스터(504)의 게이트와 저항(508)의 접속점에 접속되고, 소스는 전원 단자(150)에 접속된다. 저항(508)의 다른쪽의 단자는 그라운드 단자(100)에 접속된다. PMOS 트랜지스터(503)는, 게이트는 저항(105과 106)의 접속점에 접속되고, 드레인은 NMOS 트랜지스터(505)의 드레인에 접속되고, 소스는 정전류 회로(507)에 접속된다. PMOS 트랜지스터(504)는, 드레인은 NMOS 트랜지스터(506)의 드레인 및 게이트와 NMOS 트랜지스터(505)의 게이트에 접속되고, 소스는 정전류 회로(507)에 접속된다. NMOS 트랜지스터(505)의 소스는 그라운드 단자(100)에 접속되고, NMOS 트랜지스터(506)의 소스는 그라운드 단자(100)에 접속된다. NMOS 트랜지스터(510)는, 게이트는 PMOS 트랜지스터(503)의 드레인에 접속되고, 소스는 그라운드 단자(100)에 접속된다(예를 들면, 특허 문헌 1 참조).
상술한 것과 같은 과전류 보호 회로(550)는, 이하와 같이 동작하여 과전류로부터 회로를 보호하는 기능을 가진다.
출력 단자(121)의 출력 전류가 증가한 경우, 출력 전류에 비례한 검출 전류가 PMOS 트랜지스터(502)에 흐른다. 이 검출 전류가 저항(508)에 흐름으로써, PMOS 트랜지스터(504)의 게이트 전압이 상승한다. 여기서, 출력 단자(121)에 과전류가 흐르고, 그에 비례한 검출 전류에 의해 PMOS 트랜지스터(504)의 게이트 전압이, PMOS 트랜지스터(503)의 게이트 전압과 오프셋 전압(511)을 합한 전압을 넘으면, 트랜지스터(510)가 온된다. 따라서, PMOS 트랜지스터(501)의 게이트?소스간 전압이 저하하여 드레인 전류가 흐름으로써, PMOS 트랜지스터(104)의 게이트?소스간 전압을 상승시킨다. 이와같이 귀환이 작용함으로써, 출력 전류의 증가는 억제된다.
특허문헌 1 : 일본국 특허공개 2006－309569호 공보
그러나, 종래의 기술에서는, 출력 전류가 커졌을 때에 저항(508)에 흐르는 전류가 증가하므로, 소비 전류가 증가한다고 하는 과제가 있었다.
본 발명은 상기 과제를 감안하여 이루어져, 출력 전류가 커져도 소비 전류가 증가하지 않는 전압 조정기를 제공한다.
본 발명의 전압 조정기는, 출력 트랜지스터가 출력하는 전압을 분압한 분압 전압과, 기준 전압의 차를 증폭시켜 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와, 상기 출력 트랜지스터의 출력 전류를 감시하고, 과전류로부터 회로를 보호하는 과전류 보호 회로를 구비한 전압 조정기이며, 상기 과전류 보호 회로는, 상기 출력 트랜지스터의 드레인에 설치되고, 상기 출력 전류를 센스하는 센스 저항과, 입력 단자에 오프셋 전압을 구비하고, 상기 센스 저항의 양단의 전압을 비교하는 오프셋 콤퍼레이터와, 상기 오프셋 콤퍼레이터의 출력 단자에 게이트가 접속되고, 상기 출력 트랜지스터의 게이트에 드레인이 접속된 제1의 트랜지스터를 구비한 것을 특징으로 한다.
본 발명의 과전류 보호 회로를 구비한 전압 조정기는, 출력 트랜지스터의 드레인에 접속된 저항의 전압으로 전류를 검출함으로써, 소비 전류를 증가시키지 않고 과전류 보호를 행할 수 있다.
도 1은 제1의 실시 형태의 전압 조정기를 나타내는 회로도이다.
도 2는 제2의 실시 형태의 전압 조정기를 나타내는 회로도이다.
도 3은 제3의 실시 형태의 전압 조정기를 나타내는 회로도이다.
도 4는 제4의 실시 형태의 전압 조정기를 나타내는 회로도이다.
도 5는 종래의 전압 조정기를 나타내는 회로도이다.
본 발명을 실시하기 위한 형태에 대해서, 도면을 참조하여 설명한다.
<실시예 1>
도 1은, 제1의 실시 형태의 전압 조정기의 회로도이다.
제1의 실시 형태의 전압 조정기는, 기준 전압 회로(101)와, 차동 증폭 회로(102)와, 오프셋 콤퍼레이터(110)와, PMOS 트랜지스터(103, 104)와, 저항(111, 105, 106)과, 그라운드 단자(100)와, 출력 단자(121)와, 전원 단자(150)를 구비하고 있다.
차동 증폭 회로(102)는, 반전 입력 단자는 기준 전압 회로(101)의 한쪽의 단자에 접속되고, 비반전 입력 단자는 저항(105과 106)의 접속점에 접속되고, 출력 단자는 PMOS 트랜지스터(104)의 게이트 및 PMOS 트랜지스터(103)의 드레인에 접속된다. 기준 전압 회로(101)의 다른쪽의 단자는 그라운드 단자(100)에 접속된다. PMOS 트랜지스터(103)는, 게이트는 오프셋 콤퍼레이터(110)의 출력에 접속되고, 소스는 전원 단자(150)에 접속된다. PMOS 트랜지스터(104)는, 드레인은 저항(111)의 한쪽의 단자에 접속되고, 소스는 전원 단자(150)에 접속된다. 저항(111)의 다른쪽 단자는, 출력 단자(121)에 접속된다. 오프셋 콤퍼레이터(110)는, 저항(111)의 한쪽의 단자가 반전 입력 단자에 접속되고, 저항(111)의 다른쪽 단자가 비반전 입력 단자에 접속된다. 저항(105)과 저항(106)은, 직렬로 출력 단자(121)와 그라운드 단자(100)의 사이에 접속된다.
다음에, 제1의 실시 형태의 전압 조정기의 동작에 대해서 설명한다.
저항(105와 106)은, 출력 단자(121)의 전압인 출력 전압(Vout)을 분압하여, 분압 전압(Vfb)을 출력한다. 차동 증폭 회로(102)는 기준 전압 회로(101)의 출력 전압(Vref)과 분압 전압(Vfb)을 비교하여, 출력 전압(Vout)이 일정하게 되도록 출력 트랜지스터로서 동작하는 PMOS 트랜지스터(104)의 게이트 전압을 제어한다. 출력 전압(Vout)이 소정 전압보다도 높으면, 분압 전압(Vfb)이 기준 전압(Vref)보다도 높아진다. 그리고 차동 증폭 회로(102)의 출력 신호(PMOS 트랜지스터(104)의 게이트 전압)가 높아져, PMOS 트랜지스터(104)는 오프되고, 출력 전압(Vout)은 낮아진다. 이와같이 하여, 출력 전압(Vout)이 일정해지도록 제어한다. 또한, 출력 전압(Vout)이 소정 전압보다도 낮으면, 상기와 반대의 동작을 하여, 출력 전압(Vout)은 높아진다. 이와같이 하여, 출력 전압(Vout)이 일정해지도록 제어한다.
출력 단자(121)와 그라운드 단자(100)가 단락되면 출력 전류(Iout)가 증가한다. 출력 전류(Iout)가 최대 출력 전류(Im)를 상회하는 과전류 상태로 되면, 저항(111)에서 발생하는 전압이 높아져 오프셋 콤퍼레이터(110)가 Lo를 출력한다. 그리고, PMOS 트랜지스터(103)가 온되어 PMOS 트랜지스터(104)의 게이트?소스간 전압이 낮아짐으로써, PMOS 트랜지스터(104)가 오프된다. 따라서, 출력 전류(Iout)는 최대 출력 전류(Im)보다도 많이 흐르지 않고, 출력 전압(Vout)이 낮아진다. 최대 출력 전류(Im)는, 단락 시에 저항(111)에서 발생하는 전압을 오프셋 콤퍼레이터(110)의 오프셋 전압과 같아지도록 저항(111)을 조절함으로써 결정된다.
통상 상태에서는, 오프셋 콤퍼레이터(110)의 오프셋 전압에 의해 비반전 입력 단자의 전압이 반전 입력 단자의 전압보다 높게 설정되기 때문에, 오프셋 콤퍼레이터(110)의 출력으로부터 Hi가 출력되고 PMOS 트랜지스터(103)는 오프로 된다.
여기서 오프셋 콤퍼레이터(110)의 오프셋 전압은, 입력 트랜지스터의 소자 사이즈를 바꾸는 등 많은 방식이 알려져 있고, 어떠한 방식을 채용해도 된다. 또한, 저항(111)은 배선 저항을 이용해도 된다.
이상에 의해, 출력 전류를 저항(111)으로 검지함으로써 과전류 보호를 행할 수 있다. 그리고, 출력 전류 증가에 따라 소비 전류가 증가하지도 않고 과전류 보호를 행할 수 있다.
<실시예 2>
도 2는, 제2의 실시 형태의 전압 조정기의 회로도이다.
도 1과의 차이는 저항(111)의 대신에 본딩 저항(201, 202)을 이용하여 전압 조정기(232)를 패키지(231) 상에서 동작시키고 있는 점이다.
접속으로는, 전원 단자(150)는 패키지 전원 단자(221)에 접속되고, 그라운드 단자(100)는 패키지 그라운드 단자(222)에 접속된다. PMOS 트랜지스터(104)의 드레인은 출력 단자(211)에 접속되고, 오프셋 콤퍼레이터(110)의 비반전 입력 단자는 출력 단자(212)에 접속된다. 본딩 저항(201)은, 한쪽의 단자가 출력 단자(211)에 접속되고, 다른쪽의 단자가 패키지 출력 단자(223)에 접속된다. 본딩 저항(202)은 한쪽의 단자가 출력 단자(212)에 접속되고, 다른쪽의 단자가 패키지 출력 단자(223)에 접속된다. 다른 접속은 도 1의 제1의 실시 형태와 동일하다.
다음에, 제2의 실시 형태의 전압 조정기의 동작에 대해서 설명한다.
저항(105와 106)은, 패키지 출력 단자(223)의 전압인 출력 전압(Vout)을 분압하여, 분압 전압(Vfb)을 출력한다. 차동 증폭 회로(102)는 기준 전압 회로(101)의 출력 전압(Vref)과 분압 전압(Vfb)을 비교하여, 출력 전압(Vout)이 일정해지도록 출력 트랜지스터로서 동작하는 PMOS 트랜지스터(104)의 게이트 전압을 제어한다. 출력 전압(Vout)이 소정 전압보다도 높으면, 분압 전압(Vfb)이 기준 전압(Vref)보다도 높아진다. 그리고 차동 증폭 회로(102)의 출력 신호(PMOS 트랜지스터(104)의 게이트 전압)가 높아져, PMOS 트랜지스터(104)는 오프되고, 출력 전압(Vout)은 낮아진다. 이와같이 하여, 출력 전압(Vout)을 일정해지도록 제어한다. 또한, 출력 전압(Vout)이 소정 전압보다도 낮으면, 상기와 반대의 동작을 하여, 출력 전압(Vout)은 높아진다. 이와같이 하여, 출력 전압(Vout)이 일정해지도록 제어한다.
패키지 출력 단자(223)와 패키지 그라운드 단자(222)가 단락하면 출력 전류(Iout)가 증가한다. 출력 전류(Iout)가 최대 출력 전류(Im)를 상회하는 과전류 상태로 되면, 본딩 저항(201)에서 발생하는 전압이 높아져 오프셋 콤퍼레이터(110)가 Lo를 출력한다. 그리고, PMOS 트랜지스터(103)가 온되어 PMOS 트랜지스터(104)의 게이트?소스간 전압이 낮아짐으로써, PMOS 트랜지스터(104)가 오프된다. 따라서, 출력 전류(Iout)는 최대 출력 전류(Im)보다도 많이 흐르지 않고, 출력 전압(Vout)이 낮아진다. 또한, 본딩 저항(202)은, 흐르는 전류가 미소하고, 저항(105, 106)보다 훨씬 작은 저항값이므로 전압은 거의 발생하지 않기 때문에 고려하지 않는다. 최대 출력 전류(Im)는, 단락 시에 본딩 저항(201)에서 발생하는 전압을 오프셋 콤퍼레이터(110)의 오프셋 전압과 같아지도록 본딩 저항(201) 등을 조절함으로써 결정된다.
통상의 상태에서는, 오프셋 콤퍼레이터(110)의 오프셋 전압에 의해 비반전 입력 단자의 전압의 쪽이 반전 입력 단자의 전압보다 높게 설정되어 있으므로, 오프셋 콤퍼레이터(110)의 출력으로부터 Hi가 출력되어 PMOS 트랜지스터(103)는 오프로 된다.
여기서 오프셋 콤퍼레이터(110)의 오프셋 전압은, 입력 트랜지스터의 소자 사이즈를 바꾸는 등 많은 방식이 알려져 있고, 어떠한 방식을 채용해도 된다.
이상에 의해, 출력 전류를 본딩 저항(201)에서 검지함으로써 과전류 보호를 행할 수 있다. 그리고, 출력 전류 증가에 따라 소비 전류가 증가하지 않고 과전류 보호를 행할 수 있다.
<실시예 3>
도 3은 제3의 실시 형태의 전압 조정기의 회로도이다.
도 1과의 차이는 분압 전압(Vfb)에 의해 오프셋 콤퍼레이터(110)의 오프셋량을 조절할 수 있도록 한 점이다.
다음에 제3의 실시 형태의 전압 조정기의 동작에 대해서 설명한다.
저항(105과 106)은, 출력 단자(121)의 전압인 출력 전압(Vout)을 분압하여, 분압 전압(Vfb)을 출력한다. 차동 증폭 회로(102)는 기준 전압 회로(101)의 출력 전압(Vref)과 분압 전압(Vfb)을 비교하여, 출력 전압(Vout)이 일정해지도록 출력 트랜지스터로서 동작하는 PMOS 트랜지스터(104)의 게이트 전압을 제어한다. 출력 전압(Vout)이 소정 전압보다도 높으면, 분압 전압(Vfb)이 기준 전압(Vref)보다도 높아진다. 그리고 차동 증폭 회로(102)의 출력 신호(PMOS 트랜지스터(104)의 게이트 전압)가 높아져, PMOS 트랜지스터(104)는 오프되고, 출력 전압(Vout)은 낮아진다. 이와같이 하여, 출력 전압(Vout)을 일정해지도록 제어한다. 또한, 출력 전압(Vout)이 소정 전압보다도 낮으면, 상기와 반대의 동작을 하여, 출력 전압(Vout)은 높아진다. 이와같이 하여, 출력 전압(Vout)이 일정해지도록 제어한다.
출력 단자(121)와 그라운드 단자(100)가 단락하면 출력 전류(Iout)가 증가한다. 출력 전류(Iout)가 최대 출력 전류(Im)를 상회하는 과전류 상태로 되면, 저항(111)에서 발생하는 전압이 높아져 오프셋 콤퍼레이터(110)가 Lo를 출력한다. 그리고, PMOS 트랜지스터(103)가 온되어 PMOS 트랜지스터(104)의 게이트?소스간 전압이 낮아짐으로써, PMOS 트랜지스터(104)가 오프된다. 따라서, 출력 전류(Iout)는 최대 출력 전류(Im)보다도 많이 흐르지 않고, 출력 전압(Vout)이 낮아진다. 최대 출력 전류(Im)는, 단락 시에 저항(111)에서 발생하는 전압을 오프셋 콤퍼레이터(110)의 오프셋 전압(301)과 같아지도록 저항(111)을 조절함으로써 결정된다.
통상의 상태에서는, 오프셋 콤퍼레이터(110)의 오프셋 전압(301)에 의해 비반전 입력 단자의 전압의 쪽이 반전 입력 단자의 전압보다 높게 설정되기 때문에, 오프셋 콤퍼레이터(110)의 출력으로부터 Hi가 출력되어 PMOS 트랜지스터(103)는 오프가 된다.
오프셋 콤퍼레이터(110)의 오프셋 전압(301)은, 분압 전압(Vfb)에 의해 입력 트랜지스터의 소자 사이즈 등을 바꾸어 오프셋량을 조정한다. 이와같이 하여, 출력 전압마다 최대 출력 전류(Im)의 전류치를 더 조정하는 것이 가능해진다.
여기서, 저항(111)은 배선 저항을 이용해도 된다.
또한, 도시는 하지 않지만 출력 단자(121)의 전압에 의해 오프셋 콤퍼레이터(110)의 오프셋 전압(301)을 조정해도 된다.
이상에 의해, 출력 전류를 저항(111)으로 검지함으로써 과전류 보호를 행할 수 있다. 그리고, 출력 전류 증가에 따라 소비 전류가 증가하지 않고 과전류 보호를 행할 수 있다. 또한, 오프셋 콤퍼레이터(110)의 오프셋량을 조절함으로써 최대 출력 전류(Im)의 전류치를 조정 가능해진다.
<실시예 4>
도 4는, 제4의 실시 형태의 전압 조정기의 회로도이다.
도 2와의 차이는 분압 전압(Vfb)에 의해 오프셋 콤퍼레이터(110)의 오프셋량을 조절할 수 있도록 한 점이다.
다음에 제4의 실시 형태의 전압 조정기의 동작에 대해서 설명한다.
저항(105과 106)은, 패키지 출력 단자(223)의 전압인 출력 전압(Vout)을 분압하여, 분압 전압(Vfb)을 출력한다. 차동 증폭 회로(102)는 기준 전압 회로(101)의 출력 전압(Vref)과 분압 전압(Vfb)을 비교하여, 출력 전압(Vout)이 일정해지도록 출력 트랜지스터로서 동작하는 PMOS 트랜지스터(104)의 게이트 전압을 제어한다. 출력 전압(Vout)이 소정 전압보다도 높으면, 분압 전압(Vfb)이 기준 전압(Vref)보다도 높아진다. 그리고 차동 증폭 회로(102)의 출력 신호(PMOS 트랜지스터(104)의 게이트 전압)가 높아져, PMOS 트랜지스터(104)는 오프되고, 출력 전압(Vout)은 낮아진다. 이와같이 하여, 출력 전압(Vout)을 일정해지도록 제어한다. 또한, 출력 전압(Vout)이 소정 전압보다도 낮으면, 상기와 반대의 동작을 하여, 출력 전압(Vout)은 높아진다. 이와같이 하여, 출력 전압(Vout)이 일정해지도록 제어한다.
패키지 출력 단자(223)와 패키지 그라운드 단자(222)가 단락하면 출력 전류(Iout)가 증가한다. 출력 전류(Iout)가 최대 출력 전류(Im)를 상회하는 과전류 상태로 되면, 본딩 저항(201)에서 발생하는 전압이 높아져 오프셋 콤퍼레이터(110)가 Lo를 출력한다. 그리고, PMOS 트랜지스터(103)가 온되어 PMOS 트랜지스터(104)의 게이트?소스간 전압이 낮아짐으로써, PMOS 트랜지스터(104)가 오프된다. 따라서, 출력 전류(Iout)는 최대 출력 전류(Im)보다도 많이 흐르지 않고, 출력 전압(Vout)이 낮아진다. 또한, 본딩 저항(202)은, 흐르는 전류가 미소하고, 저항(105, 106)보다 훨씬 작은 저항값이므로 전압은 거의 발생하지 않기 때문에 고려하지 않는다. 최대 출력 전류(Im)는, 단락 시에 본딩 저항(201)에서 발생하는 전압을 오프셋 콤퍼레이터(110)의 오프셋 전압(401)과 같아지도록 본딩 저항(201) 등을 조절함으로써 결정된다.
통상의 상태에서는, 오프셋 콤퍼레이터(110)의 오프셋 전압(401)에 의해 비반전 입력 단자의 전압의 쪽이 반전 입력 단자의 전압보다 높게 설정되기 때문에, 오프셋 콤퍼레이터(110)의 출력으로부터 Hi가 출력되어 PMOS 트랜지스터(103)는 오프로 된다.
오프셋 콤퍼레이터(110)의 오프셋 전압(401)은, 분압 전압(Vfb)에 의해 입력 트랜지스터의 소자 사이즈 등을 바꾸어 오프셋량을 조정한다. 이와같이 하여, 출력 전압마다 최대 출력 전류(Im)의 전류치를 더 조정하는 것이 가능해진다.
또한, 도시는 하지 않지만 패키지 출력 단자(223)의 전압에 의해 오프셋 콤퍼레이터(110)의 오프셋 전압(401)을 조정해도 된다.
이상에 의해, 출력 전류를 본딩 저항(201)으로 검지함으로써 과전류 보호를 행할 수 있다. 그리고, 출력 전류 증가에 따라 소비 전류가 증가하지 않고 과전류 보호를 행할 수 있다. 또한, 오프셋 콤퍼레이터(110)의 오프셋량을 조절함으로써 최대 출력 전류(Im)의 전류치를 조정 가능해진다.
100 : 그라운드 단자 101 : 기준 전압 회로
102 : 차동 증폭 회로 110 : 오프셋 콤퍼레이터
121 : 출력 단자 150 : 전원 단자
221 : 패키지 전원 단자 222 : 패키지 그라운드 단자
223 : 패키지 출력 단자 550 : 과전류 보호 회로

Claims (3)

  1. 출력 트랜지스터가 출력하는 전압을 분압한 분압 전압과, 기준 전압의 차를 증폭시켜 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와,
    상기 출력 트랜지스터의 출력 전류를 감시하여, 과전류로부터 회로를 보호하는 과전류 보호 회로를 구비한 전압 조정기로서,
    상기 과전류 보호 회로는,
    상기 출력 트랜지스터의 드레인에 설치되고, 상기 출력 전류를 센스하는 센스 저항과,
    입력 단자에 오프셋 전압을 구비하고, 상기 센스 저항의 양단의 전압을 비교하는 오프셋 콤퍼레이터와,
    상기 오프셋 콤퍼레이터의 출력 단자에 게이트가 접속되고, 상기 출력 트랜지스터의 게이트에 드레인이 접속된 제1의 트랜지스터를 구비한 것을 특징으로 하는 전압 조정기.
  2. 청구항 1에 있어서,
    상기 센스 저항은,
    배선 저항 혹은 본딩 저항을 이용하는 것을 특징으로 하는 전압 조정기.
  3. 청구항 1에 있어서,
    상기 오프셋 콤퍼레이터는,
    오프셋량을 상기 분압 전압의 크기로 조정하는 조정 회로를 구비한 것을 특징으로 하는 전압 조정기.
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