JP7251640B2 - 電流生成回路、駆動回路及び電流調整方法 - Google Patents
電流生成回路、駆動回路及び電流調整方法 Download PDFInfo
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Description
本発明は、電流生成回路、駆動回路及び電流調整方法に関する。
スイッチング素子を駆動するための電流を生成する電流生成回路がある（例えば、特許文献１）。
ところで、電流生成回路を集積化する際、例えば、回路面積の要件により、電流生成回路が生成する電流は、配線抵抗の影響を受けることがある。この結果、電流生成回路は、目標の電流を生成できない場合がある。
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、精度の高い電流を生成することができる電流生成回路を提供することにある。
前述した課題を解決する本発明の電流生成回路の第１の態様は、電源ラインまたは接地ラインの何れか一方のラインと、ソース端子と、が接続されたＭＯＳトランジスタと、前記一方のラインと、前記ソース端子と、の間の配線の抵抗値に応じた第１電圧を生成する電圧生成回路と、前記第１電圧に基づいて、前記ＭＯＳトランジスタに所定電流を生成させる制御回路と、を備え、前記電圧生成回路は、前記配線における前記一方のライン側の第１ノードの電圧と、前記配線における前記ソース端子側の第２ノードの電圧と、に基づいて、前記第１電圧を生成する。
また、本発明の電流生成回路の第２の態様は、電源ラインまたは接地ラインの何れか一方のラインと、ソース端子と、が接続された、２以上のｎ個のＭＯＳトランジスタと、前記一方のラインと、前記ｎ個のＭＯＳトランジスタのそれぞれの前記ソース端子と、の間の前記ｎ個の配線のそれぞれの抵抗値に応じた第１電圧を、前記ｎ個の配線ごとに生成する電圧生成回路と、前記ｎ個の前記第１電圧に基づいて、前記ｎ個の前記ＭＯＳトランジスタに所定電流を生成させる制御回路と、を備え、前記電圧生成回路は、前記配線における前記一方のライン側の第１ノードの電圧と、前記配線における前記ソース端子側の第２ノードの電圧と、に基づいて、前記ｎ個の前記第１電圧を生成する。
また、本発明の駆動回路の態様は、第１信号に基づいて、スイッチング素子をオンし、第２信号に基づいて、スイッチング素子をオフする駆動回路であって、電源ラインと、ソース端子と、が接続されたＰＭＯＳトランジスタと、前記電源ラインと、前記ＰＭＯＳトランジスタの前記ソース端子と、の間の配線の抵抗値に応じた第１電圧を生成する電圧生成回路と、前記第１信号が入力されると、前記第１電圧に基づいて、前記ＰＭＯＳトランジスタに前記スイッチング素子のゲート容量を充電するための所定電流を生成させる制御回路と、接地ラインと、ソース端子と、が接続され、前記第２信号に基づいてオンとなり、前記スイッチング素子の前記ゲート容量を放電する第１ＮＭＯＳトランジスタと、を備え、前記電圧生成回路は、前記配線における前記電源ライン側の第１ノードの電圧と、前記配線における前記ソース端子側の第２ノードの電圧と、に基づいて、前記第１電圧を生成する。
また、本発明の電流調整方法の態様は、電源ラインまたは接地ラインの何れか一方のラインと、ソース端子と、が接続されたＭＯＳトランジスタと、可変抵抗回路を含み、前記一方のラインと、前記ソース端子と、の間の配線の抵抗値に応じた電圧を、前記配線における前記一方のライン側の第１ノードの電圧と、前記配線における前記ソース端子側の第２ノードの電圧と、前記可変抵抗回路の抵抗値と、に基づいて生成する電圧生成回路と、前記電圧生成回路の電圧に基づいて、前記ＭＯＳトランジスタに電流を生成させる制御回路と、を備える電流生成回路に対し、前記ＭＯＳトランジスタが生成する電流を測定する第１ステップと、前記ＭＯＳトランジスタが生成する電流が所定電流となるよう、前記可変抵抗回路の抵抗値を調整する第２ステップと、を実行する。
本発明によれば、精度の高い電流を生成することができる電流生成回路を提供することができる。
関連出願の相互参照
この出願は、２０１９年９月１１日に出願された日本特許出願、特願２０１９－１６５３２１に基づく優先権を主張し、その内容を援用する。
この出願は、２０１９年９月１１日に出願された日本特許出願、特願２０１９－１６５３２１に基づく優先権を主張し、その内容を援用する。
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
図１は、本発明の一実施形態であるパワーモジュール１００の構成を示す図である。パワーモジュール１００は、三相モータ１２０を駆動する半導体装置であり、電力変換用のブリッジ回路２００、ＬＶＩＣ２１０、ＨＶＩＣ２２０，２３０，２４０、端子ＨＵ，ＨＶ，ＨＷ，ＬＸ，ＬＹ，ＬＺ，Ｐ，Ｕ，Ｖ，Ｗ，ＮＸ，ＮＹ，ＮＺを含む。
図１は、本発明の一実施形態であるパワーモジュール１００の構成を示す図である。パワーモジュール１００は、三相モータ１２０を駆動する半導体装置であり、電力変換用のブリッジ回路２００、ＬＶＩＣ２１０、ＨＶＩＣ２２０，２３０，２４０、端子ＨＵ，ＨＶ，ＨＷ，ＬＸ，ＬＹ，ＬＺ，Ｐ，Ｕ，Ｖ，Ｗ，ＮＸ，ＮＹ，ＮＺを含む。
ブリッジ回路２００は、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイボーラトランジスタ）３００，３０１，３０２，３０３，３０４，３０５（以下「ＩＧＢＴ３００～３０５」）、ＦＷＤ（Free Wheeling Diode：還流ダイオード）３１０，３１１，３１２，３１３，３１４，３１５、抵抗Ｒｘ，Ｒｙ，Ｒｚを含んで構成される。
ＩＧＢＴ３００は、Ｕ相のスイッチング素子であり、ＩＧＢＴ３０１は、Ｘ相のスイッチング素子であり、ＩＧＢＴ３００，３０１の夫々には、ＦＷＤ３１０，３１１が設けられている。
ＩＧＢＴ３０２は、Ｖ相のスイッチング素子であり、ＩＧＢＴ３０３は、Ｙ相のスイッチング素子であり、ＩＧＢＴ３０２，３０３の夫々には、ＦＷＤ３１２，３１３が設けられている。
ＩＧＢＴ３０４は、Ｗ相のスイッチング素子であり、ＩＧＢＴ３０５は、Ｚ相のスイッチング素子であり、ＩＧＢＴ３０４，３０５の夫々には、ＦＷＤ３１４，３１５が設けられている。
なお、本実施形態では、パワーモジュール１００のスイッチング素子として、ＩＧＢＴ３００～３０５が用いられたが、例えばパワーＭＯＳトランジスタであっても良い。
抵抗Ｒｘ，Ｒｙ，Ｒｚの夫々は、Ｘ相、Ｙ相、Ｚ相のスイッチング素子に流れる電流を検出する抵抗である。
端子Ｐには、電源電圧Ｖｄｃが印加され、端子Ｕ，Ｖ，Ｗには、負荷である三相モータ１２０が設けられ、端子ＮＸ，ＮＹ，ＮＺは接地されている。
ＨＶＩＣ２２０，２３０，２４０の夫々は、端子ＨＵ，ＨＶ，ＨＷを介して入力されるマイコン（不図示）からの信号により、上アームのＩＧＢＴ３００，３０２，３０４をスイッチングするための集積回路である。
ＬＶＩＣ２１０は、端子ＬＸ，ＬＹ，ＬＺを介して入力されるマイコン（不図示）からの駆動信号Ｖｄｒｘ，Ｖｄｒｙ，Ｖｄｒｚにより、下アームのＩＧＢＴ３０１，３０３，３０５をスイッチングするための集積回路である。
図２で示す通り、ＬＶＩＣ２１０は、３相分の駆動回路４１０，４２０，４３０を含んでいる。
＜＜＜駆動回路４１０ａの構成＞＞＞
図３は、駆動回路４１０の一実施形態である駆動回路４１０ａの構成の一例を示す図である。駆動回路４１０ａは、ＰＭＯＳトランジスタ６０またはＮＭＯＳトランジスタ５１をオンすることで、ＩＧＢＴ３０１を駆動する回路である。駆動回路４１０ａは、電圧検出回路１０ａ及び加算回路２０ａを含む電圧生成回路１ａと、制御回路３０ａと、切替回路４０ａと、放電回路５０と、ＰＭＯＳトランジスタ６０と、を含んで構成される。
図３は、駆動回路４１０の一実施形態である駆動回路４１０ａの構成の一例を示す図である。駆動回路４１０ａは、ＰＭＯＳトランジスタ６０またはＮＭＯＳトランジスタ５１をオンすることで、ＩＧＢＴ３０１を駆動する回路である。駆動回路４１０ａは、電圧検出回路１０ａ及び加算回路２０ａを含む電圧生成回路１ａと、制御回路３０ａと、切替回路４０ａと、放電回路５０と、ＰＭＯＳトランジスタ６０と、を含んで構成される。
＜＜電圧生成回路１ａ＞＞
電圧生成回路１ａは、電源ラインＬ１と、ＰＭＯＳトランジスタ６０のソース端子と、の間の配線の抵抗値に応じた、調整された基準電圧ＶＲＥＦ２を生成する回路である。
電圧生成回路１ａは、電源ラインＬ１と、ＰＭＯＳトランジスタ６０のソース端子と、の間の配線の抵抗値に応じた、調整された基準電圧ＶＲＥＦ２を生成する回路である。
＜＜電圧検出回路１０ａ＞＞
電圧検出回路１０ａは、電源ラインＬ１と、ＰＭＯＳトランジスタ６０のソース端子と、の間の配線Ｌａの配線抵抗Ｒｏｎに応じた調整電圧Ｖｏｎを生成する回路である。電圧検出回路１０ａは、オペアンプ１１ａと、可変抵抗１２ａ，１３ａ，１４ａ，１５ａ（以下「可変抵抗１２ａ～１５ａ」）と、を含んで構成される。
電圧検出回路１０ａは、電源ラインＬ１と、ＰＭＯＳトランジスタ６０のソース端子と、の間の配線Ｌａの配線抵抗Ｒｏｎに応じた調整電圧Ｖｏｎを生成する回路である。電圧検出回路１０ａは、オペアンプ１１ａと、可変抵抗１２ａ，１３ａ，１４ａ，１５ａ（以下「可変抵抗１２ａ～１５ａ」）と、を含んで構成される。
ここで、ＰＭＯＳトランジスタ６０は、ＩＧＢＴ３０１を駆動するための大電流を流すため、サイズが大きくなる。この結果、集積回路内でのＰＭＯＳトランジスタ６０の配線が長くなるため、例えば、ＰＭＯＳトランジスタ６０のソース端子と、電源ラインＬ１との間に配線抵抗Ｒｏｎが生じる。一方、ＰＭＯＳトランジスタ６０のバックゲート端子は、電源ラインＬ１に接続される。そして、ＰＭＯＳトランジスタ６０には、ＰＭＯＳトランジスタ６０のしきい値電圧を上昇させるバックゲート効果が生じる。
このため、ＰＭＯＳトランジスタ６０のゲート電圧が所望の電圧であっても、ＰＭＯＳトランジスタ６０のソース端子と、電源ラインＬ１と、の間の配線抵抗Ｒｏｎの値に応じてＰＭＯＳトランジスタ６０の出力電流値が、目標出力電流値からずれてしまう。
そこで、本実施形態では、配線抵抗Ｒｏｎの影響を抑制するため、可変抵抗１２ａ～１５ａを設けている。なお、可変抵抗１２ａ～１５ａの詳細については後述する。
可変抵抗１２ａ，１３ａのそれぞれの一端は、配線抵抗Ｒｏｎの両端の間で生じる電圧降下を検出するために、配線Ｌａの電源ラインＬ１直近と、ＰＭＯＳトランジスタ６０のソース端子直近と、に接続される。ただし、図３においては、理解しやすいように可変抵抗１２ａ，１３ａの一端が、それぞれ電源ラインＬ１直近と、ソース端子直近と、から離れているように描かれている。
可変抵抗１２ａの他端は、可変抵抗１４ａの一端と、オペアンプ１１ａの非反転入力端子に接続される。可変抵抗１４ａの他端は、接地される。可変抵抗１３ａの他端は、可変抵抗１５ａの一端と、オペアンプ１１ａの反転入力端子に接続される。可変抵抗１５ａの他端は、オペアンプ１１ａの出力端子に接続される。
また、ＰＭＯＳトランジスタ６０のバックゲート端子は、電源ラインＬ１に接続される。ＰＭＯＳトランジスタ６０のドレイン端子は、端子ＯＵＴＸに接続される。
このため、電圧検出回路１０ａで生成される、配線抵抗Ｒｏｎに応じた調整電圧Ｖｏｎは、（１）となる。
Ｖｏｎ＝（Ｒ２ｐ／Ｒ１ｐ）×（Ｖ２ｐ－Ｖ１ｐ） ・・・（１）
ここで、抵抗値Ｒ１ｐは、可変抵抗１２ａ，１３ａの抵抗値であり、抵抗値Ｒ２ｐは、可変抵抗１４ａ，１５ａの抵抗値である。また、電圧Ｖ１ｐは、ＰＭＯＳトランジスタ６０のソース端子と、可変抵抗１３ａとが接続されたノードの電圧であり、電圧Ｖ２ｐは、配線Ｌａの電源ラインＬ１と、可変抵抗１２ａとが接続されたノードの電圧である。
ここで、抵抗値Ｒ１ｐは、可変抵抗１２ａ，１３ａの抵抗値であり、抵抗値Ｒ２ｐは、可変抵抗１４ａ，１５ａの抵抗値である。また、電圧Ｖ１ｐは、ＰＭＯＳトランジスタ６０のソース端子と、可変抵抗１３ａとが接続されたノードの電圧であり、電圧Ｖ２ｐは、配線Ｌａの電源ラインＬ１と、可変抵抗１２ａとが接続されたノードの電圧である。
なお、配線抵抗Ｒｏｎが、「第１配線抵抗」に相当し、電源ラインＬ１が「電源ライン」に相当する。また、オペアンプ１１ａは、「電圧出力回路」に相当し、可変抵抗１２ａ～１５ａは、「可変抵抗回路」に相当し、調整電圧Ｖｏｎは、「第２電圧」に相当する。
＜＜可変抵抗１２ａの一例＞＞
図４は、可変抵抗１２ａの一例を示す図である。可変抵抗回路は、内蔵されたスイッチによってその抵抗値を変化させることができる回路である。なお、ここでは、可変抵抗１２ａについて説明するが、可変抵抗１３ａ～１５ａも同様である。
図４は、可変抵抗１２ａの一例を示す図である。可変抵抗回路は、内蔵されたスイッチによってその抵抗値を変化させることができる回路である。なお、ここでは、可変抵抗１２ａについて説明するが、可変抵抗１３ａ～１５ａも同様である。
可変抵抗１２ａは、例えば、抵抗５１０，５２１，５２２，５２３，５２４，５２５，５２６（以下「抵抗５２１～５２６」）と、スイッチ５４０，５５１，５５２，５５３，５５４，５５５（以下「スイッチ５５１～５５５」）と、ＥＰＲＯＭ５６０と、を含んで構成される。
可変抵抗１２ａは、抵抗５１０の一端が入力端子となり、他端は、抵抗５２１～５２６のそれぞれの一端と接続される。抵抗５２１～５２５の他端は、それぞれスイッチ５５１～５５５の一端に接続される。そして、スイッチ５５１～５５５の他端及び抵抗５２６の他端は、可変抵抗１２ａの出力端子に接続される。
また、スイッチ５４０は、抵抗５１０の一端と他端との間に接続され、抵抗５２６は、入力端子及び出力端子の間で、抵抗５１０に直列に接続されている。
スイッチ５４０，５５１～５５５は、例えば、ＭＯＳトランジスタで構成される。このため、スイッチ５４０，５５１～５５５は、ウェハ試験時にＥＰＲＯＭ５６０に記憶されたデータでオンまたはオフが設定される。
なお、本実施形態では、可変抵抗１２ａを実現するための要素として、スイッチを用いることとしたが、これに限られない。例えば、可変抵抗を実現するために、ツェナーザッピングが可能なツェナーダイオードや、レーザトリミングが可能なポリシリコンヒューズを用いても良い。
＜＜加算回路２０ａ＞＞
加算回路２０ａは、調整電圧Ｖｏｎと、所定の基準電圧ＶＲＥＦと、を加算した電圧を、基準電圧ＶＲＥＦ２として生成する回路である。加算回路２０ａは、オペアンプ２１ａと、抵抗２２ａ，２３ａ，２４ａ（以下「抵抗抵抗２２ａ～２４ａ」）と、反転増幅器２５ａと、を含んで構成される。なお、詳細は後述するが、調整電圧Ｖｏｎは、ＰＭＯＳトランジスタ６０が所定の電流値を生成できるよう、予め調整される。
加算回路２０ａは、調整電圧Ｖｏｎと、所定の基準電圧ＶＲＥＦと、を加算した電圧を、基準電圧ＶＲＥＦ２として生成する回路である。加算回路２０ａは、オペアンプ２１ａと、抵抗２２ａ，２３ａ，２４ａ（以下「抵抗抵抗２２ａ～２４ａ」）と、反転増幅器２５ａと、を含んで構成される。なお、詳細は後述するが、調整電圧Ｖｏｎは、ＰＭＯＳトランジスタ６０が所定の電流値を生成できるよう、予め調整される。
抵抗２２ａの一端は、オペアンプ１１ａの出力端子に接続され、抵抗２２ａの他端は、オペアンプ２１ａの反転入力端子に接続される。抵抗２３ａの一端は、基準電圧ＶＲＥＦが印可され、抵抗２３ａの他端は、オペアンプ２１ａの反転入力端子に接続される。抵抗２４aの一端は、オペアンプ２１ａの反転入力端子に接続され、抵抗２４ａの他端は、オペアンプ２１ａの出力端子に接続される。また、オペアンプ２１ａの非反転入力端子は、接地される。さらに、オペアンプ２１ａの出力端子は、反転増幅器２５ａに接続される。また、反転増幅器２５ａは、調整された基準電圧ＶＲＥＦ２を出力する。
そして、本実施形態では抵抗２２ａ～２４ａの抵抗値Ｒが同一であるため、調整された基準電圧ＶＲＥＦ２は、以下の通り求められる。
ＶＲＥＦ２＝ＶＲＥＦ＋Ｖｏｎ ・・・（２）
なお、加算回路２０ａは、「加算回路」に相当し、基準電圧ＶＲＥＦ２は、「第１電圧」に相当する。
なお、加算回路２０ａは、「加算回路」に相当し、基準電圧ＶＲＥＦ２は、「第１電圧」に相当する。
＜＜制御回路３０ａ＞＞
制御回路３０ａは、基準電圧ＶＲＥＦ２に基づいて、ＰＭＯＳトランジスタ６０に電流を生成させる回路である。制御回路３０ａは、オペアンプ３１ａと、ＮＭＯＳトランジスタ３２ａと、抵抗３３ａと、ＰＭＯＳトランジスタ３４ａと、ＰＭＯＳトランジスタ３８ａと、を含んで構成される。
制御回路３０ａは、基準電圧ＶＲＥＦ２に基づいて、ＰＭＯＳトランジスタ６０に電流を生成させる回路である。制御回路３０ａは、オペアンプ３１ａと、ＮＭＯＳトランジスタ３２ａと、抵抗３３ａと、ＰＭＯＳトランジスタ３４ａと、ＰＭＯＳトランジスタ３８ａと、を含んで構成される。
オペアンプ３１ａの非反転入力端子には、基準電圧ＶＲＥＦ２が印可される。オペアンプ３１ａの反転入力端子には、ＮＭＯＳトランジスタ３２ａと、ＰＭＯＳトランジスタ３４ａと、に流れる電流Ｉ１aを検出するための抵抗３３ａの一端と、ＮＭＯＳトランジスタ３２ａのソース端子が接続される。
ＮＭＯＳトランジスタ３２ａには、ＰＭＯＳトランジスタ３８ａがオフの際、ダイオード接続されたＰＭＯＳトランジスタ３４ａから電流が供給される。そして、オペアンプ３１ａは、反転入力端子の電圧が、非反転入力端子に印加された基準電圧ＶＲＥＦ２となるよう、ＮＭＯＳトランジスタ３２ａを制御する。
この結果、ダイオード接続されたＰＭＯＳトランジスタ３４ａには、基準電圧ＶＲＥＦ２と、抵抗３３ａの抵抗値とで定める電流Ｉ１ａが流れることになる。
また、ＰＭＯＳトランジスタ３４ａと、ＰＭＯＳトランジスタ６０とは、カレントミラー回路を構成する。このため、ＰＭＯＳトランジスタ６０には、ＰＭＯＳトランジスタ３４ａに流れる電流Ｉ１ａに応じた電流Ｉ２が流れることになる。
なお、ＰＭＯＳトランジスタ３８ａは、レベルシフタ４２ａ（後述）の出力に基づいて、ＰＭＯＳトランジスタ３４ａ及びＰＭＯＳトランジスタ６０のオン、オフを切り替えるための素子である。本実施形態では、ＰＭＯＳトランジスタ３８ａがオフの際に、ＰＭＯＳトランジスタ３４ａ及びＰＭＯＳトランジスタ６０は、動作するため、ＰＭＯＳトランジスタ６０は、電流Ｉ２を生成する。
一方、ＰＭＯＳトランジスタ３８ａがオンの際、ＰＭＯＳトランジスタ３４ａ及びＰＭＯＳトランジスタ６０は、オフとなるため、電流Ｉ２の生成は停止される。
なお、接地ラインＬ２は、「接地ライン」に相当し、ＰＭＯＳトランジスタ６０と、電圧検出回路１０ａと、加算回路２０ａと、制御回路３０ａと、を合わせた回路は、「電流生成回路」に相当する。
＜＜切替回路４０ａ＞＞
切替回路４０ａは、マイコン（不図示）からの駆動信号Ｖｄｒｘが、例えばローレベル（以下、Ｌレベルとする）である場合、ＩＧＢＴ３０１をオフするため、放電回路５０を動作させる。また、切替回路４０ａは、駆動信号Ｖｄｒｘが、例えばハイレベル（以下、Ｈレベルとする）である場合、ＩＧＢＴ３０１をオンするため、ＰＭＯＳトランジスタＰ３４ａと、ＰＭＯＳトランジスタ６０とで構成されるカレントミラー回路を動作させる。
切替回路４０ａは、マイコン（不図示）からの駆動信号Ｖｄｒｘが、例えばローレベル（以下、Ｌレベルとする）である場合、ＩＧＢＴ３０１をオフするため、放電回路５０を動作させる。また、切替回路４０ａは、駆動信号Ｖｄｒｘが、例えばハイレベル（以下、Ｈレベルとする）である場合、ＩＧＢＴ３０１をオンするため、ＰＭＯＳトランジスタＰ３４ａと、ＰＭＯＳトランジスタ６０とで構成されるカレントミラー回路を動作させる。
切替回路４０ａは、インバータ４１ａと、レベルシフタ４２ａと、を含んで構成される。
インバータ４１ａは、駆動信号Ｖｄｒｘの論理レベルを反転し、放電回路５０（後述）のＮＭＯＳトランジスタ５１，５２のゲート端子に出力する。
レベルシフタ４２ａは、駆動信号Ｖｄｒｘをレベルシフトして、制御回路３０ａのＰＭＯＳトランジスタ３８ａをオン／オフする信号を出力する。具体的には、駆動信号ＶｄｒｘがＨレベルとなると、ＰＭＯＳトランジスタ３８ａはオフするため、ＰＭＯＳトランジスタ６０は、電流Ｉ２を生成する。一方、レベルシフタ４２ａは、駆動信号ＶｄｒｘがＬレベルとなると、ＰＭＯＳトランジスタ３８ａをオンし、ＰＭＯＳトランジスタ３４ａのゲート端子をプルアップする。この結果、ＰＭＯＳトランジスタ６０の電流Ｉ２の生成は停止される。
なお、Ｈレベルの駆動信号Ｖｄｒｘは、「第１信号」に相当し、Ｌレベルの駆動信号Ｖｄｒｘは、「第２信号」に相当する。
＜＜放電回路５０＞＞
放電回路５０は、駆動信号ＶｄｒｘがＬレベルとなると、ＩＧＢＴ３０１のゲート容量を放電し、ＩＧＢＴ３０１をオフするための回路である。放電回路５０は、ＮＭＯＳトランジスタ５１，５２、スイッチ５３と、を含んで構成される。
放電回路５０は、駆動信号ＶｄｒｘがＬレベルとなると、ＩＧＢＴ３０１のゲート容量を放電し、ＩＧＢＴ３０１をオフするための回路である。放電回路５０は、ＮＭＯＳトランジスタ５１，５２、スイッチ５３と、を含んで構成される。
ＮＭＯＳトランジスタ５１，５２のゲート端子は、切替回路４０ａのインバータ４１ａの出力に接続される。ＮＭＯＳトランジスタ５１，５２のドレイン端子は、端子ＯＵＴＸに接続される。
ここで、ＮＭＯＳトランジスタ５１は、ＩＧＢＴ３０１のゲート容量を放電するための大電流を流すため、サイズが大きくなる。そして、集積回路内での、ＮＭＯＳトランジスタ５１の配線時に、ＮＭＯＳトランジスタ５１のソース端子と接地ラインＬ２との間に配線抵抗Ｒｏｆｆが生じる。また、ＮＭＯＳトランジスタ５１のバックゲート端子は、接地ラインＬ２と接続される。
そのため、ＮＭＯＳトランジスタ５１には、ＮＭＯＳトランジスタ５１のしきい値電圧を上昇させるバックゲート効果が生じる。したがって、配線抵抗Ｒｏｆｆと、ＮＭＯＳトランジスタ５１のバックゲート効果と、により、ＩＧＢＴ３０１のゲート容量を短時間で放電できなくなる恐れがある。
そこで、本実施形態では、ＩＧＢＴ３０１のゲート容量を短時間で放電できなくなることを防ぐため、ＮＭＯＳトランジスタ５１に対し、並列接続されたＮＭＯＳトランジスタ５２を設けている。
なお、ＮＭＯＳトランジスタ５２は、ＮＭＯＳトランジスタ５１が、ＩＧＢＴ３０１のゲート容量を短時間で放電できない場合に動作すれば良い。
このため、ＮＭＯＳトランジスタ５１の放電を補助するＮＭＯＳトランジスタ５２のゲート端子と接地ラインＬ２との間にはスイッチ５３が接続される。なお、詳細は後述するが、スイッチ５３は、配線抵抗Ｒｏｆｆと、ＮＭＯＳトランジスタ５１のオン抵抗の合計が所定値より大きい場合、オフされる。
また、配線抵抗Ｒｏｆｆは、「第２配線抵抗」に相当し、ＮＭＯＳトランジスタ５１は、「第１ＮＭＯＳトランジスタ」に相当し、ＮＭＯＳトランジスタ５２は、「第２ＮＭＯＳトランジスタ」に相当する。
＜＜可変抵抗１２ａ～１５ａの調整方法＞＞
図５は、可変抵抗１２ａ～１５ａの調整について説明するための図である。図５では、便宜上、主要な構成のみが表示されている。
図５は、可変抵抗１２ａ～１５ａの調整について説明するための図である。図５では、便宜上、主要な構成のみが表示されている。
図６は、半導体テスト装置６００によって実行される可変抵抗１２ａ～１５ａの例示的な調整方法７００を示す図である。なお、後述する駆動回路４１０ｂ，４１０ｃにおいても同様に可変抵抗の調整をすることができる。
ここで、可変抵抗１２ａ～１５ａの調整は、駆動回路４１０ａのＬＶＩＣ２１０が搭載されたウェハをテストする際に行われることとする。また、駆動回路４１０ａに電源が供給されていることとする。
まず、半導体テスト装置６００は、Ｈレベルである駆動信号Ｖｄｒｘを端子ＩＮＸに印可するとともに、電圧検出回路１０ａの出力端子からの配線上にあるテストパッド６０３にテスト電圧Ｖｔｅｓｔを印可する（Ｓ７１０）。なお、ここで、電圧検出回路１０ａは、電圧検出回路１０ａを動作させるバイアス電流回路（不図示）からのバイアス電流が停止され、動作が停止していることとする。
テスト電圧Ｖｔｅｓｔが印可されると、加算回路２０ａは、テスト電圧Ｖｔｅｓｔと基準電圧ＶＲＥＦとを加算して調整された基準電圧ＶＲＥＦ２を出力する。制御回路３０ａは、調整された基準電圧ＶＲＥＦ２と、抵抗３３ａの抵抗値と、に応じた電流Ｉ１ａを流す。この結果、ＰＭＯＳトランジスタ６０は、電流Ｉ１ａに応じた、ＩＧＢＴ３０１のゲート容量を充電するためのソース電流Ｉ２を流すことになる。
そして、半導体テスト装置６００は、端子ＯＵＴＸから、ソース電流Ｉ２が出力されているとき、テスト電圧Ｖｔｅｓｔに応じたソース電流Ｉ２を計測する（Ｓ７２０）。
また、半導体テスト装置６００は、ソース電流Ｉ２が、所定電流値Ｉａとなるようにテスト電圧Ｖｔｅｓｔを調整する（Ｓ７３０）。なお、テスト電圧Ｖｔｅｓｔの調整が実行されると、半導体テスト装置６００は、電圧検出回路１０ａを動作させるバイアス電流回路（不図示）を動作せる。
そして、半導体テスト装置６００は、電圧検出回路１０ａの調整電圧Ｖｏｎが、電流Ｉ２が所定電流値Ｉａに等しい際のテスト電圧Ｖｔｅｓｔに等しくなるよう、可変抵抗１２ａ～１５ａの抵抗値の調整を実行する（Ｓ７４０）。
具体的には、半導体テスト装置６００は、電圧検出回路１０ａの調整電圧Ｖｏｎが、電流Ｉ２が所定電流値Ｉａに等しい際のテスト電圧Ｖｔｅｓｔに等しくなるよう、ＥＰＲＯＭ５６０に記憶するデータを生成する。この結果、可変抵抗１２ａのスイッチであるＭＯＳトランジスタは、ＥＰＲＯＭ５６０のデータに基づいてオン、またはオフすることになる。
なお、可変抵抗１２ａを調整する要素にツェナーザッピングが可能なツェナーダイオードを採用した場合も同様である。半導体テスト装置６００は、電圧検出回路１０ａの調整電圧Ｖｏｎが、電流Ｉ２が所定電流値Ｉａに等しい際のテスト電圧Ｖｔｅｓｔに等しくなるよう、ツェナーダイオードの両端に電圧を印可し、ツェナーダイオードを焼き切る。
また、可変抵抗１２ａを調整する要素に、レーザトリミングが可能なポリシリコンヒューズを採用した場合も同様である。半導体テスト装置６００は、電圧検出回路１０ａの調整電圧Ｖｏｎが、電流Ｉ２が所定電流値Ｉａに等しい際のテスト電圧Ｖｔｅｓｔに等しくなるよう、ヒューズにレーザーを照射してヒューズを切断する。
なお、Ｓ７１０，Ｓ７２０，Ｓ７３０，Ｓ７４０は、「電流調整方法」に相当する。また、Ｓ７２０は、「第１ステップ」に相当し、Ｓ７４０は、「第２ステップ」に相当する。
以上、可変抵抗１２ａ～１５ａの調整方法の一例を示した。同様の調整方法には、他にも種々のものがあり、それらを採用してもよい。
＜＜スイッチ５３の調整方法＞＞
図７は、スイッチ５３の調整について説明するための図であり、ここでは、便宜上、主要な構成のみが表示されている。図８は、スイッチ５３の例示的な調整方法８００を示す図である。
図７は、スイッチ５３の調整について説明するための図であり、ここでは、便宜上、主要な構成のみが表示されている。図８は、スイッチ５３の例示的な調整方法８００を示す図である。
なお、ここでは、半導体テスト装置６００は、駆動回路４１０ａに電源を供給している状態で、スイッチ５３の調整を行うこととする。
まず、半導体テスト装置６００は、駆動回路４１０ａが端子ＯＵＴＸにＬレベルの信号を出力する際に、所定電流を端子ＯＵＴＸに供給する（Ｓ８１０）。ここで、「所定電流」とは、一定の電流値（例えば、１Ａ）となる電流である。
また、半導体テスト装置６００は、所定電流の電流値と、端子ＯＵＴＸの電圧値と、に基づいて、ＮＭＯＳトランジスタ５１のオン抵抗と、配線Ｌｂの配線抵抗Ｒｏｆｆと、の合計の抵抗値を計測する（Ｓ８２０）。
半導体テスト装置６００は、計測結果が、抵抗値が所定値より大きいことを示す場合、スイッチ５３をオフするデータをＥＰＲＯＭ５６０に記憶する（Ｓ８３０）。
この結果、ＮＭＯＳトランジスタ５１がオンする際には、ＮＭＯＳトランジスタ５２もオンすることになる。したがって、放電回路５０は、ＩＧＢＴ３０１のゲート容量の放電時間が長くなることを防ぐことができる。
なお、可変抵抗１２ａの場合と同様にスイッチ５３を、ツェナーザッピングが可能なツェナーダイオードやポリシリコンヒューズ等の他の要素で実現することができる。
＜＜＜駆動回路４１０ａの動作＞＞＞
つぎに、駆動回路４１０ａの動作について説明する。なお、ここでは、図３の駆動回路４１０ａの可変抵抗１２ａ～１５ａは、図６の処理が実行されて調整済みであり、スイッチ５３は、図８の処理が実行されてオフされているとする。
つぎに、駆動回路４１０ａの動作について説明する。なお、ここでは、図３の駆動回路４１０ａの可変抵抗１２ａ～１５ａは、図６の処理が実行されて調整済みであり、スイッチ５３は、図８の処理が実行されてオフされているとする。
駆動回路４１０ａでの駆動信号Ｖｄｒｘが、Ｈレベルとなると、切替回路４０ａのインバータ４１ａは、Ｌレベルの信号をＮＭＯＳトランジスタ５１，５２のゲート端子に印可するため、ＮＭＯＳトランジスタ５１，５２は、オフとなる。
一方、レベルシフタ４２ａは、ＰＭＯＳトランジスタ４３ａのゲート端子をＨレベルとするため、ＰＭＯＳトランジスタ４３ａは、オフとなる。その結果、ＰＭＯＳトランジスタ３４ａのゲート端子は、プルアップされず、ＰＭＯＳトランジスタ３４ａと、ＰＭＯＳトランジスタ６０とで構成されるカレントミラー回路は、動作する。
ここで、電圧検出回路１０ａは、配線Ｌａの配線抵抗Ｒｏｎの抵抗値に応じた調整電圧Ｖｏｎを生成する。そして、加算回路２０ａは、調整電圧Ｖｏｎと、基準電圧ＶＲＥＦと、を加算し、調整された基準電圧ＶＲＥＦ２を生成する。
制御回路３０ａのオペアンプ３１ａは、調整された基準電圧ＶＲＥＦ２と、抵抗３３ａに基づく、電流Ｉ１ａが流れるように、出力電圧を調整する。
この結果、ＰＭＯＳトランジスタ６０は、配線Ｌａの配線抵抗Ｒｏｎの抵抗値に関わらず、ＩＧＢＴ３０１のゲート容量を充電するための所定電流値Ｉａを生成する。
また、駆動信号Ｖｄｒｘが、Ｌレベルとなると、レベルシフタ４２ａは、ＰＭＯＳトランジスタ３８ａのゲート端子をＬレベルとするため、ＰＭＯＳトランジスタ３８ａは、オンとなる。その結果、ＰＭＯＳトランジスタ３４ａのゲート端子は、プルアップされ、ＰＭＯＳトランジスタ６０は、オフとなる。
一方、切替回路４０ａのインバータ４１ａは、Ｈレベルの信号をＮＭＯＳトランジスタ５１，５２のゲート端子に印可するため、ＮＭＯＳトランジスタ５１，５２は、オンとなる。
この結果、ＮＭＯＳトランジスタ５１，５２は、ＩＧＢＴ３０１のゲート容量を放電する。
＜＜＜駆動回路４１０ａを図２の駆動回路４１０，４２０，４３０に使用した場合の各相の出力電流＞＞＞
図９は、駆動回路４１０ａを図２の駆動回路４１０，４２０，４３０のそれぞれに使用した場合の各相の出力電流を示す図である。なお、駆動回路４１０ａを駆動回路４１０，４２０，４３０のそれぞれに使用した場合とは、駆動回路４１０を、駆動回路４１０ａとし、駆動回路４２０を駆動回路４１０ａとし，駆動回路４３０を駆動回路４１０ａとする場合である。
図９は、駆動回路４１０ａを図２の駆動回路４１０，４２０，４３０のそれぞれに使用した場合の各相の出力電流を示す図である。なお、駆動回路４１０ａを駆動回路４１０，４２０，４３０のそれぞれに使用した場合とは、駆動回路４１０を、駆動回路４１０ａとし、駆動回路４２０を駆動回路４１０ａとし，駆動回路４３０を駆動回路４１０ａとする場合である。
駆動回路４１０，４２０，４３０のそれぞれに対し、駆動回路４１０ａを使用した場合、一般に、駆動回路４１０，４２０，４３０のそれぞれのＰＭＯＳトランジスタ６０のソース側の配線抵抗Ｒｏｎは、大きく異なる。しかしながら、本実施形態の駆動回路４１０，４２０，４３０では、例えば、図６で示した調整方法が実行される。
この結果、配線抵抗Ｒｏｎの影響が低減され、駆動回路４１０、４２０、４３０は、それぞれの出力電流を所定電流値Ｉａとすることができる。
なお、所定電流値Ｉａは、ＰＭＯＳトランジスタ６０が所定のサイズである場合に出力される電流値である。このため、ＰＭＯＳトランジスタ６０のサイズを変化させた場合であっても、例えば、図６で示した調整方法を実行することにより、ＰＭＯＳトランジスタ６０のサイズに応じた所定電流値Ｉａを流すことができる。
このように、駆動回路４１０ａを駆動回路４１０，４２０，４３０のそれぞれに使用したパワーモジュール１００を用いる場合、例えば、下アーム側の３相の電流を高い精度で一致させることができる。
＜＜＜駆動回路４１５の構成＞＞＞
図１０は、一般的な駆動回路４１５の構成を示す図である。駆動回路４１５は、基準電圧ＶＲＥＦに基づいてＩＧＢＴ３０１を駆動するためのソース電流の電流値を決定する回路である。駆動回路４１５は、制御回路３０ａと、切替回路４０ａと、ＰＭＯＳトランジスタ６０と、ＮＭＯＳトランジスタ５１と、を含んで構成される。
図１０は、一般的な駆動回路４１５の構成を示す図である。駆動回路４１５は、基準電圧ＶＲＥＦに基づいてＩＧＢＴ３０１を駆動するためのソース電流の電流値を決定する回路である。駆動回路４１５は、制御回路３０ａと、切替回路４０ａと、ＰＭＯＳトランジスタ６０と、ＮＭＯＳトランジスタ５１と、を含んで構成される。
制御回路３０ａと、切替回路４０ａと、の構成は、駆動回路４１０ａと同様であるため、説明を省略する。また、ＮＭＯＳトランジスタ５１の動作は、駆動回路４１０ａと同様である。
一方、ＰＭＯＳトランジスタ６０がＩＧＢＴ３０１に流すソース電流は、基準電圧ＶＲＥＦの電圧値によってのみ定められる。このような場合、ＰＭＯＳトランジスタ６０のソース電流は、配線Ｌａの配線抵抗Ｒｏｎの抵抗値の影響を受けることになる。
＜＜＜駆動回路４１５を図２の駆動回路４１０，４２０，４３０に使用した場合の各相の出力電流＞＞＞
図１１は、駆動回路４１５を図２の駆動回路４１０，４２０，４３０のそれぞれに使用した場合の各相の出力電流を示す図である。なお、駆動回路４１５を駆動回路４１０，４２０，４３０のそれぞれに使用した場合とは、駆動回路４１０を、駆動回路４１５とし、駆動回路４２０を駆動回路４１５とし，駆動回路４３０を駆動回路４１５とする場合である。
図１１は、駆動回路４１５を図２の駆動回路４１０，４２０，４３０のそれぞれに使用した場合の各相の出力電流を示す図である。なお、駆動回路４１５を駆動回路４１０，４２０，４３０のそれぞれに使用した場合とは、駆動回路４１０を、駆動回路４１５とし、駆動回路４２０を駆動回路４１５とし，駆動回路４３０を駆動回路４１５とする場合である。
駆動回路４１５は、基準電圧ＶＲＥＦの値によってのみ定められるソース電流の電流値でＩＧＢＴ３０１を駆動する。このため、駆動回路４１０、４２０、４３０のそれぞれは、配線Ｌａの配線抵抗Ｒｏｎの抵抗値の影響を受ける。この結果、駆動回路４１０、４２０、４３０のそれぞれの出力電流は、所定電流値Ｉａからずれてしまう。
したがって、一般的な駆動回路４１５を駆動回路４１０，４２０，４３０のそれぞれに使用したパワーモジュール１００を用いる場合、例えば、下アーム側の３相の電流を高い精度で一致させることは難しい。
＜＜＜駆動回路４１０ｂの構成＞＞＞
図１２は、駆動回路４１０の一実施形態である駆動回路４１０ｂの構成の一例を示す図である。駆動回路４１０ｂは、制御回路３０ａと、切替回路４０ａと、放電回路５０と、ＰＭＯＳトランジスタ６０と、分圧回路７０と、を含んで構成される。
図１２は、駆動回路４１０の一実施形態である駆動回路４１０ｂの構成の一例を示す図である。駆動回路４１０ｂは、制御回路３０ａと、切替回路４０ａと、放電回路５０と、ＰＭＯＳトランジスタ６０と、分圧回路７０と、を含んで構成される。
制御回路３０ａと、切替回路４０ａと、放電回路５０と、ＰＭＯＳトランジスタ６０と、については、駆動回路４１０ａと同様であるため、説明を省略する。
＜＜分圧回路７０＞＞
分圧回路７０は、所定の電圧Ｖ１を分圧して調整された基準電圧ＶＲＥＦ２を生成する回路である。分圧回路７０は、抵抗７１，７２，７３，７４（以下「抵抗７１～７４」）と、スイッチ７５，７６，７７，７８（以下「スイッチ７５～７８」）と、を含んで構成される。
分圧回路７０は、所定の電圧Ｖ１を分圧して調整された基準電圧ＶＲＥＦ２を生成する回路である。分圧回路７０は、抵抗７１，７２，７３，７４（以下「抵抗７１～７４」）と、スイッチ７５，７６，７７，７８（以下「スイッチ７５～７８」）と、を含んで構成される。
抵抗７１～７４は、所定の電圧Ｖ１を印可された一端と、接地された他端との間に直列に接続される。スイッチ７５～７８は、抵抗７１～７４のそれぞれに並列に接続されている。
ここで、分圧回路７０のスイッチの調整は、例えば、上述した図６と同様の方法で実施可能である。具体的には、半導体テスト装置６００は、ＰＭＯＳトランジスタ６０の電流Ｉ２を、所定電流値Ｉａとする基準電圧ＶＲＥＦ３が生成されるよう、スイッチ７５～７８を調整する。
この結果、駆動回路４１０ｂは、ＰＭＯＳトランジスタ６０のソース側の配線抵抗Ｒｏｎの大きさに関わらず、所定電流値ＩａでＩＧＢＴ３０１のゲート容量を充電できる。
なお、駆動回路４１０ｂを、駆動回路４１０ａと同様に、図２の駆動回路４１０，４２０，４３０のそれぞれに使用しても良い。このような場合、各相の出力電流を高い精度で一致させることができる。
また、分圧回路７０が、「可変抵抗回路」に相当し、調整された基準電圧ＶＲＥＦ３が、「第１電圧」に相当する。また、所定の電圧Ｖ１が、「所定電圧」に相当し、調整された基準電圧ＶＲＥＦ３を供給するノードが、「所定のノード」に相当する。
＜＜＜放電回路の他の構成＞＞＞
図１３は、放電回路５０の代わりに用いられる放電回路５５の一実施形態を示す図である。
図１３は、放電回路５０の代わりに用いられる放電回路５５の一実施形態を示す図である。
放電回路５５は、ＩＧＢＴ３０１のゲート容量を、所定の電流Ｉ３で放電する回路であり、電圧検出回路１０ｂ及び加算回路２０ｂを含む電圧生成回路１ｂと、制御回路３０ｂと、切替回路４０ｂと、ＮＭＯＳトランジスタ５１と、を含んで構成される。
＜＜電圧生成回路１ｂ＞＞
電圧生成回路１ｂは、接地ラインＬ２と、ＮＭＯＳトランジスタ５１のソース端子と、の間の配線の抵抗値に応じた、調整された基準電圧ＶＲＥＦ４を生成する回路である。
電圧生成回路１ｂは、接地ラインＬ２と、ＮＭＯＳトランジスタ５１のソース端子と、の間の配線の抵抗値に応じた、調整された基準電圧ＶＲＥＦ４を生成する回路である。
＜＜電圧検出回路１０ｂ＞＞
電圧検出回路１０ｂは、接地ラインＬ２と、ＮＭＯＳトランジスタ５１のソース端子と、の間の配線Ｌｂの配線抵抗Ｒｏｆｆの抵抗値に応じた調整電圧Ｖｏｆｆを生成する回路である。電圧検出回路１０ｂは、オペアンプ１１ｂと、可変抵抗１２ｂ，１３ｂ，１４ｂ，１５ｂ（以下「可変抵抗１２ｂ～１５ｂ」）と、を含んで構成される。
電圧検出回路１０ｂは、接地ラインＬ２と、ＮＭＯＳトランジスタ５１のソース端子と、の間の配線Ｌｂの配線抵抗Ｒｏｆｆの抵抗値に応じた調整電圧Ｖｏｆｆを生成する回路である。電圧検出回路１０ｂは、オペアンプ１１ｂと、可変抵抗１２ｂ，１３ｂ，１４ｂ，１５ｂ（以下「可変抵抗１２ｂ～１５ｂ」）と、を含んで構成される。
なお、電圧検出回路１０ｂの構成は、電圧検出回路１０ａの構成と同じであるため、説明を省略する。なお、可変抵抗１２ｂ～１５ｂは、可変抵抗１２ａと同様に調整される。
＜＜加算回路２０ｂ＞＞
加算回路２０ｂは、調整電圧Ｖｏｆｆと、基準電圧ＶＲＥＦと、を加算した電圧を、調整された基準電圧ＶＲＥＦ４として出力する回路である。加算回路２０ｂは、オペアンプ２１ｂと、抵抗２２ｂ，２３ｂ，２４ｂと、反転増幅器２５ｂと、を含んで構成される。
加算回路２０ｂは、調整電圧Ｖｏｆｆと、基準電圧ＶＲＥＦと、を加算した電圧を、調整された基準電圧ＶＲＥＦ４として出力する回路である。加算回路２０ｂは、オペアンプ２１ｂと、抵抗２２ｂ，２３ｂ，２４ｂと、反転増幅器２５ｂと、を含んで構成される。
なお、加算回路２０ｂの構成は、加算回路２０ａの構成と同様であるため、説明を省略する。
＜＜制御回路３０ｂ＞＞
制御回路３０ｂは、調整された基準電圧ＶＲＥＦ４に基づいて、ＮＭＯＳトランジスタ５１に電流を生成させる回路である。制御回路３０ｂは、オペアンプ３１ｂと、ＮＭＯＳトランジスタ３２ｂと、抵抗３３ｂと、ＰＭＯＳトランジスタ３５ｂ，３６ｂと、ＮＭＯＳトランジスタ３７ｂと、を含んで構成される。
制御回路３０ｂは、調整された基準電圧ＶＲＥＦ４に基づいて、ＮＭＯＳトランジスタ５１に電流を生成させる回路である。制御回路３０ｂは、オペアンプ３１ｂと、ＮＭＯＳトランジスタ３２ｂと、抵抗３３ｂと、ＰＭＯＳトランジスタ３５ｂ，３６ｂと、ＮＭＯＳトランジスタ３７ｂと、を含んで構成される。
オペアンプ３１ｂの非反転入力端子には、調整された基準電圧ＶＲＥＦ４が印可される。オペアンプ３１ｂの反転入力端子には、ＮＭＯＳトランジスタ３２ｂと、ＰＭＯＳトランジスタ３５ｂと、に流れる電流Ｉ１ｂを検出するための抵抗３３ｂの一端と、ＮＭＯＳトランジスタ３２ｂのソース端子が接続される。また、抵抗３３ｂの他端は、接地ラインＬ２に接続される。
ＮＭＯＳトランジスタ３２ｂには、ダイオード接続されたＰＭＯＳトランジスタ３５ｂから電流が供給される。そして、オペアンプ３１ｂは、反転入力端子の電圧が、非反転入力端子に印加された基準電圧ＶＲＥＦ４となるよう、ＮＭＯＳトランジスタ３２ｂを制御する。
この結果、ダイオード接続されたＰＭＯＳトランジスタ３５ｂには、基準電圧ＶＲＥＦ４と、抵抗３３ｂの抵抗値とで定める電流Ｉ１ｂが流れることになる。
また、ＰＭＯＳトランジスタ３５ｂ，３６ｂは、カレントミラー回路を構成するため、ダイオード接続されたＮＭＯＳトランジスタ３７ｂには、電流Ｉ１ｂに応じた電流が流れる。そして、ＮＭＯＳトランジスタ３７ｂと、ＮＭＯＳトランジスタ５１もカレントミラー回路を構成する。このため、ＮＭＯＳトランジスタ３８ｂがオフの際、ＮＭＯＳトランジスタ５１は、電流Ｉ１ｂに応じた電流Ｉ３を生成することになる。
なお、ＮＭＯＳトランジスタ３８ｂは、駆動信号Ｖｄｒｘに基づいて、ＮＭＯＳトランジスタ３７ｂ及びＮＭＯＳトランジスタ５１のオン、オフを切り替えるための素子である。本実施形態では、ＮＭＯＳトランジスタ３８ｂがオフの際に、ＮＭＯＳトランジスタ５１は、電流Ｉ１ｂに応じた電流Ｉ３を生成する。
一方、ＮＭＯＳトランジスタ３８ｂがオンの際、ＮＭＯＳトランジスタ５１は、オフとなるため、電流Ｉ３の生成は停止される。
ここで、放電回路５５において、可変抵抗１２ｂ～１５ｂは、上述した図６の方法で調整される。この結果、放電回路５５は、配線抵抗Ｒｏｆｆの大きさに関わらず、所定の電流値でＩＧＢＴ３０１のゲート容量を放電できる。
また、このような放電回路５５が、駆動回路４１０，４２０，４３０のそれぞれに使用されると、パワーモジュール１００の下アーム側の３相のシンク電流は、高い精度で一致することになる。
＝＝＝その他＝＝＝
本実施形態の電圧検出回路１０ａや分圧回路７０は、可変抵抗の抵抗値を調整して基準電圧を生成したが、他の方法を用いて電圧検出回路１０ａや分圧回路７０に所望の電圧（例えば、調整電圧Ｖｏｎや、基準電圧ＶＲＥＦ２）を生成させても良い。
本実施形態の電圧検出回路１０ａや分圧回路７０は、可変抵抗の抵抗値を調整して基準電圧を生成したが、他の方法を用いて電圧検出回路１０ａや分圧回路７０に所望の電圧（例えば、調整電圧Ｖｏｎや、基準電圧ＶＲＥＦ２）を生成させても良い。
例えば、ＥＰＲＯＭに格納されたデジタル値に基づいたアナログの電圧を生成するアナログ・デジタル変換器を用い、所望の電圧を生成させても良い。このような場合、アナログ・デジタル変換器が、「電圧生成回路」に相当する。
＝＝＝まとめ＝＝＝
以上、本実施形態のパワーモジュール１００について説明した。一般に、パワーモジュール１００の複数の駆動回路４１０，４２０，４３０が集積されたＬＶＩＣ２１０において、駆動回路の配置により、駆動回路内の配線Ｌａ，Ｌｂの配線抵抗Ｒｏｎ、Ｒｏｆｆが異なることになる。この結果、配線抵抗Ｒｏｎの抵抗値の影響を受けた駆動回路４１０，４２０，４３０の出力電流を目標値に近づけることができなかった。しかしながら、例えば、本実施形態の駆動回路４１０ａは、配線抵抗Ｒｏｎ，Ｒｏｆｆによって生じる出力電流の変動を調整する。これにより、配線抵抗Ｒｏｎ，Ｒｏｆｆの影響を低減することができ、駆動回路４１０ａの出力電流を目標値に近づけることができる。
以上、本実施形態のパワーモジュール１００について説明した。一般に、パワーモジュール１００の複数の駆動回路４１０，４２０，４３０が集積されたＬＶＩＣ２１０において、駆動回路の配置により、駆動回路内の配線Ｌａ，Ｌｂの配線抵抗Ｒｏｎ、Ｒｏｆｆが異なることになる。この結果、配線抵抗Ｒｏｎの抵抗値の影響を受けた駆動回路４１０，４２０，４３０の出力電流を目標値に近づけることができなかった。しかしながら、例えば、本実施形態の駆動回路４１０ａは、配線抵抗Ｒｏｎ，Ｒｏｆｆによって生じる出力電流の変動を調整する。これにより、配線抵抗Ｒｏｎ，Ｒｏｆｆの影響を低減することができ、駆動回路４１０ａの出力電流を目標値に近づけることができる。
また、配線Ｌａの配線抵抗Ｒｏｎ、及び配線Ｌｂの配線抵抗Ｒｏｆｆに応じた電流をＰＭＯＳトランジスタ６０、ＮＭＯＳトランジスタ５１に生成させることによって、駆動回路４１０ａの出力電流を目標値に近づけることができる。
また、配線Ｌａの配線抵抗Ｒｏｎの抵抗値に応じた調整電圧Ｖｏｎを生成する電圧検出回路１０ａと、加算回路２０ａとによって、駆動回路４１０ａの出力電流を線形的に微調整し、配線抵抗Ｒｏｎの抵抗値の影響を低減することができる。また、仮に、駆動回路４１０ａの出力電流の目標値を変化させる必要がある場合、調整電圧Ｖｏｎのみに基づいて、出力電流を目標値に近づけことは難しいことがある。しかしながら、本実施形態では、基準電圧ＶＲＥＦと、調整電圧Ｖｏｎとに基づいて、出力電流を変化させることができる。このため、仮に、出力電流の目標値を大きく変化させる場合であっても、容易に出力電流の値を調整できる。
また、分圧回路７０によって調整された基準電圧ＶＲＥＦ３を生成することにより、小さい回路規模で、配線抵抗Ｒｏｎの抵抗値の影響を低減した駆動回路４１０ｂを製造することができる。
また、駆動回路４１０ａの、電圧検出回路１０ａと、加算回路２０ａと、制御回路３０ａと、は、駆動回路４１０ｃの、電圧検出回路１０ｂと、加算回路２０ｂと、制御回路３０ｂと、のように、ＮＭＯＳトランジスタ５１に電流を生成させるためにも適用できる。
また、３個（ｎ個）の駆動回路４１０，４２０，４３０のそれぞれに駆動回路４１０ａを使用した場合であっても、それぞれの駆動回路４１０，４２０，４３０の出力電流を目標値に近づけることができる。
また、ＩＧＢＴ３０１のソース電流をＰＭＯＳトランジスタ６０に生成させる回路と、ＮＭＯＳトランジスタ５１，５２に、ＩＧＢＴ３０１のゲート容量を放電させる回路とを組み合わせた回路も実現できる。そして、この回路は、ＩＧＢＴ３０１のゲート容量を放電させる回路の規模を小さくすることができる。
また、駆動回路４１０ａの端子ＯＵＴＸに流れるソース電流を測定して、可変抵抗の抵抗値を調整することによって、端子ＯＵＴＸに流れるソース電流を目標値に近づけるように調整することができる。
１００ パワーモジュール
１２０ 三相モータ
２００ ブリッジ回路
２１０ ＬＶＩＣ
２２０，２３０，２４０ ＨＶＩＣ
３００～３０５ ＩＧＢＴ
３１０～３１５ ＦＷＤ
４１０、４１０ａ，４１０ｂ，４１０ｃ，４１５，４２０，４３０ 駆動回路
１ａ，１ｂ 電圧生成回路
１０ａ，１０ｂ 電圧検出回路
２０ａ，２０ｂ 加算回路
３０ａ，３０ｂ 制御回路
４０ａ 切替回路
５０，５５ 放電回路
７０ 分圧回路
３４ａ，４３ａ，６０，３５ｂ，３６ｂ，３８ａ ＰＭＯＳトランジスタ
３２ａ，５１，５２，３２ｂ，３７ｂ，３８ｂ ＮＭＯＳトランジスタ
５３，７５～７８，５４０，５５１～５５５ スイッチ
１２ａ～１５ａ，１２ｂ～１５ｂ 可変抵抗
２２ａ～２４ａ，２２ｂ～２４ｂ，３３ａ，３３ｂ，７１～７４，５１０，５２１～５２６ 抵抗
１１ａ，２１ａ，３１ａ，１１ｂ，２１ｂ，３１ｂ オペアンプ
２５ａ，２５ｂ 反転増幅器
４１ａ インバータ
４２ レベルシフタ
５６０ ＥＰＲＯＭ
１２０ 三相モータ
２００ ブリッジ回路
２１０ ＬＶＩＣ
２２０，２３０，２４０ ＨＶＩＣ
３００～３０５ ＩＧＢＴ
３１０～３１５ ＦＷＤ
４１０、４１０ａ，４１０ｂ，４１０ｃ，４１５，４２０，４３０ 駆動回路
１ａ，１ｂ 電圧生成回路
１０ａ，１０ｂ 電圧検出回路
２０ａ，２０ｂ 加算回路
３０ａ，３０ｂ 制御回路
４０ａ 切替回路
５０，５５ 放電回路
７０ 分圧回路
３４ａ，４３ａ，６０，３５ｂ，３６ｂ，３８ａ ＰＭＯＳトランジスタ
３２ａ，５１，５２，３２ｂ，３７ｂ，３８ｂ ＮＭＯＳトランジスタ
５３，７５～７８，５４０，５５１～５５５ スイッチ
１２ａ～１５ａ，１２ｂ～１５ｂ 可変抵抗
２２ａ～２４ａ，２２ｂ～２４ｂ，３３ａ，３３ｂ，７１～７４，５１０，５２１～５２６ 抵抗
１１ａ，２１ａ，３１ａ，１１ｂ，２１ｂ，３１ｂ オペアンプ
２５ａ，２５ｂ 反転増幅器
４１ａ インバータ
４２ レベルシフタ
５６０ ＥＰＲＯＭ
Claims (7)
- 電源ラインまたは接地ラインの何れか一方のラインと、ソース端子と、が接続されたＭＯＳトランジスタと、
前記一方のラインと、前記ソース端子と、の間の配線の抵抗値に応じた第１電圧を生成する電圧生成回路と、
前記第１電圧に基づいて、前記ＭＯＳトランジスタに所定電流を生成させる制御回路と、
を備え、
前記電圧生成回路は、前記配線における前記一方のライン側の第１ノードの電圧と、前記配線における前記ソース端子側の第２ノードの電圧と、に基づいて、前記第１電圧を生成し、
前記電圧生成回路は、
前記第１ノードの電圧と、前記第２ノードの電圧とが入力される可変抵抗回路と、
オペアンプと、
加算回路と、
を備え、
前記可変抵抗回路は、
前記第１ノードの電圧及び前記第２ノードの電圧の差と、前記可変抵抗回路の抵抗値と、に応じた第２電圧が前記オペアンプから出力されるよう、前記第１及び第２ノードと、前記オペアンプとの間を接続し、
前記加算回路は、
前記第２電圧と、基準電圧と、を加算した電圧を、前記第１電圧として出力する、
ことを特徴とする電流生成回路。 - 請求項１に記載の電流生成回路であって、
前記ＭＯＳトランジスタは、
前記電源ラインと、前記ソース端子と、が接続されたＰＭＯＳトランジスタである、
ことを特徴とする電流生成回路。 - 請求項１に記載の電流生成回路であって、
前記ＭＯＳトランジスタは、
前記接地ラインと、前記ソース端子と、が接続されたＮＭＯＳトランジスタであること、
を特徴とする電流生成回路。
- 電源ラインまたは接地ラインの何れか一方のラインと、ソース端子と、が接続された、２以上のｎ個のＭＯＳトランジスタと、
前記一方のラインと、前記ｎ個のＭＯＳトランジスタのそれぞれの前記ソース端子と、の間の前記ｎ個の配線のそれぞれの抵抗値に応じた第１電圧を、前記ｎ個の配線ごとに生成する前記ｎ個の電圧生成回路と、
前記ｎ個の前記第１電圧に基づいて、前記ｎ個の前記ＭＯＳトランジスタに所定電流を生成させる制御回路と、
を備え、
前記ｎ個の電圧生成回路のそれぞれは、前記ｎ個の配線のうち対応する配線における前記一方のライン側の第１ノードの電圧と、前記ｎ個の配線のうち対応する配線における前記ソース端子側の第２ノードの電圧と、に基づいて、前記ｎ個の前記第１電圧を生成し、
前記ｎ個の電圧生成回路のそれぞれは、
前記第１ノードの電圧と、前記第２ノードの電圧とが入力される可変抵抗回路と、
オペアンプと、
加算回路と、
を備え、
前記可変抵抗回路は、
前記第１ノードの電圧及び前記第２ノードの電圧の差と、前記可変抵抗回路の抵抗値と、に応じた第２電圧が前記オペアンプから出力されるよう、前記第１及び第２ノードと、前記オペアンプとの間を接続し、
前記加算回路は、
前記第２電圧と、基準電圧と、を加算した電圧を、前記第１電圧として出力する、
ことを特徴とする電流生成回路。 - 第１信号に基づいて、スイッチング素子をオンし、第２信号に基づいて、スイッチング素子をオフする駆動回路であって、
電源ラインと、ソース端子と、が接続されたＰＭＯＳトランジスタと、
前記電源ラインと、前記ＰＭＯＳトランジスタの前記ソース端子と、の間の配線の抵抗値に応じた第１電圧を生成する電圧生成回路と、
前記第１信号が入力されると、前記第１電圧に基づいて、前記ＰＭＯＳトランジスタに前記スイッチング素子のゲート容量を充電するための所定電流を生成させる制御回路と、
接地ラインと、ソース端子と、が接続され、前記第２信号に基づいてオンとなり、前記スイッチング素子の前記ゲート容量を放電する第１ＮＭＯＳトランジスタと、
を備え、
前記電圧生成回路は、前記配線における前記電源ライン側の第１ノードの電圧と、前記配線における前記ソース端子側の第２ノードの電圧と、に基づいて、前記第１電圧を生成し、
前記電圧生成回路は、
前記第１ノードの電圧と、前記第２ノードの電圧とが入力される可変抵抗回路と、
オペアンプと、
加算回路と、
を備え、
前記可変抵抗回路は、
前記第１ノードの電圧及び前記第２ノードの電圧の差と、前記可変抵抗回路の抵抗値と、に応じた第２電圧が前記オペアンプから出力されるよう、前記第１及び第２ノードと、前記オペアンプとの間を接続し、
前記加算回路は、
前記第２電圧と、基準電圧と、を加算した電圧を、前記第１電圧として出力する、
ことを特徴とする駆動回路。 - 請求項５に記載の駆動回路であって、
第１ＮＭＯＳトランジスタに並列接続され、前記第２信号に基づいてオンとなり、前記スイッチング素子の前記ゲート容量を放電する第２ＮＭＯＳトランジスタを備えること、
を特徴とする駆動回路。 - 電源ラインまたは接地ラインの何れか一方のラインと、ソース端子と、が接続されたＭＯＳトランジスタと、
可変抵抗回路を含み、前記一方のラインと、前記ソース端子と、の間の配線の抵抗値に応じた電圧を、前記配線における前記一方のライン側の第１ノードの電圧と、前記配線における前記ソース端子側の第２ノードの電圧と、前記可変抵抗回路の抵抗値と、に基づいて生成する電圧生成回路と、
前記電圧生成回路の電圧に基づいて、前記ＭＯＳトランジスタに電流を生成させる制御回路と、
を備える電流生成回路に対し、
前記ＭＯＳトランジスタが生成する電流を測定する第１ステップと、
前記ＭＯＳトランジスタが生成する電流が所定電流となるよう、前記可変抵抗回路の抵抗値を調整する第２ステップと、
を実行することを特徴とする電流調整方法。
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|---|---|---|---|---|
| JP2012157137A (ja) | 2011-01-25 | 2012-08-16 | Denso Corp | 電子装置 |
| JP2012159870A (ja) | 2011-01-28 | 2012-08-23 | Seiko Instruments Inc | ボルテージレギュレータ |
| JP2013219633A (ja) | 2012-04-10 | 2013-10-24 | Fuji Electric Co Ltd | パワートランジスタの駆動回路 |
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Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203115A (en) * | 1981-06-09 | 1982-12-13 | Nippon Denso Co Ltd | Constant current circuit |
| US4819117A (en) * | 1987-08-25 | 1989-04-04 | Trw Inc. | Method and apparatus for detecting excessive current draw in an electrical load |
| US4945445A (en) * | 1988-09-29 | 1990-07-31 | Gentron Corporation | Current sense circuit |
| US8130029B2 (en) * | 2007-11-19 | 2012-03-06 | Analog Devices, Inc. | Circuit for switchably connecting an input node and an output node |
| JP5185021B2 (ja) * | 2008-08-26 | 2013-04-17 | 矢崎総業株式会社 | 負荷回路の保護装置 |
| JP5093037B2 (ja) * | 2008-10-03 | 2012-12-05 | サンケン電気株式会社 | 負荷駆動回路 |
| JP2010226916A (ja) * | 2009-03-25 | 2010-10-07 | Sanken Electric Co Ltd | スイッチング電源装置、及びその制御回路 |
| US8783816B2 (en) * | 2010-07-07 | 2014-07-22 | Canon Kabushiki Kaisha | Printing apparatus |
| JP5282790B2 (ja) * | 2011-01-12 | 2013-09-04 | 株式会社デンソー | 電子装置 |
| JP2013098243A (ja) | 2011-10-28 | 2013-05-20 | Toyota Motor Corp | 半導体装置および半導体装置の駆動方法 |
| JP2014098673A (ja) | 2012-11-16 | 2014-05-29 | Mitsubishi Electric Corp | 半導体デバイス駆動回路およびそのテスト方法 |
| WO2015076257A1 (ja) * | 2013-11-20 | 2015-05-28 | ローム株式会社 | スイッチングデバイスおよび電子回路 |
| JP6238860B2 (ja) | 2014-09-01 | 2017-11-29 | 三菱電機株式会社 | 電力用スイッチングデバイス駆動回路 |
| CN105811759B (zh) * | 2014-12-29 | 2019-04-02 | 登丰微电子股份有限公司 | 电源供应装置 |
| JP6698303B2 (ja) * | 2015-09-29 | 2020-05-27 | ローム株式会社 | 半導体装置 |
| US10630251B2 (en) | 2016-05-12 | 2020-04-21 | Mitsubishi Electric Corporation | Bias current circuit, signal processing device, and bias current control method |
| JP6734007B2 (ja) * | 2016-10-11 | 2020-08-05 | 新電元工業株式会社 | パワーモジュール |
| JP6494673B2 (ja) * | 2017-02-13 | 2019-04-03 | 三菱電機株式会社 | 負荷駆動用の集積回路装置 |
| GB201716669D0 (en) * | 2017-10-11 | 2017-11-22 | Cambridge Mechatronics Ltd | Sma resistance measurement |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012157137A (ja) | 2011-01-25 | 2012-08-16 | Denso Corp | 電子装置 |
| JP2012159870A (ja) | 2011-01-28 | 2012-08-23 | Seiko Instruments Inc | ボルテージレギュレータ |
| JP2013219633A (ja) | 2012-04-10 | 2013-10-24 | Fuji Electric Co Ltd | パワートランジスタの駆動回路 |
| WO2018150737A1 (ja) | 2017-02-17 | 2018-08-23 | 富士電機株式会社 | 絶縁ゲート型半導体デバイス駆動回路 |
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