JP2013219633A - パワートランジスタの駆動回路 - Google Patents

Abstract

【課題】低温から高温まで最適なターンオン時間を実現し、ターンオン時の損失及びノイズの温度依存性を低減するパワートランジスタの駆動回路を提供する。
【解決手段】定電流回路２８とは別に定電流を生成する定電流源２７と、温度検出用ツェナーダイオード（温度検出用素子）２１とを設ける。定電流源２７の入力側は、電源Ｖｃｃに接続する。定電流源２７の出力側は、温度検出用ツェナーダイオード２１のアノードに接続する。温度検出用ツェナーダイオード２１のアノードは、定電流回路２８内に設けられた抵抗２４の一端にも接続されている。そして、温度検出用ツェナーダイオード２１のカソードは、ＧＮＤに接続する。そして、温度検出用ツェナーダイオード２１は、ＩＧＢＴ１１を作り込んだ半導体基板と同一の半導体基板に内蔵されている。
【選択図】 図１

Description

本発明は、パワートランジスタの駆動回路に関し、パワートランジスタのターンオン時の温度電流特性に応じて、パワートランジスタを駆動する駆動回路に関する。

半導体電力変換器では、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳＦＥＴ等のゲート型パワーデバイスが用いられ、これらのパワーデバイスを駆動するための駆動回路をインバータ構成する方法がある。駆動の際に問題となってくるのがターンオン時における損失、ノイズの発生及びその温度特性である。
図５において、Ｐチャネル電界効果型トランジスタ（Ｐ−ＦＥＴ）５２と、Ｎチャネル電界効果型トランジスタ（Ｎ−ＦＥＴ）５５とは、互いに直列に接続されている。Ｐ−ＦＥＴ５２のソースは、電源電圧Ｖｃｃに接続され、Ｐ−ＦＥＴ５２のドレインは、Ｎ−ＦＥＴ５５のドレインに接続される。Ｎ−ＦＥＴ５５のソースは、ＧＮＤに接続されている。

Ｐ−ＦＥＴ５４のソースは、電源電圧Ｖｃｃに接続され、Ｐ−ＦＥＴ５４のゲートは、Ｐ−ＦＥＴ５４のドレインに接続されている。
Ｐ−ＦＥＴ５２は、Ｐ−ＦＥＴ５４と、カレントミラー回路を形成している。Ｐ−ＦＥＴ５４のドレインに接続されるＮ−ＦＥＴ５８及び抵抗６０は、互いに直列に接続され、抵抗６０の一端はＧＮＤに接続されている。
Ｎ−ＦＥＴ５８のゲートには、オペアンプ５９の出力が接続され、そのオペアンプ５９の反転入力端子は、Ｎ−ＦＥＴ５８のソースに接続され、非反転入力端子には、駆動回路の内部で定められた基準電圧ＶＲＥＦを入力する。

Ｐ−ＦＥＴ５３のソースは、Ｖｃｃに接続され、ドレインは、Ｐ―ＦＥＴ５２，５４のドレインに接続され、ゲートは、レベルシフト回路５７の出力に接続されている。レベルシフト回路５７の入力およびバッファ５６には、駆動信号が入力される。レベルシフト回路５７は、Ｐ−ＦＥＴ５３の電圧調整に使用される。バッファ５６の出力は、Ｎ−ＦＥＴ５５のゲートに入力され、Ｎ―ＦＥＴ５５がオンすることで、ＩＧＢＴ５１のゲートがＧＮＤに接続される。

この構成に関し、例えば、特許文献１には、駆動回路内の抵抗値と基準電圧とで定まる定電流を増幅しながら、ＩＧＢＴ５１をターンオンすることができる。これにより、ターンオン時において高温時のノイズと損失を抑えながら、室温時においてもノイズと損失を抑えることができるという効果が記載されている。
また、特許文献２には、正の温度特性を有する電流と、負の温度特性を有する電流とを利用することで、相補出力の変化がアンバランスにならないような温度補償回路が記載されている。
そして、図５のカレントミラーの１次側の定電流をＩｏ、抵抗６０の抵抗値をＲｒｅｆとすると、両者の関係から、電流Ｉｏは次式（１）で求めることができる。
Ｉｏ＝ＶＲＥＦ／Ｒｒｅｆ ・・・（１）

特開２００８−１０３８９５号公報 特開２００３−１２４７９６号公報

通常、ＩＰＭ（インテリジェントパワーモジュール）では、ＩＧＢＴ５１等のパワーデバイスと駆動回路とは、同一モジュールに搭載され、パワーモジュールの動作温度は高温（約１５０℃程度）になる。結果として、その近傍にある駆動回路では、パワーモジュールの高温時に自身の温度も上がって、電界効果型トランジスタの動作抵抗は大きくなる。
それにより、上記特許文献１に記載されるように、高温時におけるターンオン駆動能力の低下を考慮すればよかった。しかしながら、近年のＩＰＭの使用範囲は、多岐に渡り、その使用環境温度は、低温（約−２０℃）についても、考慮する必要がでてきているが、そこまで考慮して設計されたパワートランジスタの駆動回路は存在しない。

特に、図５に示す従来回路では、パワーモジュールの高温時においてのターンオン駆動能力向上により、ノイズ及び損失を抑える効果を期待できるが、低温時では、逆に、ＦＥＴ及びＩＧＢＴトランジスタの動作抵抗が小さくなるため、ノイズと損失が増加するという問題がある。
特許文献２には、温度に依存することのないターンオン駆動能力向上に関する発明であり、ノイズ及び損失を抑えることについては記載されていない。
そこで、本発明の目的は、低温から高温までのターンオン時におけるノイズ及び損失の温度依存性を低減することが可能なパワートランジスタの駆動回路を提供することである。

本発明の一態様によるパワートランジスタの駆動回路は、第１トランジスタ、第２トランジスタ、第３トランジスタ及び定電流用抵抗を有し、前記パワートランジスタに電流を供給する定電流生成部と、前記定電流生成部とは別に定電流を生成する定電流源と、前記パワートランジスタが設けられた半導体基板内に一体に設けられ、前記定電流源より出力される定電流に基づいて、温度に応じた電圧を発生する温度検出素子と、を具備し、前記定電流用抵抗は、一端が第１基準電位に接続され、他端が前記第１トランジスタのソースに接続され、前記第１トランジスタは、ドレインが前記第２トランジスタのドレインに接続され、前記第２トランジスタは、ソースが第２基準電位に接続され、前記第３トランジスタは、ドレインがゲートに接続され、前記第１トランジスタとカレントミラーを構成し、ソースが前記第２基準電位に接続され、さらに、前記温度検出素子により発生した前記温度に応じた電圧に基づいて、前記第１トランジスタ及び前記定電流用抵抗に流れる電流を制御する制御回路を備える。

本発明の他の態様は、上記態様において、前記温度検出素子をダイオードで構成した。
また、本発明の他の態様は、上記態様において、前記制御回路は、前記パワートランジスタの温度が低い程、前記定電流生成部の前記定電流用抵抗を流れる電流の値が小さくするようにした。
そして、本発明の他の態様は、上記態様において、前記制御回路は、前記温度検出素子により発生した前記温度に応じた電圧と、基準電圧とに基づいて、前記ゲート電圧を制御するようにした。

さらに、本発明の他の態様は、上記態様において、前記定電流用抵抗は、複数の抵抗を備えて構成され、前記温度に応じた電圧は、負の温度特性を有し、前記制御回路は、前記温度に応じた電圧が高い場合に、その電圧が低い場合に比べて、前記第１トランジスタと前記第１基準電位との間に直列に接続される前記抵抗の数を多くするようにした。

さらに、本発明の他の態様は、上記態様において、前記定電流用抵抗は、第１抵抗、第２抵抗及び第３抵抗を備えて構成され、前記温度に応じた電圧は、負の温度特性を有し、高温、常温及び低温に対応する前記温度に応じた電圧の範囲を、それぞれ第１電圧範囲、第２電圧範囲及び第３電圧範囲とした場合、前記制御回路は、前記温度に応じた電圧が前記第１温度範囲にある場合には、前記第１乃至第３抵抗のうちのいずれか一つを前記第１トランジスタと前記第１基準電位との間に直列に接続し、前記温度に応じた電圧が前記第２温度範囲にある場合には、前記第１乃至第３抵抗のうちの二つを前記第１トランジスタと前記第１基準電位との間に直列に接続し、前記温度に応じた電圧が前記第３温度範囲にある場合には、前記第１乃至第３抵抗の全てを前記第１トランジスタと前記第１基準電位との間に直列に接続するようにした。
そして、本発明の他の態様は、上記態様において、前記パワートランジスタをＩＧＢＴとした。

本発明によれば、定電流の基準となる電流を、温度検出素子にて発生する電圧に基づいて、変化させることで、パワートランジスタのターンオン駆動能力を最適化し、低温から高温までノイズと損失を抑えることができる。

本発明の第１実施形態に係るパワートランジスタの駆動回路の構成を示す図である。 本発明の第１実施形態に係るパワートランジスタの駆動回路の温度特性を示す図である。 本発明の第２実施形態に係るパワートランジスタの駆動回路の構成図である。 本発明の第２実施形態によるパワートランジスタの駆動回路の温度特性を示す図である。 従来のパワートランジスタの駆動回路を示す図である。

以下、本発明の実施の形態を、図面を参照して説明する。なお、以下の説明において、参照する各図では、他の図と同等部分は同一符号によって示されている。
（第１実施形態）
図１は本発明の第１実施形態に係るパワートランジスタの駆動回路の構成図である。まず、図１に示すパワートランジスタの駆動回路の構成を説明する。図１に示すように、パワートランジスタの駆動回路は、定電流回路２８、切替回路２９及び放電回路３０を有する。

定電流回路２８は、Ｐ−ＦＥＴ１２，Ｐ−ＦＥＴ１４，Ｎ−ＦＥＴ１８，抵抗２０，抵抗２３，抵抗２４，抵抗２５，抵抗２６，第１オペアンプ１９、第２オペアンプ２２を有する。Ｐ−ＦＥＴ１２，１４は、ゲートにハイレベルが入力されると、オフし、ゲートにローレベルが入力されると、オンする。
Ｐ−ＦＥＴ１２のソースには、電源Ｖｃｃが接続されている。Ｐ−ＦＥＴ１２のドレインには、Ｎ−ＦＥＴ１５のドレインが接続されている。Ｐ−ＦＥＴ１２は、そのゲートとドレインとが接続されている。Ｐ−ＦＥＴ１２のドレインには、ＩＧＢＴ（パワートランジスタ）１１のゲートが接続されている。ＩＧＢＴ１１のエミッタはＧＮＤに接続されている。

Ｐ−ＦＥＴ１４のソースには、電源Ｖｃｃが接続されている。Ｐ−ＦＥＴ１４のドレインには、Ｎ−ＦＥＴ１８のドレインが接続されている。Ｎ−ＦＥＴ１８のソースには、抵抗２０の一端が接続されている。N−ＦＥＴ１８のゲートには、第１オペアンプ１９の出力端子が接続されている。
P−ＦＥＴ１４は、そのゲートとドレインとが接続されている。Ｐ−ＦＥＴ１４のゲートには、Ｐ−ＦＥＴ１２のゲートが接続されている。従って、P−ＦＥＴ１２とP−ＦＥＴ１４とで、カレントミラーを構成している。抵抗２０の他端は、ＧＮＤに接続されている。

抵抗２４の一端は、ツェナーダイオード２１のアノードに接続されている。抵抗２４の他端は、第２オペアンプ２２の反転入力端子（−）に接続されるとともに、抵抗２３の一端に接続されている。抵抗２３は第２オペアンプ２２の帰還抵抗であり、その他端は、出力端子に接続されると共に、第１オペアンプ２１の非反転入力端子（＋）に接続されている。

抵抗２６の一端は、外部から供給される基準電圧Ｖｒｅｆの入力端子に接続される。抵抗２６の他端は、抵抗２５の一端に接続されると共に、第２オペアンプ２２の非反転入力端子（＋）に接続されている。抵抗２５の他端は、ＧＮＤに接続されている。
抵抗２０の一端は、第１オペアンプ１９の反転入力端子（−）に接続されている。
切替回路２９は、Ｐ−ＦＥＴ１３及びレベルシフト回路１７を有する。Ｐ−ＦＥＴ１３のソースは、Ｖｃｃに接続される。Ｐ−ＦＥＴ１３のドレインは、Ｐ−ＦＥＴ１４のドレインに接続されている。レベルシフト回路１７の出力側は、Ｐ−ＦＥＴ１３のゲートに接続されている。

そして、外部から供給される駆動信号が、レベルシフト回路１７及びバッファ１６に入力され、バッファ１６の出力が、Ｎ−ＦＥＴ１５のゲートに供給される。Ｎ−ＦＥＴ１５のソースには、ＧＮＤが接続されている。Ｎ−ＦＥＴ１５及びバッファ１６によって、ＩＧＢＴ１１のゲートを強制的にＧＮＤに接続する放電回路３０が構成されている。
ＩＧＢＴ１１を動作時には、ローレベルの駆動信号が外部から供給される。逆に、ＩＧＢＴ１１の非動作時には、ハイレベルの駆動信号が外部から入力される。レベルシフト回路１７及びバッファ１６は、ローレベルの駆動信号が入力されると、ローレベルの信号を出力し、ハイレベルの駆動信号が入力されると、ハイレベルの信号を出力するように構成されている。

さらに、図１に示す駆動回路は、定電流回路２８とは別に定電流を生成する定電流源２７と、温度検出用ツェナーダイオード（温度検出用素子）２１とを有する。
定電流源２７の入力側は、電源Ｖｃｃに接続されている。そして、定電流源２７の出力側には、温度検出用ツェナーダイオード２１のアノードが接続されている。
さらに、温度検出用ツェナーダイオード２１のアノードは、定電流回路２８内に設けられた抵抗２４の一端に接続されている。そして、温度検出用ツェナーダイオード２１のカソードには、ＧＮＤが接続されている。なお、温度検出用ツェナーダイオード２１は、ＩＧＢＴ１１を作り込んだ半導体基板と同一の半導体基板に内蔵されている。

以下、図１のパワートランジスタの駆動回路の動作を説明する。
ＩＧＢＴ１１の動作時に、ローレベルの駆動信号が外部から入力されバッファ１６に入力されると、バッファ１６からローレベルの信号が出力され、Ｎ−ＦＥＴ１５がオフする一方、レベルシフト回路１７からもローレベルの信号が出力されて、Ｐ―ＦＥＴ１３がオンする。よって、ＩＧＢＴ１１のゲートに、ハイレベルが出力されて、ＩＧＢＴ１１はオンする。なお、ＩＧＢＴ１１の非動作時に、ハイレベルの駆動信号が入力されると、レベルシフト回路１７及びバッファ１６の出力もハイレベルとなる。すると、Ｐ−ＦＥＴ１３はオフし、Ｎ−ＦＥＴ１５はオンするため、ＩＧＢＴ１１のゲートはＧＮＤに接続され、ＩＧＢＴ１１のゲートの電荷が引き抜かれる。

そして、ＩＧＢＴ１１の動作時には、定電流源２７から温度検出用ツェナーダイオード２１に電流を流し、その温度検出用ツェナーダイオード２１の両端部間に発生する電圧ＶＦが、オペアンプ２２の反転入力端子に抵抗２４を介して入力される。このとき、抵抗２４，２６の抵抗値をＲ１，抵抗２３，２５の抵抗値をＲ２とすると、オペアンプ２２の出力Ｖｏは、式（２）で表わされる。
Ｖｏ＝Ｒ２×（ＶＲＥＦ−ＶＦ）／Ｒ１ ・・・（２）

さらに、第１オペアンプ２２の出力Ｖｏが、第２オペアンプ１９の非反転入力端子に入力されるとき、定電流回路１１の基準電流となるＩｏ、即ち、抵抗２０（Ｒｒｅｆ）に流れる電流Ｉｏは、式（３）で表わされる。
Ｉｏ＝Ｖｏ／Ｒｒｅｆ＝Ｒ２×（ＶＲＥＦ−ＶＦ）／（Ｒ１×Ｒｒｅｆ）
・・・ （３）
ここで、Ｒ１，Ｒ２，ＶＲＥＦ，Ｒｒｅｆは、定数だが、ＶＦは負の温度特性を持つため、式（３）より、高温になる程、ＶＦは小さくなるため、Ｉｏは大きくなる。即ち、温度が高くなるに従って、ＩＧＢＴ１１を駆動する定電流能力が増加する。
反対に、低温になる程、ＶＦは大きくなるためＩｏは小さくなる。即ち、温度が低くなるに従って、ＩＧＢＴ１１を駆動する定電流能力が低下する。

図２は、本発明の第１実施形態に係るパワートランジスタの駆動回路の温度特性を示す図である。図２において、従来のターンオン時のＩＧＢＴ１１を駆動する定電流能力の温度特性ラインａは、温度が変化しても定電流能力が一定である。そのため、ＩＧＢＴ１１のターンオン時間の温度特性ラインｃから分かるように、高温時には、ＩＧＢＴ１１で駆動する定電流能力が不足し、低温時には、ＩＧＢＴ１１を駆動する定電流能力が過剰となっていた。

一方、本実施形態の構成であれば、温度により定電流能力が可変となることを示す図２中のラインｂのような特性を示すため、定電流能力の温度特性ａの傾きに合致する或いは近づけることが可能となり、低温〜高温まで最適なターンオンを実現し、ターンオン時の損失及びノイズの温度依存性を低減することができる。
また、抵抗Ｒ１、Ｒ２の温度特性が同じものを使用することで、ばらつきを相殺することができ、さらに、ＶＲＥＦは温度特性が−２０℃〜１２５℃の範囲で標準値のプラスマイナス３％以内に収まる。

さらに、温度検出用ダイオード２１の電圧ばらつきを最適化することで、温度に対して、精度の良い電流Ｉｏ特性、つまり、定電流回路１０の特性を得ることができ、低温〜高温までのＩＧＢＴ１のターンオン時におけるノイズ及び損失の温度依存性を低減することが可能なパワートランジスタの駆動回路を提供できる。

つまり、抵抗Ｒ１、Ｒ２の温度特性が同じであり、基準電位ＶＲＥＦの温度特性が例えば−２０℃から１２５℃の範囲で標準値の例えばプラスマイナス３％以内に収まる程度の精度があり、定電流原２７の温度特性が−２０℃から１２５℃の範囲で標準値の例えばプラスマイナス１０％以内に収まる程度の精度があれば、ＩＧＢＴ１１の発熱や使用環境によって定電流源２７の温度が低温側又は高温側に大きく変化したとしても、オペアンプ２２の非反転入力端子への入力は略々一定となる。よって本実施形態による低温〜高温まで最適なターンオンを実現し、ターンオン時の損失及びノイズの温度依存性を低減することができるという効果は、十分に実現可能である。
ここで第１実施形態では、定電流回路２８が定電流生成部に対応し、抵抗２０が定電流用抵抗に対応し、オペアンプ２２及び抵抗２３〜２６によって制御回路が構成される。

（第２実施形態）
図３は、第２実施形態によるパワートランジスタの駆動回路を示す図であり、図１中の構成要素と実質的に同一の構成要素には、同一の符号を付している。第２実施形態では、図１のオペアンプ１９の替わりに、オペアンプ４５を使用するとともに、オペアンプ２２の替わりに、コンパレータ４３、４４を使用するようにしている。また、図１中の抵抗２０を分割し、複数（三つ）の抵抗３８，抵抗３９及び抵抗４０としている。

図３に示すように、第２実施形態のパワートランジスタの駆動回路は、定電流回路５０、切替回路２９、放電回路３０を具備する。定電流回路５０は、図１中の定電流回路２８とは構成が異なっている。
即ち、第２実施形態の定電流回路５０は、Ｐ−ＦＥＴ１２，Ｐ−ＦＥＴ１４，Ｎ−ＦＥＴ１８，Ｎ−ＦＥＴ４１、Ｎ−ＦＥＴ４２、オペアンプ４５を備えるとともに、さらに、互いに直列に接続され、抵抗値がそれぞれＲｒｅｆ１，Ｒｒｅｆ２，Ｒｒｅｆ３の抵抗３８，３９，４０を備えている。さらに、定電流回路５０は、コンパレータ３３、３４を備えている。

オペアンプ４５の非反転端子には、基準電圧ＶＲＥＦが印加され、反転端子には、Ｎ−ＦＥＴ１８のドレインが接続され、出力端子は、Ｎ−ＦＥＴ１８のゲートに接続されている。
コンパレータ４３の非反転端子には、高電位側（常温−低温判断用）の基準電圧ＶＲＥＦＨが印加される。コンパレータ４３の反転端子には、温度検出用ツェナーダイオード２１の両端部間の電圧が印加されている。コンパレータ４３の出力端子はＮ−ＦＥＴ４１のゲートに接続されている。Ｎ−ＦＥＴ４１は、そのゲートにハイレベルが印加される時、即ち、コンパレータ４３の出力がハイレベルの時、オンする。

そして、Ｎ−ＦＥＴ４１のドレインは、抵抗３８の高電位側端部に接続され、ソースは、抵抗３９の低電位側端部に接続されている。従って、Ｎ−ＦＥＴ４１がオンしているときには、抵抗３８及び３９は、バイパスされてそこには電流は流れないことになる。
コンパレータ４４の非反転端子には、定電位側（高温−常温判断用）の基準電圧ＶＲＥＦＣが印加される。コンパレータ４４の反転端子には、温度検出用ツェナーダイオード２１の両端部間の電圧が印加されている。コンパレータ４４の出力端子はＮ−ＦＥＴ４２のゲートに接続されている。Ｎ−ＦＥＴ４２は、そのゲートにハイレベルが印加される時、即ち、コンパレータ４４の出力がハイレベルの時、オンする。

そして、Ｎ−ＦＥＴ４２のドレインは、抵抗３９の高電位側端部に接続され、ソースは、抵抗３９の低電位側端部に接続されている。従って、Ｎ−ＦＥＴ４２がオンしているときには、抵抗３９はバイパスされてそこには電流は流れないことになる。
ここで、低温、常温、高温であるときに、温度検出用ツェナーダイオード２１の両端部間に発生する電圧を、それぞれ、ＶＦＣ，ＶＦＲＴ，ＶＦＨとすると、温度検出用ツェナーダイオード２１には負の温度特性があるため、ＶＦＣ＞ＶＦＲＴ＞ＶＦＨの関係がある。
また、コンパレータ４３の基準電圧ＶＲＥＦＨ、コンパレータ４３の基準電圧ＶＲＥＦＣと、温度検出用ツェナーダイオード２１の両端部間に発生する電圧との間には、次の関係があるものとする。
ＶＦＣ＞ＶＲＥＦＣ＞ＶＦＲＴ＞ＶＲＥＦＨ＞ＶＦＨ

以下に、低温時、常温時及び高温時での動作を説明する。
（ａ）低温時
低温では、ＶＲＥＦＣ＜ＶＦＣ、且つ、ＶＲＥＦＨ＜ＶＦＣとなるため、コンパレータ４３、４４の出力はいずれもローレベルとなり、Ｎ−ＦＥＴ４１、４２はいずれもオフとなる。
従って、低温時の基準電流ＩｏＣは、以下の式（４）で表わされる。
ＩｏＣ＝ＶＲＥＦ／（Ｒｒｅｆ１＋Ｒｒｅｆ２＋Ｒｒｅｆ３） ・・・（４）

（ｂ）常温時
常温では、ＶＲＥＦＣ＞ＶＦＲＴ、且つ、ＶＲＥＦＨ＜ＶＦＲＴとなり、コンパレータ４３の出力はローレベル、コンパレータ４４の出力はハイレベルとなり、Ｎ−ＦＥＴ４１はオフ、Ｎ−ＦＥＴ２２のオンとなるため、抵抗３９は、短絡状態となるため。
従って、常温時の基準電流ＩｏＲＴは、以下の式（５）で表わされる。
ＩｏＲＴ＝ＶＲＥＦ／（Ｒｒｅｆ１＋Ｒｒｅｆ３） ・・・（５）

（ｃ）高温時
高温では、ＶＲＥＦＣ＞ＶＦＨ、且つ、ＶＲＥＦＨ＞ＶＦＨとなり、コンパレータ４３，コンパレータ４４の出力はいずれもハイレベルとなり、Ｎ−ＦＥＴ４１，ＮＦＥＴ４２はいずれもオンとなるため、抵抗３８，抵抗３９は、短絡状態となる。
従って、高温時の基準電流ＩｏＨは、式（６）で表わされる。
ＩｏＨ＝ＶＲＥＦ／Ｒｒｅｆ３ ・・・（６）

このように、温度に応じて、基準電流は、式（４），（５），（６）のように、
ＩｏＣ＜ＩｏＲＴ＜ＩｏＨ
となり、図４に示すＩＧＢＴターンオン時の電流特性ｂに示すように、温度の上昇と共に、ＩＧＢＴターンオン時の温度特性によって、定電流能力を段階的に変化させ、電流温度特性をＩＧＢＴ１１のターンオン時間の温度特性ラインｃに追従させることで、低温〜高温まで最適なターンオン時間を実現し、ターンオン時の損失及びノイズの温度依存性を低減できる。

ここで、この第２実施形態では、定電流回路５０が定電流生成部に対応し、抵抗３８〜４０が第１〜第３抵抗に対応するとともに定電流用抵抗に対応し、コンパレータ４３、４４及びＮ―ＦＥＴ４１、４２によって制御回路が構成される。
なお、上記実施形態では、パワートランジスタとしてＩＧＢＴ１１を用いた場合について説明しているが、これに限定されるものではなく、パワーＭＯＳＦＥＴ等の他のパワートランジスタであっても本発明は適用可能である。

また、上記実施形態では、温度検出素子として負の温度特性を備える温度検出用ツェナーダイオード２１を用いた場合について説明しているが、これに限定されるものではなく、ツェナーダイオード以外の素子であっても良いし、正の温度特性を備えた素子であっても適用可能である。
そして、上記第２実施形態では、三つの抵抗３８〜４０を備え、温度に応じてそれら抵抗３８〜４０の直列に接続される個数を切り替えるようにしているが、抵抗の個数はこれに限定されるものではなく、二つでも良いし、四つ以上でも良く、抵抗の個数に応じてバイパスする抵抗の組み合わせが選定でき、それに応じて必要な個数のコンパレータと基準電位とを準備すれば良い。

以上説明したように、本発明によるパワートランジスタの駆動回路によれば、定電流能力をＩＧＢＴのターンオンの温度特性に合わせて、連続的又は段階的に変化させ、ＩＧＢＴのターンオン時間の温度特性ラインに追従させることで、低温〜高温まで最適なターンオン時間を実現し、ターンオン時の損失及びノイズの温度依存性を低減できる。

１１ ＩＧＢＴ
１２ Ｐ−ＦＥＴ（第３トランジスタ）
１４ Ｐ−ＦＥＴ（第２トランジスタ）
１８ Ｎ−ＦＥＴ（第１トランジスタ）
２１ 温度検出用ツェナーダイオード（温度検出用素子）
２８、５０ 定電流回路（定電流生成部）
１９、２２、４５ オペアンプ
２０ 抵抗（定電流用抵抗）
２３、２４、２５、２６ 抵抗
３８、３９、４０ 抵抗（第１、第２、第３抵抗）
４３、４４ コンパレータ

Claims (7)

1. パワートランジスタの駆動回路であって、
   第１トランジスタ、第２トランジスタ、第３トランジスタ及び定電流用抵抗を有し、前記パワートランジスタに電流を供給する定電流生成部と、
   前記定電流生成部とは別に定電流を生成する定電流源と、
   前記パワートランジスタが設けられた半導体基板内に一体に設けられ、前記定電流源より出力される定電流に基づいて、温度に応じた電圧を発生する温度検出素子と、
   を具備し、
   前記定電流用抵抗は、一端が第１基準電位に接続され、他端が前記第１トランジスタのソースに接続され、
   前記第１トランジスタは、ドレインが前記第２トランジスタのドレインに接続され、
   前記第２トランジスタは、ソースが第２基準電位に接続され、
   前記第３トランジスタは、ドレインがゲートに接続され、前記第１トランジスタとカレントミラーを構成し、ソースが前記第２基準電位に接続され、
   さらに、前記温度検出素子により発生した前記温度に応じた電圧に基づいて、前記第１トランジスタ及び前記定電流用抵抗に流れる電流を制御する制御回路を備えたことを特徴とするパワートランジスタの駆動回路。
2. 前記温度検出素子は、ダイオードである請求項１記載のパワートランジスタの駆動回路。
3. 前記制御回路は、前記パワートランジスタの温度が低い程、前記定電流生成部の前記定電流用抵抗を流れる電流の値を小さくする請求項１又は２記載のパワートランジスタの駆動回路。
4. 前記制御回路は、前記温度検出素子により発生した前記温度に応じた電圧と、基準電圧とに基づいて、前記第１トランジスタのゲート電圧を制御する請求項１乃至３のいずれか１項に記載のパワートランジスタの駆動回路。
5. 前記定電流用抵抗は、複数の抵抗を備えて構成され、
   前記温度に応じた電圧は、負の温度特性を有し、
   前記制御回路は、
   前記温度に応じた電圧が高い場合に、その電圧が低い場合に比べて、前記第１トランジスタと前記第１基準電位との間に直列に接続される前記抵抗の数を多くする請求項１乃至３のいずれか１項に記載のパワートランジスタの駆動回路。
6. 前記定電流用抵抗は、第１抵抗、第２抵抗及び第３抵抗を備えて構成され、
   前記温度に応じた電圧は、負の温度特性を有し、
   高温、常温及び低温に対応する前記温度に応じた電圧の範囲を、それぞれ第１電圧範囲、第２電圧範囲及び第３電圧範囲とした場合、
   前記制御回路は、
   前記温度に応じた電圧が前記第１温度範囲にある場合には、前記第１乃至第３抵抗のうちのいずれか一つを前記第１トランジスタと前記第１基準電位との間に直列に接続し、
   前記温度に応じた電圧が前記第２温度範囲にある場合には、前記第１乃至第３抵抗のうちの二つを前記第１トランジスタと前記第１基準電位との間に直列に接続し、
   前記温度に応じた電圧が前記第３温度範囲にある場合には、前記第１乃至第３抵抗の全てを前記第１トランジスタと前記第１基準電位との間に直列に接続する請求項１乃至３のいずれか１項に記載のパワートランジスタの駆動回路。
7. 前記パワートランジスタは、ＩＧＢＴである請求項１乃至６のいずれか１項に記載のパワートランジスタの駆動回路。

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