JP2010193034A - 過電流保護回路 - Google Patents
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Abstract
【解決手段】本発明にかかる過電流保護回路は、負荷2に供給する電流に応じた検出用電流を生成するトランジスタQ2と、バイアス信号1に基づいて電流Iref1を生成するトランジスタ9と、バイアス信号1と異なるバイアス信号2に基づいて電流Iref2を生成するトランジスタ10と、Iref2とIref1と検出用電流とに基づいて過電流検出信号を出力するカレントミラー回路と、バイアス信号2とバイアス信号1とを生成する参照電圧生成回路18と、を備える。さらに参照電圧生成回路18は、バイアス信号1の出力端子とバイアス信号2の出力端子との間に設けられた抵抗素子21と、抵抗素子21と並列に接続されたツェナーダイオード37と、を備える。このような回路構成により高精度の過電流検出が可能である。
【選択図】図1
Description
本発明の実施の形態1について図面を参照して説明する。図1に示すように、本発明の実施の形態1における過電流保護回路は、負荷2に供給される過電流を保護するための回路である。
(式1)において、Aは(出力MOSトランジスタQ1のチャネル幅)/(検出用MOSトランジスタQ2のチャネル幅)を示す。RSは抵抗素子RSの抵抗値を示す。Bは(Iref2/Iref1)を示す。L3はトランジスタQ3のチャネル長を示す。W3はトランジスタQ3のチャネル幅を示す。L4はトランジスタQ4のチャネル長を示す。W4はトランジスタQ4のチャネル幅を示す。Vgs1はトランジスタQ3のゲート−ソース間電圧を示す。VtはトランジスタQ3及びトランジスタQ4の物性Vt(MOSしきい値)を示す。
本発明の実施の形態2について図面を参照して説明する。図2に示すように、本発明の実施の形態2における過電流保護回路は、負荷2に供給される過電流を保護するための回路である。
本発明の実施の形態3について図面を参照して説明する。図3に示すように、本発明の実施の形態3における過電流保護回路は、負荷2に供給される過電流を保護するための回路である。
ここで、nはダイオードの段数、VFはダイオードの順方向電圧を示す。
本発明の実施の形態4について図面を参照して説明する。図4に示すように、本発明の実施の形態4における過電流保護回路は、負荷2に供給される過電流を保護するための回路である。図4に示す回路は、図1に示す回路と比較して、トランジスタQ3、Q4の各ゲート端子が接続点11に接続されていたが、代わりに接続点12に接続される。また、過電流検出信号は接続点12から出力されていたが、代わりに接続点11から出力される。なお、参照電圧生成回路18については図示していない。その他の回路構成は、図1に示す回路の場合と同様であるため説明を省略する。
次に本発明の実施の形態5について図面を参照して説明する。図5に示すように、本発明の実施の形態5における過電流保護回路は、負荷2に供給される過電流を保護するための回路である。図5に示す回路は、過電流を検出した場合に出力MOSトランジスタQ1を一定の電流値に抑制(電流制限)する過電流保護回路である。また、図5に示す回路は、図4に示す回路と比較して、トランジスタ(制御用トランジスタ)Q5と、ツェナーダイオード(第2のツェナーダイオード)16と、をさらに備える。なお、本発明の実施の形態においては、トランジスタQ5がNチャネル型MOSトランジスタである場合を例に説明する。なお、参照電圧生成回路18については図示していない。
本発明の実施の形態6について図面を参照して説明する。図6に示すように、本発明の実施の形態6における過電流保護回路は、負荷2に供給される過電流を保護するための回路である。図1に示す回路では、負荷2が低電位側接続端子4と接地電圧端子6との間に設けられていた。しかし、図6に示す回路は、代わりに負荷2が電源電圧端子1と高電位側接続端子3との間に設けられている。そして、低電位側接続端子4は接地電圧端子6に直接接続される。
2 負荷
3 高電位側接続端子
4 低電位側接続端子
5 電圧制御回路
6 接地電圧端子
7 接続点
8 接続点
9 トランジスタ
10 トランジスタ
11 接続点
12 接続点
13 電源電圧端子
14 高電位側接続端子
15 電圧制御回路
16 ツェナーダイオード
18 参照電圧生成回路
19 バイアス生成回路
20 抵抗素子
21 抵抗素子
22 トランジスタ
23 トランジスタ
24 トランジスタ
25 トランジスタ
26 トランジスタ
27 トランジスタ
28 トランジスタ
29 接続点
30 接続点
31 接続点
32 接続点
33 接続点
34 接続点
35 接続点
36 定電流源
37 ツェナーダイオード
38 トランジスタ
39 接続点
D ダイオード
Q1 出力MOSトランジスタ
Q2 検出用MOSトランジスタ
Q3 トランジスタ
Q4 トランジスタ
Q5 トランジスタ
RS 抵抗素子
Claims (20)
- 負荷に供給する電流に応じた検出用電流を生成する検出用トランジスタと、
第1の制御信号に基づいて第1の基準電流を生成する第1の電流源トランジスタと、
第1の制御信号と異なる第2の制御信号に基づいて第2の基準電流を生成する第2の電流源トランジスタと、
前記第1の基準電流と、前記第2の基準電流と、前記検出用電流と、に基づいて過電流検出信号を出力するカレントミラー回路と、
前記第1の制御信号と前記第2の制御信号とを生成する参照電圧生成回路と、を備え、
前記参照電圧生成回路は、
前記第1の制御信号を出力する第1の出力端子と、前記第2の制御信号を出力する第2の出力端子と、の間に設けられた第1の抵抗と、
前記第1の抵抗と並列に接続された第1のツェナーダイオードと、を備えた過電流保護回路。 - 前記カレントミラー回路は、
前記第1の電流源トランジスタと直列に接続された第1のミラートランジスタと、
前記第2の電流源トランジスタと直列に接続された第2のミラートランジスタと、
前記第1の電流源トランジスタと前記第1のミラートランジスタを介して直列に接続された第2の抵抗と、を備え、
前記第1のミラートランジスタと前記第2の抵抗との接続ノード上に前記検出電流が供給されることを特徴とする請求項1に記載の過電流保護回路。 - 前記参照電圧生成回路は、
前記第1のツェナーダイオードの両端子間に前記第1の抵抗と直列に接続されたダイオードを備えた請求項1又は2に記載の過電流保護回路。 - 前記参照電圧生成回路は、
前記第1のツェナーダイオードと並列に接続された第3の抵抗と、
前記第1のツェナーダイオードの両端子間に前記第3の抵抗と直列に接続された第3のミラートランジスタと、
前記第1のツェナーダイオードの両端子間に前記第1の抵抗と直列に接続され、前記第3のミラートランジスタを流れる電流に応じた電流が流れる第4のミラートランジスタと、を備えた請求項1〜3のいずれか一項に記載の過電流保護回路。 - 前記第1のツェナーダイオードと直列に接続され、前記第1のトランジスタと同一サイズの電圧調整用トランジスタを備えた請求項1〜4のいずれか一項に記載の過電流保護回路。
- 前記第1の電流源トランジスタと前記第2の電流源トランジスタとは、相互に同一サイズであることを特徴とする請求項1〜5のいずれか一項に記載の過電流保護回路。
- 前記第1のミラートランジスタと前記第2のミラートランジスタとは、相互に同一サイズであることを特徴とする請求項1〜6のいずれか一項に記載の過電流保護回路。
- 前記第1のミラートランジスタと前記第2のミラートランジスタとは、NチャネルMOSトランジスタであって、
前記第1のミラートランジスタのドレイン端子が、当該第1のミラートランジスタのゲート端子と前記第2のミラートランジスタのゲート端子とに接続され、前記第2の基準電流と前記第2のミラートランジスタを流れる電流に基づいて過電流検出信号を出力することを特徴とする請求項1〜7のいずれか一項に記載の過電流保護回路。 - 前記第1のミラートランジスタと前記第2のミラートランジスタとは、NチャネルMOSトランジスタであって、
前記第2のミラートランジスタのドレイン端子が、当該第2のミラートランジスタのゲート端子と前記第1のミラートランジスタのゲート端子とに接続され、前記第1の基準電流と前記第1のミラートランジスタを流れる電流に基づいて過電流検出信号を出力することを特徴とする請求項1〜7のいずれか一項に記載の過電流保護回路。 - 前記第1のミラートランジスタと前記第2のミラートランジスタは、NPN型バイポーラトランジスタであって、
前記第1のミラートランジスタのコレクタが、当該第1のミラートランジスタのベースと前記第2のミラートランジスタのベースとに接続され、前記第2の基準電流と前記第2のミラートランジスタを流れる電流に基づいて過電流検出信号を出力することを特徴とする請求項1〜7のいずれか一項に記載の過電流保護回路。 - 前記第1のミラートランジスタと前記第2のミラートランジスタは、NPN型バイポーラトランジスタであって、
前記第2のミラートランジスタのコレクタが、当該第2のミラートランジスタのベースと前記第1のミラートランジスタのベースとに接続され、前記第1の基準電流と前記第1のミラートランジスタを流れる電流に基づいて過電流検出信号を出力することを特徴とする請求項1〜7のいずれか一項に記載の過電流保護回路。 - 前記第1の制御信号と前記第2の制御信号は、それぞれ異なる電位を有することを特徴とする請求項1〜11のいずれか一項に記載の過電流保護回路。
- 前記過電流検出信号に基づいて、前記負荷に供給する電流を制御する出力トランジスタのオンオフを制御する制御用トランジスタをさらに備えた請求項1〜12のいずれか一項に記載の過電流保護回路。
- 前記制御用トランジスタは、NチャネルMOSトランジスタであって、
当該制御用トランジスタのドレイン端子に前記出力トランジスタのゲート端子が接続され、当該制御用トランジスタのソース端子に前記出力トランジスタのソース端子が接続され、当該制御用トランジスタのゲート端子に前記過電流検出信号が供給されることを特徴とする請求項13に記載の過電流保護回路 - 陰極端子に前記制御用トランジスタのゲート端子が接続され、陽極端子に前記出力トランジスタのソース端子が接続された第2のツェナーダイオードをさらに備えた請求項14に記載の過電流保護回路。
- 前記第3のミラートランジスタと前記第4のミラートランジスタとは、PチャネルMOSトランジスタであることを特徴とする請求項4〜15のいずれか一項に記載の過電流保護回路。
- 前記第1の電流源トランジスタと前記第2の電流源トランジスタとは、PチャネルMOSトランジスタであることを特徴とする請求項1〜16のいずれか一項に記載の過電流保護回路。
- 前記負荷は、当該負荷に供給する電流を制御する出力トランジスタと高電位側電源との間に接続されたことを特徴とする請求項1〜17のいずれか一項に記載の過電流保護回路。
- 前記負荷は、当該負荷に供給する電流を制御する出力トランジスタと低電位側電源との間に接続されたことを特徴とする請求項1〜17のいずれか一項に記載の過電流保護回路。
- 請求項1〜19のいずれか一項に記載の過電流保護回路と、
前記負荷に供給する電流を制御する出力トランジスタと、
前記出力トランジスタの制御端子に制御電圧を印加することによって、当該出力トランジスタに流れる電流をオンオフ切替制御する制御回路と、を備えた負荷駆動回路。
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