WO2015076257A1 - スイッチングデバイスおよび電子回路 - Google Patents

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electrode
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switching device
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匡司 林口
和英 伊野
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ローム株式会社
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    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0009—Devices or circuits for detecting current in a converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K2217/0027—Measuring means of, e.g. currents through or voltages across the switch
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a switching device in which SiC is used, and an electronic circuit (for example, an inverter circuit, a converter circuit, etc.) including the same.
  • an electronic circuit for example, an inverter circuit, a converter circuit, etc.
  • a switching device used in an electronic circuit such as an inverter circuit or a converter circuit is composed of a plurality of switching elements connected in parallel to increase current capacity.
  • SiC switching elements are known as switching elements.
  • the SiC switching element is, for example, SiC-MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor), SiC-Bipolar Transistor, SiC-JFET (Junction Field Effect Transistor), SiC-IGBT (Insulated Gate Bipolar Transistor), etc. including.
  • an overcurrent short circuit current
  • MOSFET SiC switching device
  • thermal runaway due to the short circuit current may cause the device to thermally break down.
  • An object of the present invention is to provide a switching device that has less influence on switching performance of a switching element and can improve short circuit withstand capability of the device, and an electronic circuit including the same.
  • a switching device has a first electrode, a second electrode, and a third electrode, and in a state where a potential difference is applied between the second electrode and the third electrode, a driving voltage is generated between the first electrode and the second electrode.
  • a driving voltage is generated between the first electrode and the second electrode.
  • the current path between the drive terminal and the second electrode includes an external resistor of a predetermined size separated from at least one of the drive terminal and the second electrode.
  • the external resistance is interposed in series in the current path between the drive terminal and the second electrode.
  • the voltage drop in the external resistor can be reduced when the current flowing between the second electrode and the third electrode is relatively small or at the rated value. it can. In that case, a drop in voltage applied between the first electrode and the second electrode can be suppressed, and a drive voltage sufficient for the switching operation can be applied to the switching element. That is, the influence on the switching performance of the switching element can be reduced.
  • an output terminal for outputting a current flowing due to the on control, and a conductive member connecting the output terminal and the second electrode, the external resistor includes the conductive member.
  • the conductive member for current output is used as the external resistor, the above-described effect of improving the short circuit tolerance can be realized at low cost without increasing the number of parts.
  • the conductive member includes a bonding wire stretched between the output terminal and the second electrode.
  • the resistance value of the bonding wire is a value fixed in advance by the constituent material, length, wire diameter and the like. Therefore, the resistance value of the external resistance can be easily adjusted by appropriately increasing or decreasing the number of wires between the output terminal and the second electrode.
  • One embodiment of the present invention includes a resin package sealing the SiC switching element, the drive terminal, and the external resistor.
  • the switching device can be mounted in the conventional layout.
  • the first electrode is a gate electrode
  • the second electrode is a source electrode
  • the third electrode is a drain electrode
  • the driving terminal is a sense source terminal. That is, the switching device of the present invention may be a MOSFET.
  • the first electrode is a gate electrode
  • the second electrode is an emitter electrode
  • the third electrode is a collector electrode
  • the drive terminal is a sense emitter terminal. That is, the switching device of the present invention may be an IGBT.
  • the first electrode is a base electrode
  • the second electrode is an emitter electrode
  • the third electrode is a collector electrode
  • the drive terminal is a sense emitter terminal. That is, the switching device of the present invention may be a bipolar transistor.
  • An electronic circuit includes the switching device according to the present invention, an overcurrent detection circuit for detecting that an overcurrent is flowing in the switching device, and an overcurrent detected by the overcurrent detection circuit. And an overcurrent protection circuit for interrupting the current flowing to the switching device.
  • the switching device of the present invention since the switching device of the present invention is provided, it is possible to provide an electronic circuit capable of improving the short circuit resistance of the switching device with less influence on the switching performance of the switching element.
  • FIG. 1 is a schematic view of a switching device according to an embodiment of the present invention.
  • FIG. 2 is an electrical circuit diagram of the switching device of FIG.
  • FIG. 3 is an electric circuit diagram of an inverter circuit according to an embodiment of the present invention.
  • FIG. 4 is an electric circuit diagram showing an electrical configuration of a module in which a plurality of the switching devices of FIG. 1 are mounted.
  • FIG. 5 is an electrical circuit diagram showing an electrical configuration of the gate drive circuit.
  • FIG. 6 is a graph showing the relationship between the gate-source voltage and the short circuit resistance of the switching device of FIG.
  • FIG. 7 is a plan view for explaining the configuration of the semiconductor module.
  • FIG. 8 is a schematic sectional view taken along the line VIII-VIII in FIG.
  • FIG. 9 is a schematic sectional view taken along the line IX-IX in FIG.
  • FIG. 10 is an electric circuit diagram of the semiconductor module shown in FIG.
  • FIG. 1 is a schematic view of a switching device 1 according to an embodiment of the present invention.
  • FIG. 2 is an electric circuit diagram of the switching device 1 of FIG. Note that, in FIG. 1, in order to clarify the configuration of the switching device 1, one corner (dotted line hatching area) of the semiconductor chip 11 is transparently represented.
  • the switching device 1 includes a flat rectangular parallelepiped resin package 2, a source terminal 3 (S) as an example of the output terminal of the present invention sealed in the resin package 2, and an example of a driving terminal of the present invention. It includes sense source terminal 4 (SS), gate terminal 5 (G) and drain terminal 6 (D).
  • the four terminals 3 to 6 are each formed of a metal plate formed in a predetermined shape, and are arranged in order from one side surface of the resin package 2 to the side surface facing the one side.
  • the source terminal 3 and the drain terminal 6 are formed into shapes including rectangular islands 7 and 8 and elongated rectangular terminal portions 9 and 10 extending linearly from one side of the islands 7 and 8, respectively. It is done.
  • the sense source terminal 4 and the gate terminal 5 are formed in an elongated rectangular shape as in the terminal portions 9 and 10.
  • the terminal portion 9 of the source terminal 3, the sense source terminal 4, the gate terminal 5, and the terminal portion 10 of the drain terminal 6 are arranged in parallel to one another.
  • the semiconductor chip 11 as an example of the SiC switching element of the present invention is disposed on the drain terminal 6 (the central portion of the island 8).
  • the drain pad 12 as an example of the third electrode of the present invention is formed almost all over the back surface of the semiconductor chip 11, and the drain pad 12 is joined to the island 8. Thus, the drain pad 12 and the drain terminal 6 of the semiconductor chip 11 are electrically connected.
  • a source pad 13 as an example of the second electrode of the present invention and a gate pad 14 as an example of the first electrode of the present invention are formed.
  • the source pad 13 has a substantially square shape in plan view, and is formed to cover substantially the entire surface of the semiconductor chip 11.
  • a removal region 15 is formed near the center of one side thereof.
  • the removal area 15 is an area where the source pad 13 is not formed.
  • the gate pad 14 is disposed in the removal area 15. A space is provided between the gate pad 14 and the source pad 13 and they are isolated from each other.
  • a plurality of source wires 16 as an example of the conductive member of the present invention are stretched between the source pad 13 and the source terminal 3, and the source pad 13 and the source terminal 3 are connected by the source wire 16. And are electrically connected.
  • four equal length source wires 16 are provided parallel to one another. Therefore, the resistance of each source wire 16 can be unified to a constant value.
  • a sense source wire 17 is stretched between the source terminal 3 (island 7) and the sense source terminal 4, a sense source wire 17 (bonding wire) is stretched.
  • the sense source terminal 4 is electrically connected to the source pad 13 via a current path including the sense source wire 17 and the source wire 16.
  • the position of the sense source is separated from the source end (the source pad 13) of the semiconductor chip 11, and a wire, a wire, or the like is interposed therebetween to gate the semiconductor chip 11
  • An external gate resistor (external resistor 22) serving as a parasitic resistance when applying a voltage between sources.
  • a gate wire 18 (bonding wire) is stretched between the gate pad 14 and the gate terminal 5, and the gate pad 14 and the gate terminal 5 are electrically connected by the gate wire 18.
  • the semiconductor chip 11 also includes a MOSFET 19 (SiC-MOSFET) and a body diode 20 in which SiC is used in this embodiment, as shown in FIG.
  • the source, drain and gate of MOSFET 19 are electrically connected to source pad 13, drain pad 12 and gate pad 14, respectively.
  • the switching elements formed in the semiconductor chip 11 may be elements other than MOSFETs.
  • the switching element may be SiC-IGBT, SiC-bipolar transistor, SiC-JFET or the like.
  • source pad 13, drain pad 12, gate pad 14 and sense source terminal 4 correspond to the emitter pad, collector pad, gate pad and sense emitter terminal of SiC-IGBT, respectively.
  • the switching element is a SiC-bipolar transistor
  • source pad 13, drain pad 12, gate pad 14 and sense source terminal 4 are respectively the emitter pad, collector pad, base pad and sense emitter of SiC-bipolar transistor. Corresponds to the terminal.
  • the resin package 2 includes the semiconductor chip 11, the entire wires 16 to 18, the entire island 7 of the source terminal 3 and part of the terminal portion 9, part of the sense source terminal 4 and the gate terminal 5, and the drain terminal 6.
  • the whole of the island 8 and a part of the terminal portion 10 are sealed. From the side surface of the resin package 2, a part of each of the terminal portion 9 of the source terminal 3, the sense source terminal 4, the gate terminal 5 and the terminal portion 10 of the drain terminal 6 is exposed.
  • FIG. 3 is an electric circuit diagram of the inverter circuit 31 according to an embodiment of the present invention.
  • FIG. 4 is an electric circuit diagram showing an electrical configuration of the switching module 43 on which a plurality of the switching devices 1 of FIG. 1 are mounted.
  • the inverter circuit 31 as an example of the electronic circuit of the present invention includes first to fourth switching devices 32 to 35, first to fourth gate driving circuits 36 to 39, and a control unit 40.
  • the first to fourth switching devices 32 to 35 are each configured of the above-described switching device 1. In FIG. 3, among the circuit elements shown in FIG. 2, those necessary for the explanation of FIG. 3 are selectively shown. Also, as the first to fourth switching devices 32 to 35, for example, as shown as a representative example of the first switching device 32 in FIG. 4, a switching module in which a plurality of switching devices 1 are connected in parallel 43 may be incorporated in the inverter circuit 31.
  • the drain terminal 6 of the first switching device 32 is connected to the positive terminal of the power supply 41.
  • the source terminal 3 of the first switching device 32 is connected to the drain terminal 6 of the second switching device 33.
  • the gate terminal 5 of the first switching device 32 and the sense source terminal 4 of the first switching device 32 are connected to a first gate drive circuit 36.
  • the source terminal 3 of the second switching device 33 is connected to the negative terminal of the power supply 41.
  • the gate terminal 5 of the second switching device 33 and the sense source terminal 4 of the second switching device 33 are connected to a second gate drive circuit 37.
  • the drain terminal 6 of the third switching device 34 is connected to the positive terminal of the power supply 41.
  • the source terminal 3 of the third switching device 34 is connected to the drain terminal 6 of the fourth switching device 35.
  • the gate terminal 5 of the third switching device 34 and the sense source terminal 4 of the third switching device 34 are connected to the third gate drive circuit 38.
  • the source terminal 3 of the fourth switching device 35 is connected to the negative terminal of the power supply 41.
  • the gate terminal 5 of the fourth switching device 35 and the sense source terminal 4 of the fourth switching device 35 are connected to a fourth gate drive circuit 39.
  • a load 42 is connected between a connection point of the first switching device 32 and the second switching device 33 and a connection point of the third switching device 34 and the fourth switching device 35.
  • the control unit 40 is a microcomputer including a CPU and a memory (ROM, RAM, etc.) storing programs and the like.
  • the control unit 40 controls the first gate control signal CG1 for the MOSFET 19 of the first switching device 32, the second gate control signal CG2 for the MOSFET 19 of the second switching device 33, and the third for the MOSFET 19 of the third switching device 34.
  • the fourth gate control signal CG4 for the MOSFET 19 of the fourth switching device 35 are generated and supplied to the first to fourth gate drive circuits 36 to 39, respectively.
  • Each of the gate drive circuits 36, 37, 38, 39 respectively generates the first switching device 32, the second switching device 33, and the like based on the gate control signals CG1, CG2, CG3, and CG4 supplied from the control unit 40.
  • the gate drive signals DG1, DG2, DG3, DG4 for the third switching device 34 and the fourth switching device 35 are generated and output, respectively. As a result, drive control of the first to fourth switching devices 32 to 35 is performed.
  • the first switching device 32 and the fourth switching device 35 are turned on. Thereafter, all the switching devices 32 to 35 are turned off by turning off the switching devices 32 and 35.
  • the second switching device 33 and the third switching device 34 are turned on. Thereafter, all the switching devices 32 to 35 are turned off by turning off the switching devices 33 and 34.
  • the first switching device 32 and the fourth switching device 35 are turned on again. By repeating such an operation, the load 42 is AC driven.
  • each of the gate drive circuits 36, 37, 38, 39 It has an over current protection function to protect 34, 35.
  • a short circuit occurs in which the voltage of the power supply 41 is directly applied to the switching devices 32, 33, 34, 35, for example, when the load 42 is shorted, a series connection is made between the positive terminal and the negative terminal of the power supply 41.
  • the two switching devices (32, 33; 34, 35) connected to are simultaneously turned on, the two switching devices (32, 33; 34) connected in series between the positive electrode terminal and the negative electrode terminal of the power supply 41 , 35) may cause a short circuit failure.
  • the configurations of the gate drive circuits 36, 37, 38, and 39 are the same, so the overcurrent protection function of the first gate drive circuit 36 will be described in detail below.
  • FIG. 5 is an electric circuit diagram showing an electrical configuration of the gate drive circuit 36. As shown in FIG. 5
  • the first gate drive circuit 36 includes an amplifier circuit 51, a first switching circuit 52, a gate resistor 53, a second switching circuit 54, a current cutoff resistor 55, and an overcurrent detection circuit 56.
  • the gate control signal CG1 from the control unit 40 is input to the input terminal of the amplification circuit 51.
  • the amplification circuit 51 amplifies the gate control signal CG1 to generate a gate drive signal DG1.
  • the output terminal of the amplifier circuit 51 is connected to one input terminal a of the first switching circuit 52.
  • the first switching circuit 52 has two input terminals a and b and one output terminal c, selects one of the input terminals a and b, and connects it to the output terminal c.
  • the other input terminal b of the first switching circuit 52 is in an open state.
  • the output terminal c of the first switching circuit 52 is connected to the gate terminal 5 of the first switching device 32 via the gate resistor 53.
  • the first switching circuit 52 is controlled by the output of the overcurrent detection circuit 56.
  • the second switching circuit 54 has one input terminal d and two output terminals e and f, one of the output terminals e and f is selected, and the input terminal d is selected as an output terminal. Connecting.
  • the input terminal d is connected to a connection point between the gate resistor 53 and the gate terminal 5 of the first switching device 32 via a current blocking resistor 55.
  • One output terminal e is in an open state.
  • the other output terminal f is grounded.
  • the second switching circuit 54 is controlled by the output of the overcurrent detection circuit 56.
  • the resistance value of the gate resistor 53 is r1 and the resistance value of the current cutoff resistor 55 is r2. As described later, r2 is set to a value larger than r1.
  • the overcurrent detection circuit 56 includes a current detection resistor 57 and a comparison circuit 58.
  • One end of the current detection resistor 57 is connected to the sense source terminal 4 of the first switching device 32, and the other end of the current detection resistor 57 is grounded.
  • the inter-terminal voltage (voltage drop amount) of the current detection resistor 57 has a value corresponding to the magnitude of the current I D flowing through the MOSFET 19 of the first switching device 32.
  • the voltage across terminals of current detection resistor 57 is applied to comparison circuit 58.
  • the comparison circuit 58 determines whether or not it is in the overcurrent state by comparing the voltage between the terminals of the current detection resistor 57 with the reference voltage, and outputs a determination signal representing the determination result. Specifically, when the voltage across the terminals of the current detection resistor 57 is larger than the reference voltage, the comparison circuit 58 determines that it is in the overcurrent state (detects the overcurrent).
  • the second switching circuit 54 selects the first output terminal e and connects the input terminal d to the first output terminal e. Do. As a result, the input terminal d of the second switching circuit 54 is in a high impedance state. Further, the first switching circuit 52 selects the first input terminal a, and connects the first input terminal a to the output terminal c. Thereby, the gate drive signal DG1 generated by the amplifier circuit 51 is applied to the gate terminal 5 of the first switching device 32 through the gate resistor 53. The MOSFET 19 of the first switching device 32 is driven and controlled by the gate drive signal DG1.
  • the first switching circuit 52 selects the second input terminal b and connects the output terminal c to the second input terminal b.
  • the output terminal c of the first switching circuit 52 is in a high impedance state.
  • the second switching circuit 54 selects the second output terminal f and connects the input terminal d to the second output terminal f.
  • the input terminal d of the second switching circuit 54 is grounded.
  • the gate terminal 5 of the first switching device 32 is grounded via the current cutoff resistor 55.
  • the gate-source voltage Vgs of the first switching device 32 is reduced, and the drain current I D (short circuit current) flowing through the MOSFET 19 of the first switching device 32 is cut off.
  • the breaking speed of the short circuit current varies with the resistance value r2 of the current blocking resistor 55.
  • the resistance value r2 of the current blocking resistor 55 is larger than the resistance value r1 of the gate resistor 53.
  • the resistance value r1 of the gate resistor 53 is, for example, 3.9 [ ⁇ ]
  • the resistance value r2 of the current blocking resistor 55 is, for example, 33 [ ⁇ ].
  • the short circuit current is interrupted by grounding the gate terminal 5 of the first switching device 32, it takes a certain time before interruption. For example, about 10 microseconds (microseconds) are required after the overcurrent is detected. However, if it is not possible to shut off within the short circuit tolerance tsc of the first switching device 32, thermal runaway due to the short circuit current ID may cause the first switching device 32 to be thermally destroyed.
  • the resistance value according to the material, length, wire diameter, etc. of the wire 16 for the source (see FIG. 2) between the source end of the MOSFET 19 and the sense source terminal
  • An external resistor 22 having r is connected in series.
  • the source of the MOSFET 19 - gate when an over-current I D flows between the drain - source voltage Vgs, can be reduced by the voltage drop at the external resistor 22 (-I D ⁇ r).
  • FIG. 6 is a graph showing the relationship between the gate-source voltage Vgs of the switching device 1 of FIG. 1 and the short circuit withstand voltage tsc. Specifically, samples of two types of devices having the same structure as the switching device 1 shown in FIG. 1 are prepared, one MOSFET 19 is formed as a DMOS (Double-Diffused MOSFET), and the other MOSFET 19 is TMOS (Trench). The result of having formed as a MOSFET and performed the short circuit test is shown.
  • DMOS Double-Diffused MOSFET
  • the short circuit tolerance tsc improves as the gate-source voltage Vgs decreases. Accordingly, as shown in FIG. 5, the gate when an over-current I D flows - if reduced by the source voltage Vgs voltage drop of the external resistor 22 (-I D ⁇ r), whereby the first switching device The short circuit withstand capacity of 32 can be improved. As a result, it is possible to cut off the short circuit current I D by grounding the gate terminal 5 with a sufficient margin.
  • the drain current flowing between the source and the drain can be determined by appropriately setting the resistance value of the external resistor 22 by appropriately adjusting the constituent material, length, wire diameter and the like of the source wire 16 (see FIG. 2).
  • D is relatively small or at the rated value, the voltage drop across the external resistor 22 can be reduced.
  • the gate-source voltage Vgs is about 18.5 V
  • the drain current ID is a rated value
  • the gate-source voltage Vgs is about 18.0 V.
  • the resistance value r of the external resistor 22 is I D ⁇ 1/100 m ⁇ to 5 ⁇ ID so that the gate-source voltage Vgs is about 16.5 V. It is set to ⁇ 1/100 m ⁇ .
  • the source wire 16 for current output of the switching device 1 is used as the external resistor 22
  • the above-described effect of improving the short circuit tolerance can be realized at low cost without increasing the number of parts. Can.
  • the switching device 1 can be mounted in a conventional layout.
  • the interruption speed at the time of current interruption may be changed stepwise by using a plurality of current interruption resistors. Good.
  • the gate resistor 53 is used as a first current interrupting resistor and the current interrupting resistor 55 is used as a second current interrupting resistor in FIG. 5 at the time of overcurrent detection will be described.
  • the resistance value r2 of the second current interrupting resistor (current interrupting resistor 55) is set larger than the resistance value r1 of the first current interrupting resistor (gate resistor 53).
  • the resistance value r1 is 3.9 [ ⁇ ]
  • the resistance value r2 is 33 [ ⁇ ].
  • the first switching circuit 52 has a third input terminal g, as shown by a broken line in FIG.
  • the third input terminal g is grounded.
  • the gate drive circuit 36 further includes a voltage monitoring unit 59 that monitors the voltage Vgs between the gate and the source of the first switching device 32, as indicated by a broken line in FIG.
  • the first switching circuit 52 selects the second input terminal b and connects the output terminal c to the second input terminal b.
  • the output terminal c of the first switching circuit 52 is in a high impedance state.
  • the second switching circuit 54 selects the second output terminal f and connects the input terminal d to the second output terminal f.
  • the input terminal d of the second switching circuit 54 is grounded.
  • the gate terminal 5 of the first switching device 32 is grounded via the second current cutoff resistor 55.
  • the gate-source voltage Vgs of the first switching device 32 is reduced.
  • the resistance value of the second current cutoff resistor 55 is set larger than the resistance value of the first current cutoff resistor 33, the gate terminal 5 of the first switching device 32 is connected to the first current cutoff resistor.
  • the current cut-off speed is slower compared to the case of grounding via 33.
  • the voltage monitoring unit 59 When the gate-source voltage Vgs decreases and the gate-source voltage Vgs becomes a voltage value (10 [V] in this example) at which the temperature characteristic of the on resistance of the first switching device 32 becomes negative, the voltage monitoring unit 59 outputs a resistance switching signal to the first switching circuit 52 and the second switching circuit 54.
  • the first switching circuit 52 selects the third input terminal g and connects the output terminal c to the third input terminal g.
  • the second switching circuit 54 selects the first output terminal e and connects the input terminal d to the first output terminal e.
  • the gate terminal 5 of the first switching device 32 is grounded via the first current cutoff resistor 33, and the gate-source voltage Vgs is reduced. Since the resistance value of the first current interrupting resistor 33 is smaller than the resistance value of the second current interrupting resistor 55, the current interrupting speed becomes faster.
  • the source wire 16 is used as the external resistor 22 because the number of parts is not increased.
  • an island made of a metal plate or the like is separately provided in the resin package 2 and the island is relayed.
  • the sense source terminal 4 and the source pad 13 may be connected by at least two wires.
  • FIG. 7 to 10 show a semiconductor module to which a switching device according to an embodiment of the present invention is applied.
  • FIG. 7 is a plan view for explaining the configuration of the semiconductor module, and shows a state in which the top plate is removed.
  • FIG. 8 is a schematic sectional view taken along the line VIII-VIII in FIG.
  • FIG. 9 is a schematic sectional view taken along the line IX-IX in FIG.
  • the semiconductor module 61 includes a heat sink 62, a case 63, and a plurality of terminals assembled to the case 63.
  • the plurality of terminals include a first power supply terminal (a positive power supply terminal in this example) P, a second power supply terminal (a negative power supply terminal in this example) N, a first output terminal OUT1, and a second output terminal OUT2.
  • a first power supply terminal (a positive power supply terminal in this example) P
  • a second power supply terminal (a negative power supply terminal in this example) N
  • the plurality of terminals include a first source sense terminal SS1, a first gate terminal G1, a second source sense terminal SS2, and a second gate terminal G2.
  • the + X direction, the ⁇ X direction, the + Y direction and the ⁇ Y direction shown in FIG. 7 and the + Z direction and the ⁇ Z direction shown in FIG. 8 may be used.
  • the + X direction and the ⁇ X direction are two directions along the long side of the case 63 (the heat dissipation plate 62) having a substantially rectangular shape in plan view, and these will be simply referred to as “X direction” when collectively referred to.
  • the + Y direction and the ⁇ Y direction are two directions along the short side of the case 63, and these are simply referred to as the “Y direction” when collectively referred to.
  • the + Z direction and the -Z direction are two directions along the normal of the heat sink 62, and when these are collectively referred to as "the Z direction".
  • the X and Y directions are two horizontal directions (first horizontal direction and second horizontal direction) along two horizontal straight lines (X axis and Y axis) orthogonal to each other.
  • the direction is the vertical direction (height direction) along the vertical straight line (Z axis).
  • the heat sink 62 is a plate-like body having a uniform thickness in a rectangular shape in a plan view, and is made of a material having a high thermal conductivity. More specifically, the heat sink 62 may be a copper plate made of copper. The copper plate may have a nickel plating layer formed on the surface. A heat sink or other cooling means is attached to the surface on the ⁇ Z direction side of the heat sink 62 as necessary.
  • the case 63 is formed in a substantially rectangular parallelepiped shape, and is made of a resin material.
  • a heat resistant resin such as PPS (polyphenylene sulfide) is preferably used.
  • the case 63 has a rectangular shape substantially the same size as the heat sink 62 in plan view, and is fixed to the frame 64 fixed to one surface (the surface on the + Z direction side) of the heat sink 62 And a top plate (not shown).
  • the top plate closes one side (+ Z direction side) of the frame 64 and faces one surface of the heat dissipation plate 62 closing the other side ( ⁇ Z direction side) of the frame 64.
  • the circuit accommodation space is partitioned inside the case 63 by the heat dissipation plate 62, the frame portion 64, and the top plate.
  • the frame 64 and the plurality of terminals are made by simultaneous molding.
  • the frame portion 64 includes a pair of side walls 66 and 67, and a pair of end walls 68 and 69 connecting both ends of the pair of side walls 66 and 67, respectively.
  • concave portions 70 opened outward are formed in the four corner portions on the + Z direction side surface of the frame portion 64.
  • the wall opposite to the outward opening of each recess 70 is curved to project inward.
  • a mounting through hole 71 is formed which penetrates the bottom wall.
  • the cylindrical metal member 72 is fixed to the mounting through hole 71 in a fitted state.
  • a mounting through hole (not shown) communicating with each mounting through hole 71 is formed in the heat sink 62.
  • the semiconductor module 61 is fixed at a predetermined fixed position to be mounted by a bolt (not shown) which is inserted through the mounting through hole 71 of the case 63 and the heat sink 62.
  • the cooling means such as the above-mentioned heat sink may be attached using these through holes 71 for attachment.
  • a terminal block 73 for the first power supply terminal P and a terminal block 74 for the second power supply terminal N are formed on the outer surface of the end wall 69.
  • the terminal block 73 is disposed on the + Y direction side with respect to the longitudinal center of the end wall 69, and the terminal block 74 is on the ⁇ Y direction side with respect to the longitudinal center of the end wall 69. It is arranged.
  • the terminal blocks 73 and 74 are integrally formed with the end wall 69.
  • a terminal block 75 for the first output terminal OUT1 and a terminal block 76 for the second output terminal OUT2 are formed on the outer surface of the end wall 68.
  • terminal block 75 is disposed on the + Y direction side with respect to the longitudinal center of end wall 68
  • terminal block 76 is on the ⁇ Y direction side with respect to the longitudinal center of end wall 68. It is arranged.
  • the terminal blocks 75 and 76 are integrally formed with the end wall 68. Nuts (not shown) are embedded in the respective terminal blocks 73, 74, 75, 76 in a posture in which the central axes of the screw holes thereof coincide with the Z direction.
  • the first power supply terminal P is disposed on the surface (the surface on the + Z direction side) of the terminal block 73.
  • the second power supply terminal N is disposed on the surface (the surface on the + Z direction side) of the terminal block 74.
  • the first output terminal OUT1 is disposed on the surface (the surface on the + Z direction side) of the terminal block 75.
  • the second output terminal OUT2 is disposed on the surface (the surface on the + Z direction side) of the terminal block 76.
  • the first power terminal P, the second power terminal N, the first output terminal OUT1, and the second output terminal OUT2 respectively cut out a metal plate (for example, a copper plate subjected to nickel plating) into a predetermined shape and bend it. And is electrically connected to the internal circuit of the case 63.
  • the tips of the first power supply terminal P, the second power supply terminal N, the first output terminal OUT1, and the second output terminal OUT2 are drawn out on the terminal blocks 73, 74, 75, 76, respectively.
  • Tip portions of the first power supply terminal P, the second power supply terminal N, the first output terminal OUT1, and the second output terminal OUT2 are formed along the surfaces of the terminal blocks 73, 74, 75, 76, respectively.
  • Insertion holes 83d, 84d, 85d and 86d are formed at the tip end portions of the first power terminal P, the second power terminal N, the first output terminal OUT1, and the second output terminal OUT2.
  • a first source sense terminal SS1, a first gate terminal G1, and the like are attached on one side wall 67.
  • the tip end portions of the terminals SS1 and G1 protrude from the surface (the surface on the + Z direction side) of the side wall 67 to the outside (the + Z direction) of the case 63.
  • the first source sense terminal SS1 and the first gate terminal G1 are disposed in the X direction at intervals between the -X direction side end of the side wall 67 and the center in the length direction (X direction).
  • a second gate terminal G2 and a second source sense terminal SS2 are attached on the other side wall 66.
  • the tip portions of the terminals G2 and SS2 protrude from the surface (the surface on the + Z direction side) of the side wall 66 to the outside (the + Z direction) of the case 63.
  • the second gate terminal G2 and the second source sense terminal SS2 are arranged at intervals in the X direction between the center in the length direction (X direction) of the side wall 66 and the + X direction side end.
  • Each of the source sense terminals SS1 and SS2 and the gate terminals G1 and G2 is formed by bending a metal rod having a rectangular cross section (for example, a rod made of copper and plated with nickel). It is electrically connected to the circuit in the case 63.
  • the first power supply terminal P has a tip 83a along the surface of the terminal block 73, a base 83b parallel to the tip 83a on the -Z direction side with respect to the tip 83a, a tip 83a and a base 83b And a top connecting the two.
  • the rising portion connects the -Y direction side edge of the base 83b and the -Y direction side edge of the tip 83a.
  • Most of the base 83 b of the first power supply terminal P and the upper portion thereof are embedded in the end wall 69 and the terminal block 73.
  • a comb-like terminal 83c protruding inward of the case 63 is formed at an end of the base 83b in the -X direction.
  • the second power supply terminal N has a tip 84a along the surface of the terminal block 74, a base 84b disposed parallel to the tip 84a on the -Z side with respect to the tip 84a, a tip 84a, and a base 84b. And a top connecting the two.
  • the rising portion connects the + Y direction side edge portion of the base portion 84b and the + Y direction side edge portion of the tip end portion 84a.
  • Most of the base 84 b of the second power supply terminal N and the upper portion thereof are embedded in the end wall 69 and the terminal block 74.
  • a comb-like terminal 84c protruding inward of the case 63 is formed at an end of the base 84b in the -X direction.
  • the first output terminal OUT1 has a tip 85a along the surface of the terminal block 75, a base 85b disposed parallel to the tip 85a on the -Z side with respect to the tip 85a, a tip 85a, and a base 85b. And a top connecting the two.
  • the rising portion connects the -Y direction side edge of the base portion 85b and the -Y direction side edge of the tip end portion 85a.
  • Most of the base 85 b of the first output terminal OUT 1 and the upper portion thereof are embedded in the end wall 68 and the terminal block 75.
  • a comb-like terminal 85c protruding inward of the case 63 is formed at the + X direction side end of the base 85b.
  • the second output terminal OUT2 has a tip 86a along the surface of the terminal block 76, a base 86b parallel to the tip 86a on the -Z side with respect to the tip 86a, a tip 86a, and a base 86b. And a top connecting the two.
  • the rising portion connects the + Y direction side edge portion of the base portion 86b and the + Y direction side edge portion of the tip end portion 86a.
  • Most of the base 86 b of the second output terminal OUT 2 and the upper portion thereof are embedded in the end wall 68 and the terminal block 76.
  • a comb-like terminal 86c protruding inward of the case 63 is formed at the + X direction side end of the base 86b.
  • the first source sense terminal SS1 is cranked as viewed in the X direction, and the middle portion thereof is embedded in the side wall 67.
  • the base end of the first source sense terminal SS1 is disposed in the case 63.
  • the tip of the first source sense terminal SS1 protrudes from the surface of the side wall 67 in the + Z direction.
  • the first gate terminal G1 has a crank shape as viewed in the X direction, and the middle portion thereof is embedded in the side wall 67.
  • the base end of the first gate terminal G1 is disposed in the case 63.
  • the tip of the first gate terminal G1 protrudes from the surface of the side wall 67 in the + Z direction.
  • the second source sense terminal SS2 is cranked as viewed in the X direction, and the middle portion thereof is embedded in the side wall 66.
  • the base end of the second source sense terminal SS2 is disposed in the case 63.
  • the tip of the second source sense terminal SS2 protrudes from the surface of the side wall 66 in the + Z direction.
  • the second gate terminal G2 is cranked as viewed in the X direction, and the middle portion thereof is embedded in the side wall 66.
  • the base end of the second gate terminal G2 is disposed in the case 63.
  • the tip of the second gate terminal G2 protrudes from the surface of the side wall 66 in the + Z direction.
  • the first assembly 100 and the second assembly 200 are arranged in the X direction in a region surrounded by the frame 4 on the surface (the surface on the + Z direction side) of the heat sink 62.
  • the first assembly 100 is disposed on the power terminal P, N side, and the second assembly 200 is disposed on the output terminal OUT side.
  • the first assembly 100 constitutes half of the upper arm (high side) circuit and half of the lower arm (low side) circuit.
  • the second assembly 200 constitutes the other half of the upper arm circuit and the other half of the lower arm circuit.
  • the first assembly 100 includes a first insulating substrate 101, a plurality of first switching elements Tr1, a plurality of first diode elements Di1, a plurality of second switching elements Tr2, and a plurality of second diode elements Di2. .
  • the first insulating substrate 101 is substantially rectangular in a plan view, and is joined to the surface of the heat sink 62 such that the four sides are parallel to the four sides of the heat sink 62, respectively.
  • a first bonding conductor layer 102 (see FIG. 8) is formed on the surface (surface on the ⁇ Z direction side) of the first insulating substrate 101 on the side of the heat sink 62.
  • the first bonding conductor layer 102 is bonded to the heat dissipation plate 62 via the solder layer 131.
  • a plurality of conductor layers for the upper arm circuit and a plurality of conductor layers for the lower arm circuit are formed on the surface of the first insulating substrate 101 opposite to the heat sink 62 (the surface on the + Z direction side).
  • the plurality of conductor layers for the upper arm circuit include a first element bonding conductor layer 103, a first gate terminal conductor layer 104, and a first source sense terminal conductor layer 105.
  • the plurality of conductor layers for the lower arm circuit include the second element bonding conductor layer 106, the N terminal conductor layer 107, the second gate terminal conductor layer 108, and the second source sense terminal conductor layer 109. Including.
  • the first insulating substrate 101 is made of AlN.
  • a substrate DBC: Direct Bonding Copper
  • the conductor layers 102 to 109 can be formed of the copper foil.
  • the first element bonding conductor layer 103 is disposed near the side on the + Y direction side of the surface of the first insulating substrate 101, and has a rectangular shape elongated in the X direction in plan view.
  • the first element bonding conductor layer 103 has a protrusion extending in the ⁇ Y direction at its + X direction side end.
  • the conductor layer for N terminal 107 is disposed near the side on the -Y direction side of the surface of the first insulating substrate 101, and has a rectangular shape elongated in the X direction in plan view.
  • the N terminal conductor layer 107 has, at its + X direction side end, a protrusion extending toward the protrusion of the first element bonding conductor layer 103.
  • the second element bonding conductor layer 106 is disposed in a region surrounded by the first element bonding conductor layer 103, the N terminal conductor layer 107, and the side of the first insulating substrate 101 on the -X direction side in plan view. And has a rectangular shape long in the X direction in plan view.
  • the first gate terminal conductor layer 104 is disposed between the first element bonding conductor layer 103 and the side of the first insulating substrate 101 on the + Y direction side, and has a rectangular shape elongated in the X direction in plan view.
  • the first source sense terminal conductor layer 105 is disposed between the first gate terminal conductor layer 104 and the side of the first insulating substrate 101 on the + Y direction side, and has a rectangular shape elongated in the X direction in plan view.
  • the second gate terminal conductor layer 108 is disposed between the N terminal conductor layer 107 and the side of the first insulating substrate 101 on the -Y direction side, and has a rectangular shape elongated in the X direction in plan view.
  • the second source sense terminal conductor layer 109 is disposed between the second gate terminal conductor layer 108 and the side of the first insulating substrate 101 on the -Y direction side, and has a rectangular shape elongated in the X direction in plan view.
  • the comb-teeth-shaped terminal 83c of the first power supply terminal P is bonded to the + X direction side end portion of the surface of the first element bonding conductor layer 103.
  • the comb-teeth-shaped terminal 84c of the second power supply terminal N is joined to the + X direction end of the surface of the N-terminal conductor layer 107.
  • the terminals of the first power supply terminal P have a comb-like shape like the comb-teeth-shaped terminal 83c, for bonding the first power supply terminal P to the first element bonding conductor layer 103, for example, for ultrasonic bonding
  • the comb-like terminal 83c can be easily ultrasonically bonded to the first element bonding conductor layer 103.
  • the terminals of the second power supply terminal N have a comb-like shape like the comb-like terminal 84c, when bonding the second power supply terminal N to the N terminal conductor layer 107, for example, for ultrasonic bonding
  • the comb-like terminal 84c can be easily ultrasonically bonded to the N-terminal conductor layer 107.
  • the base end of the second gate terminal G2 is joined to the second gate terminal conductor layer 108.
  • the base end portion of the second source sense terminal SS2 is joined to the second source sense terminal conductor layer 109. These joints may be performed by ultrasonic welding.
  • the drain electrodes of the plurality of first switching elements Tr1 are joined to the surface of the first element bonding conductor layer 103 via the solder layer 132 (see FIG. 8), and the cathode electrodes of the plurality of first diode elements Di1. Are joined via the solder layer 133.
  • Each first switching element Tr1 has a source electrode and a gate electrode on the surface opposite to the surface joined to the first element bonding conductor layer 103.
  • Each first diode element Di1 has an anode electrode on the surface opposite to the surface joined to the first element bonding conductor layer 103.
  • Five first diode elements Di1 are arranged side by side in the X direction at intervals in the vicinity of the side on the + Y direction side of the surface of the first element bonding conductor layer 103. Further, five first switching elements Tr1 are arranged side by side at an interval in the X direction between the side on the -Y direction side of the first element bonding conductor layer 93 and the five first diode elements Di1. ing. The five first switching elements Tr1 are aligned with the five first diode elements Di1 in the Y direction.
  • the first switching element Tr1 and the first diode element Di1 aligned in the Y direction are connected to the second element bonding conductor layer 106 by the first connection metal member 110 extending in the substantially Y direction in plan view. ing.
  • the first connection metal member 110 has a base end joined to the second element bonding conductor layer 106 via the solder 134 and a tip end extending from the block shape in the + Z direction, and from the tip end of the rise It extends in the + Y direction, and includes a plate-like transverse portion disposed above the first switching element Tr1 and the first diode element Di1.
  • the tip of the transverse portion is joined to the anode electrode of the first diode element Di1 via solder 135, and the middle portion of the length of the transverse portion is joined to the source electrode of the first switching element Tr1 via solder 136.
  • the width (length in the X direction) of the first connection metal member 110 is shorter than the width (length in the X direction) of the first switching element Tr1. In plan view, the transverse portion of the first connection metal member 110 passes through the middle portion of the width of the first switching element Tr1.
  • each first switching element Tr1 is connected to the first gate terminal conductor layer 104 by a wire 111.
  • Each first connection metal member 110 is connected to the first source sense terminal conductor layer 105 by a wire 112. That is, the source electrode of each first switching element Tr1 is connected to the first source sense terminal conductor layer 105 via the solder 136, the first connection metal member 110 and the wire 112.
  • the drain electrodes of the plurality of second switching elements Tr2 are joined to the surface of the second element bonding conductor layer 106 via the solder layer 137 (see FIG. 8), and the cathode electrodes of the plurality of second diode elements Di2 Are joined through the solder layer 138.
  • Each second switching element Tr 2 has a source electrode and a gate electrode on the surface opposite to the surface joined to the second element bonding conductor layer 106.
  • Each second diode element Di2 has an anode electrode on the surface opposite to the surface bonded to the second element bonding conductor layer 106.
  • Five second switching elements Tr2 are arranged side by side at intervals in the X direction, in the vicinity of the -Y direction side of the surface of the second element bonding conductor layer 106. Further, five second diode elements Di2 are arranged side by side at an interval in the X direction between the side on the + Y direction side of the second element bonding conductor layer 106 and the five second switching elements Tr2. There is. The five second diode elements Di2 are aligned with the five second switching elements Tr2 in the Y direction. The five second diode elements Di2 are also aligned with the five first switching elements Tr1 in the Y direction.
  • the second switching element Tr2 and the second diode element Di2 aligned in the Y direction are connected to the N terminal conductor layer 107 by the second connection metal member 120 extending in the substantially Y direction in plan view.
  • the second connection metal member 120 has a base end joined to the N terminal conductor layer 107 via the solder 139, and a tip end extends in the + Z direction, and a + Y direction from the tip end of the rise And a plate-like transverse portion disposed above the second switching element Tr2 and the second diode element Di2.
  • the tip of the lateral portion is joined to the anode electrode of the second diode element Di2 through the solder 140, and the middle of the length of the lateral portion is joined to the source electrode of the second switching element Tr2 through the solder 141.
  • the width (length in the X direction) of the second connection metal member 120 is shorter than the width (length in the X direction) of the second switching element Tr2.
  • the transverse portion of the second connection metal member 120 passes through the middle portion of the width of the second switching element Tr2.
  • each second switching element Tr 2 is connected to the second gate terminal conductor layer 108 by a wire 121.
  • the N terminal conductor layer 107 is connected to the second source sense terminal conductor layer 109 by a wire 122. That is, the source electrode of each second switching element Tr2 is connected to the second source sense terminal conductor layer 109 via the solder 141, the second connection metal member 120, the N terminal conductor layer 107, and the wire 122. ing.
  • the second assembly 200 includes a second insulating substrate 201, a plurality of third switching elements Tr3, a plurality of third diode elements Di3, a plurality of fourth switching elements Tr4, and a plurality of fourth diode elements Di4. .
  • the second insulating substrate 201 is substantially rectangular in a plan view, and is joined to the surface of the heat sink 62 such that the four sides are parallel to the four sides of the heat sink 62, respectively.
  • a second bonding conductor layer 202 (see FIG. 9) is formed on the surface (surface on the ⁇ Z direction side) of the second insulating substrate 201 on the side of the heat sink 62.
  • the second bonding conductor layer is bonded to the heat dissipation plate 62 via the solder layer 231.
  • a plurality of conductor layers for the upper arm circuit and a plurality of conductor layers for the lower arm circuit are formed on the surface (the surface on the + Z direction side) opposite to the heat sink 62 of the second insulating substrate 201 .
  • the plurality of conductor layers for the upper arm circuit include a third element bonding conductor layer 203, a third gate terminal conductor layer 204, and a third source sense terminal conductor layer 205.
  • the plurality of conductor layers for the lower arm circuit include a fourth element bonding conductor layer 206, a source conductor layer 207, a fourth gate terminal conductor layer 208, and a fourth source sense terminal conductor layer 209. .
  • the second insulating substrate 201 is made of AlN.
  • a substrate DBC: Direct Bonding Copper
  • the conductor layers 202 to 209 can be formed of the copper foil.
  • the third element bonding conductor layer 203 is disposed near the + Y direction side of the surface of the second insulating substrate 201, and has a rectangular shape elongated in the X direction in plan view.
  • the third element bonding conductor layer 203 has a protrusion extending in the + Y direction at its ⁇ X direction side end.
  • the source conductor layer 207 is disposed near the side on the ⁇ Y direction side of the surface of the second insulating substrate 201, and has a rectangular shape elongated in the X direction in plan view.
  • the fourth element bonding conductor layer 206 has a T shape in plan view, is disposed between the third element bonding conductor layer 203 and the source conductor layer 207, and has a rectangular shape elongated in the X direction in plan view. It includes an element bonding portion 206 a and an output terminal bonding portion 206 b extending along a side on the ⁇ X direction side of the second insulating substrate 201. The -X direction side end of the element bonding portion 206a is connected to the central length of the output terminal bonding portion 206b.
  • the third gate terminal conductor layer 204 is disposed between the third element bonding conductor layer 203 and the side of the second insulating substrate 201 on the + Y direction side, and has a rectangular shape elongated in the X direction in plan view.
  • the third source sense terminal conductor layer 205 is disposed between the third gate terminal conductor layer 204 and the side of the second insulating substrate 201 on the + Y direction side, and has a rectangular shape elongated in the X direction in plan view.
  • the fourth gate terminal conductor layer 208 is disposed between the source conductor layer 207 and the side of the second insulating substrate 201 on the -Y direction side, and has a rectangular shape elongated in the X direction in plan view.
  • the fourth source sense terminal conductor layer 209 is disposed between the fourth gate terminal conductor layer 208 and the side of the second insulating substrate 201 on the -Y direction side, and has a rectangular shape elongated in the X direction in plan view.
  • the comb-tooth-shaped terminal 85c of the first output terminal OUT1 and the comb-tooth-shaped terminal 86c of the second output terminal OUT2 are bonded to the surface of the output terminal bonding portion 206b of the fourth element bonding conductor layer 206. Since the terminal of the first output terminal OUT1 has a comb-like shape like the comb-like terminal 85c, when joining the first output terminal OUT1 to the output terminal joint portion 206b, for example, a head for ultrasonic bonding is combed The comb-like terminal 85c can be easily ultrasonically bonded to the output terminal bonding portion 206b by pressing the tip of the tooth-like terminal 85c.
  • the terminal of the second output terminal OUT2 has a comb-like shape like the comb-like terminal 86c
  • a head for ultrasonic bonding The comb-teeth-like terminal 86c can be easily ultrasonically bonded to the output terminal joint portion 206 by pressing the tip of the comb-teeth-like terminal 86c to the tip.
  • the base end portion of the first gate terminal G1 is joined to the third gate terminal conductor layer 204.
  • the base end of the first source sense terminal SS1 is joined to the third source sense terminal conductor layer 205.
  • the drain electrodes of the plurality of third switching elements Tr3 are joined to the surface of the third element bonding conductor layer 203 via the solder layer 232 (see FIG. 9) and the cathode electrodes of the plurality of third diode elements Di3. Are joined through the solder layer 233.
  • Each third switching element Tr3 has a source electrode and a gate electrode on the surface opposite to the surface joined to the third element bonding conductor layer 203.
  • Each third diode element Di3 has an anode electrode on the surface opposite to the surface joined to the third element bonding conductor layer 203.
  • Five third diode elements Di3 are arranged side by side at intervals in the X direction, in the vicinity of the + Y direction side of the surface of the third element bonding conductor layer 203.
  • five third switching elements Tr3 are arranged side by side at an interval in the X direction between the side on the -Y direction side of the third element bonding conductor layer 203 and the five third diode elements Di3. ing.
  • the five third switching elements Tr3 are aligned with the five third diode elements Di3 in the Y direction.
  • the third switching element Tr3 and the third diode element Di3 aligned in the Y direction are connected to the fourth element bonding conductor layer 206 by the third connection metal member 210 extending in the substantially Y direction in plan view. ing.
  • the third connection metal member 210 has a base end joined to the fourth element bonding conductor layer 206 via the solder 234, and a tip end extends from the block shape in the + Z direction, and from the tip end of the rise It extends in the + Y direction, and includes a plate-like transverse portion disposed above the third switching element Tr3 and the third diode element Di3.
  • the tip of the lateral portion is joined to the anode electrode of the third diode element Di3 through solder 235, and the middle portion of the length of the lateral portion is joined to the source electrode of the third switching element Tr3 through solder 236.
  • the width (length in the X direction) of the third connection metal member 210 is shorter than the width (length in the X direction) of the third switching element Tr3.
  • the transverse portion of the third connection metal member 210 passes through the middle portion of the width of the third switching element Tr3.
  • each third switching element Tr3 is connected to the third gate terminal conductor layer 204 by a wire 211.
  • Each third connection metal member 210 is connected to the third source sense terminal conductor layer 205 by a wire 212. That is, the source electrode of each third switching element Tr3 is connected to the third source sense terminal conductor layer 205 via the solder 236, the third connection metal member 210 and the wire 212.
  • the drain electrodes of the plurality of fourth switching elements Tr4 are joined to the surface of the fourth element bonding conductor layer 206 via the solder layer 237 (see FIG. 9) and the cathode electrodes of the plurality of fourth diode elements Di4. Are joined through the solder layer 238.
  • Each fourth switching element Tr4 has a source electrode and a gate electrode on the surface opposite to the surface joined to the fourth element bonding conductor layer 206.
  • Each fourth diode element Di4 has an anode electrode on the surface opposite to the surface joined to the fourth element bonding conductor layer 206.
  • Five fourth switching elements Tr4 are arranged side by side at intervals in the X direction, in the vicinity of the -Y direction side of the surface of the fourth element bonding conductor layer 206.
  • the five fourth diode elements Di4 are arranged side by side at an interval in the X direction between the side on the + Y direction side of the fourth element bonding conductor layer 206 and the five fourth switching elements Tr4. There is.
  • the five fourth diode elements Di4 are aligned with the five fourth switching elements Tr4 in the Y direction.
  • the five fourth diode elements Di4 are also aligned with the five third switching elements Tr3 in the Y direction.
  • the fourth switching element Tr4 and the fourth diode element Di4 aligned in the Y direction are connected to the source conductor layer 207 by a fourth connection metal member 220 extending in the substantially Y direction in plan view.
  • the fourth connection metal member 220 has a base end joined to the source conductor layer 207 via the solder 239, and a tip end extends in the + Z direction, and a block-like rise from the tip end of the rise in the + Y direction It is extended, and it consists of the plate-like transverse part arrange
  • the tip of the lateral portion is joined to the anode electrode of the fourth diode element Di4 through solder 240, and the middle of the length of the lateral portion is joined to the source electrode of the fourth switching element Tr4 through solder 241.
  • the width (length in the X direction) of the fourth connection metal member 220 is shorter than the width (length in the X direction) of the fourth switching element Tr4.
  • the transverse portion of the fourth connection metal member 220 passes through the middle portion of the width of the fourth switching element Tr4.
  • each fourth switching element Tr4 is connected to the fourth gate terminal conductor layer 208 by a wire 221.
  • the third element bonding conductor layer 203 of the second assembly 200 is connected to the first element bonding conductor layer 103 of the first assembly 100 by the first conductor layer connecting member 91.
  • the first conductor layer connecting member 91 is formed of an H-shaped plate-like body in plan view, and a pair of rectangular portions straddling the third element bonding conductor layer 203 and the first element bonding conductor layer 103, and these rectangles It is comprised from the connection part which connects the center part of a part. Since the first element bonding conductor layer 103 and the third element bonding conductor layer 203 are connected by the first conductor layer connecting member 91, the inductance can be reduced compared to, for example, the case of connecting by a wire.
  • the first conductor layer connecting member 91 has an H shape in plan view and the terminals have a comb-like shape, for example, in bonding the first conductor layer connecting member 91 to the first element bonding conductor layer 103
  • the ultrasonic bonding head can be pressed against the tip of the first conductor layer connecting member 91 to easily ultrasonically bond the first conductor layer connecting member 91 to the first element bonding conductor layer 103.
  • the fourth element bonding conductor layer 206 of the second assembly 200 is connected to the second element bonding conductor layer 106 of the first assembly 100 by the second conductor layer connecting member 92.
  • the second conductor layer connecting member 92 is formed of an H-shaped plate-like body in plan view, and a pair of rectangular portions straddling the fourth element bonding conductor layer 206 and the second element bonding conductor layer 106, and these rectangles It is comprised from the connection part which connects the center part of a part. Since the second element bonding conductor layer 106 and the fourth element bonding conductor layer 206 are connected by the second conductor layer connecting member 92, the inductance can be reduced compared to, for example, the case of connection by a wire.
  • the second conductor layer connecting member 92 is H-shaped in plan view and the terminals have a comb-like shape, for example, in bonding the second conductor layer connecting member 92 to the second element bonding conductor layer 106
  • the ultrasonic bonding head can be pressed against the tip of the second conductor layer connecting member 92 to easily ultrasonically bond the second conductor layer connecting member 92 to the second element bonding conductor layer 106.
  • the source conductor layer 207 of the second assembly 200 is connected to the N terminal conductor layer 107 of the first assembly 100 by the third conductor layer connecting member 93.
  • the third conductor layer connecting member 93 is formed of an H-shaped plate-like body in a plan view, and a pair of rectangular portions straddling the source conductor layer 207 and the N terminal conductor layer 107 and the central portions of these rectangular portions It is comprised from the connection part to connect. Since the conductor layer for N terminal 107 and the conductor layer for source 207 are connected by the third conductor layer connecting member 93, the inductance can be reduced compared to, for example, the case of connecting by a wire.
  • the third conductor layer connecting member 93 has an H shape in plan view and the terminals have a comb-like shape, for example, in bonding the third conductor layer connecting member 93 to the conductor layer 107 for N terminal,
  • the third conductor layer connecting member 93 can be easily ultrasonically bonded to the N terminal conductor layer 107 by pressing the head for sonic bonding against the tip of the third conductor layer connecting member 93.
  • the third gate terminal conductor layer 204 of the second assembly 200 is connected to the first gate terminal conductor layer 104 of the first assembly 100 via the wire 94.
  • the third source sense terminal conductor layer 205 of the second assembly 200 is connected to the first source sense terminal conductor layer 105 of the first assembly 100 via the wire 95.
  • the fourth gate terminal conductor layer 208 of the second assembly 200 is connected to the second gate terminal conductor layer 108 of the first assembly 100 via the wire 96.
  • FIG. 10 is an electric circuit diagram for explaining the electrical configuration of the semiconductor module 61. As shown in FIG. In FIG. 10, two output terminals OUT1 and OUT2 are shown as one output terminal OUT.
  • the plurality of first switching elements Tr1 and the plurality of first diode elements Di1 provided in the first assembly 100 and the plurality of third switching elements Tr3 and the plurality of third diode elements Di3 provided in the second assembly 200 An upper arm circuit (high side circuit) 301 is formed in parallel between the 1 power supply terminal P and the output terminal OUT.
  • the plurality of second switching elements Tr2 and the plurality of second diode elements Di2 provided in the first assembly 100 and the plurality of fourth switching elements Tr4 and the plurality of fourth diode elements Di4 provided in the second assembly 200 have outputs
  • a lower arm circuit (low side circuit) 302 is formed between the terminal OUT and the second power supply terminal N.
  • Upper arm circuit 301 and lower arm circuit 302 are connected in series between first power supply terminal P and second power supply terminal N, and output to connection point 303 between upper arm circuit 301 and lower arm circuit 302.
  • the terminal OUT is connected.
  • This half bridge circuit can be used as a single phase bridge circuit. Further, by connecting a plurality (for example, three) of this half bridge circuit (semiconductor module 1) in parallel to a power supply, a bridge circuit of a plurality of phases (for example, three phases) can be configured.
  • the first to fourth switching elements Tr1 to Tr4 are configured by N-channel DMOS (Double-Diffused Metal Oxide Semiconductor) field effect transistors.
  • the first to fourth switching elements Tr1 to Tr4 are high-speed switching type MOSFETs (SiC-DMOS) composed of SiC semiconductor devices.
  • the first to fourth diode elements Di1 to Di4 are formed of Schottky barrier diodes (SBDs).
  • the first to fourth diode elements Di1 to Di4 are formed of SiC semiconductor devices (SiC-SBD).
  • a first diode element Di1 is connected in parallel to each first switching element Tr1.
  • a third diode element Di3 is connected in parallel to each third switching element Tr3.
  • the drains of the first switching elements Tr1 and the third switching elements Tr3 and the cathodes of the first diode elements Di1 and the third diode elements Di3 are connected to the first power supply terminal P.
  • the anodes of the plurality of first diode elements Di1 are connected to the sources of the corresponding first switching elements Tr1, and the sources of the first switching elements Tr1 are connected to the output terminal OUT.
  • the anodes of the plurality of third diode elements Di3 are connected to the sources of the corresponding third switching elements Tr3, and the sources of the third switching elements Tr3 are connected to the output terminal OUT.
  • the gates of the plurality of first diode elements Di1 and the plurality of third diode elements Di3 are connected to the first gate terminal G1.
  • the sources of the plurality of first switching elements Tr1 and the plurality of third switching elements Tr3 are also connected to the first source sense terminal SS1.
  • the source of the first switching element Tr1 is a first source via the solder 136, the first connection metal member 110, the wire 112, the first source sense terminal conductor layer 105, the wire 95, and the third source sense terminal conductor layer 205. It is connected to the source sense terminal SS1. Therefore, between the source of first switching element Tr1 and first source sense terminal SS1, a wire including resistance (external resistance) R1 parasitic on the current path formed by solder 136 and first connection metal member 110. There is resistance.
  • the wiring resistance between the source of the first switching element Tr1 and the first source sense terminal SS1 is an external resistance R1 as compared to the case where one end of the wire 112 is directly connected to the source of the first switching element Tr1. It is big by the amount of.
  • the source of the third switching element Tr3 is connected to the first source sense terminal SS1 via the solder 236, the third connection metal member 210, the wire 212, and the third source sense terminal conductor layer 205. Therefore, between the source of the third switching element Tr3 and the first source sense terminal SS1, a wire including a resistance (external resistance) R3 parasitic on the current path formed by the solder 236 and the third connection metal member 210. There is resistance.
  • the wiring resistance between the source of the third switching element Tr3 and the first source sense terminal SS1 is an external resistance R3 as compared to the case where one end of the wire 212 is directly connected to the source of the third switching element Tr3. It is big by the amount of.
  • a second diode element Di2 is connected in parallel to each second switching element Tr2.
  • a fourth diode element Di4 is connected in parallel to each fourth switching element Tr4.
  • the drains of the second switching elements Tr2 and the fourth switching elements Tr4 and the cathodes of the second diode elements Di2 and the fourth diode elements Di4 are connected to the output terminal OUT.
  • the anodes of the plurality of second diode elements Di2 are connected to the sources of the corresponding second switching elements Tr2, and the sources of the second switching elements Tr2 are connected to the second power supply terminal N.
  • the anodes of the plurality of fourth diode elements Di4 are connected to the sources of the corresponding fourth switching elements Tr4, and the sources of the fourth switching elements Tr4 are connected to the second power supply terminal N.
  • the gates of the plurality of second diode elements Di2 and the plurality of fourth diode elements Di4 are connected to the second gate terminal G2.
  • the sources of the plurality of second switching elements Tr2 and the plurality of fourth switching elements Tr4 are also connected to the second source sense terminal SS2.
  • the source of the second switching element Tr2 is connected to the second source sense terminal SS2 through the solder 141, the second connection metal member 120, the N terminal conductor layer 107, the wire 122 and the second source sense terminal conductor layer 109. It is done. Therefore, between the source of the second switching element Tr2 and the second source sense terminal SS2, the resistance parasitic on the current path formed by the solder 141, the second connection metal member 120 and the conductor layer 107 for N terminal ( There is a wiring resistance including an external resistance R2. In this embodiment, the wiring resistance between the source of the second switching element Tr2 and the second source sense terminal SS2 is an external resistance R2 compared to the case where one end of the wire 212 is directly connected to the source of the second switching element Tr2. It is big by the amount of.
  • the source of the fourth switching element Tr4 is the solder 241, the fourth connecting metal member 220, the source conductor layer 207, the third conductor layer connecting member 93, the N terminal conductor layer 107, the wire 122, and the second source sense terminal It is connected to the second source sense terminal SS2 via the conductor layer 109. Therefore, the current formed by the solder 241, the fourth connecting metal member 220, the third conductor layer connecting member 93, and the N terminal conductor layer 107 between the source of the fourth switching element Tr4 and the fourth source sense terminal SS2.
  • the wiring resistance between the source of the fourth switching element Tr4 and the second source sense terminal SS2 directly connects the source of the fourth switching element Tr4 to the second source sense terminal conductor layer 109 by a wire.
  • the external resistance R4 is larger than in the case of
  • each second connection metal member 120 is connected by the wire 122A. It may be connected to the two-source sense terminal conductor layer 109.
  • each fourth connection metal member 220 is connected to the fourth source sense terminal conductor layer 209 by the wire 122 B, and the fourth source sense terminal conductor layer 209. May be connected to the second source sense terminal conductor layer 109 by a wire not shown.
  • switching device 2 resin package 3 source terminal 4 sense source terminal 5 gate terminal 6 drain terminal 11 semiconductor chip 12 drain pad 13 source pad 14 gate pad 16 source wire 17 sense source wire 19 MOSFET 22, R 1 to R 4 External resistance 31 inverter circuit 32 first switching device 33 second switching device 34 third switching device 35 fourth switching device 40 controller 41 power supply 42 load 51 amplifier circuit 52 first switching circuit 53 gate resistor 54 second switching circuit 55 current interrupting resistor 56 over current detection circuit 57 resistor for current detection 58 comparison circuit 59 voltage monitoring unit 61 semiconductor module Tr1 to Tr4 switching element Di1 to Di4 Di1 to Di4

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Abstract

　スイッチングデバイス１は、ゲートパッド１４、ソースパッド１３およびドレインパッド１２を有し、ソース－ドレイン間に電位差を与えた状態でゲート－ソース間に駆動電圧を与えることによって、ソース－ドレイン間がオン／オフ制御されるＳｉＣ半導体チップ１１と、ソースパッド１３に電気的に接続され、駆動電圧を与えるためのセンスソース端子４と、センスソース端子４とソースパッド１３との間の電流経路に介在され、センスソース端子４から分離された所定の大きさの外部抵抗（ソース用ワイヤ１６）とを含む。

Description

スイッチングデバイスおよび電子回路
　本発明は、ＳｉＣが用いられたスイッチングデバイス、およびこれを備える電子回路（たとえば、インバータ回路、コンバータ回路等）に関する。
　インバータ回路、コンバータ回路等の電子回路に用いられるスイッチングデバイスは、一般的に、電流容量を大きくするために並列に接続された複数のスイッチング素子から構成されている。スイッチング素子として、Ｓｉスイッチング素子の他、ＳｉＣスイッチング素子が知られている。ＳｉＣスイッチング素子は、たとえば、ＳｉＣ－ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、ＳｉＣ－バイポーラトランジスタ（Bipolar Transistor）、ＳｉＣ－ＪＦＥＴ（Junction Field Effect Transistor）、ＳｉＣ－ＩＧＢＴ（Insulated Gate Bipolar Transistor）等を含む。
特開２００５－１３７０７２号公報
　ＳｉＣスイッチングデバイス（ＭＯＳＦＥＴ）が組み込まれた電子回路では、たとえば、デバイスに電源電圧が直接与えられて短絡が発生すると、デバイスに過電流（短絡電流）が流れる場合がある。この場合、デバイスのゲート端子を接地することによって当該短絡電流が遮断されるが、遮断までに一定の時間を要する。たとえば、過電流が検出されてから１０μｓｅｃ（マイクロ秒）程度必要である。
　しかしながら、各デバイスが備える短絡耐量内で遮断できないと、短絡電流による熱暴走によってデバイスが熱破壊する場合がある。
　本発明の目的は、スイッチング素子のスイッチング性能に与える影響が少なく、デバイスの短絡耐量を向上させることができるスイッチングデバイス、およびこれを備える電子回路を提供することである。
　この発明によるスイッチングデバイスは、第１電極、第２電極および第３電極を有し、前記第２電極－第３電極間に電位差を与えた状態で前記第１電極－第２電極間に駆動電圧を与えることによって、前記第２電極－第３電極間がオン／オフ制御されるＳｉＣスイッチング素子と、前記第２電極に電気的に接続され、前記駆動電圧を与えるための駆動用端子と、前記駆動用端子と前記第２電極との間の電流経路に介在され、少なくとも前記駆動用端子および前記第２電極の一方から分離された所定の大きさの外部抵抗とを含む。
　この構成によれば、駆動用端子と第２電極との間の電流経路に、外部抵抗が直列に介在している。これにより、駆動用端子と第２電極との間をボンディングワイヤ等で直接接続して当該電流経路を形成する場合に比べて、第２電極－第３電極間に過電流が流れたときに第１電極－第２電極間にかかる電圧を、当該外部抵抗での電圧降下によって低減することができる。その結果、デバイスの短絡耐量を向上させることができる。
　一方、当該外部抵抗の抵抗値を適切に定めておくことによって、第２電極－第３電極間を流れる電流が比較的小さいときや定格値のときには、当該外部抵抗における電圧降下を小さくすることができる。その場合には、第１電極－第２電極間にかかる電圧の低下を抑制でき、スイッチング動作に必要十分な駆動電圧をスイッチング素子に与えることができる。つまり、スイッチング素子のスイッチング性能に与える影響が少なくて済む。
　この発明の一実施形態では、前記オン制御によって流れる電流を出力するための出力端子と、前記出力端子と前記第２電極とを接続する導電部材とを含み、前記外部抵抗は、前記導電部材を含む。
　この構成によれば、電流出力用の導電部材を外部抵抗として利用するので、部品点数を増やすことなく低コストで、上記した短絡耐量の向上の効果を実現することができる。
　この発明の一実施形態では、前記導電部材は、前記出力端子と前記第２電極との間に張られたボンディングワイヤを含む。
　この構成によれば、ボンディングワイヤの抵抗値は、その構成材料、長さおよびワイヤ径等によって予め固定された値である。そのため、出力端子と第２電極との間のワイヤの本数を適宜増減させることによって、外部抵抗の抵抗値を簡単に調節することができる。
　この発明の一実施形態では、前記ＳｉＣスイッチング素子、前記駆動用端子および前記外部抵抗を封止している樹脂パッケージを含む。
　この構成によれば、外部抵抗が樹脂パッケージで封止されているので、スイッチングデバイスを従来のレイアウトで実装することができる。
　この発明の一実施形態では、前記第１電極がゲート電極であり、前記第２電極がソース電極であり、前記第３電極がドレイン電極であり、前記駆動用端子がセンスソース端子である。すなわち、本発明のスイッチングデバイスは、ＭＯＳＦＥＴであってもよい。
　この発明の一実施形態では、前記第１電極がゲート電極であり、前記第２電極がエミッタ電極であり、前記第３電極がコレクタ電極であり、前記駆動用端子がセンスエミッタ端子である。すなわち、本発明のスイッチングデバイスは、ＩＧＢＴであってもよい。
　この発明の一実施形態では、前記第１電極がベース電極であり、前記第２電極がエミッタ電極であり、前記第３電極がコレクタ電極であり、前記駆動用端子がセンスエミッタ端子である。すなわち、本発明のスイッチングデバイスは、バイポーラトランジスタであってもよい。
　この発明による電子回路は、前記本発明のスイッチングデバイスと、前記スイッチングデバイスに過電流が流れていることを検出するための過電流検出回路と、前記過電流検出回路によって過電流が検出されたときに、前記スイッチングデバイスに流れる電流を遮断するための過電流保護回路とを含む。
　この構成によれば、本発明のスイッチングデバイスを備えているので、スイッチング素子のスイッチング性能に与える影響が少なく、スイッチングデバイスの短絡耐量を向上させることができる電子回路を提供することができる。
　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の一実施形態に係るスイッチングデバイスの模式図である。 図２は、図１のスイッチングデバイスの電気回路図である。 図３は、本発明の一実施形態に係るインバータ回路の電気回路図である。 図４は、図１のスイッチングデバイスが複数搭載されたモジュールの電気的構成を示す電気回路図である。 図５は、ゲート駆動回路の電気的構成を示す電気回路図である。 図６は、図１のスイッチングデバイスのゲート－ソース間電圧と短絡耐量との関係を示すグラフである。 図７は、半導体モジュールの構成を説明するための平面図である。 図８は、図７のVIII－VIII線に沿う図解的な断面図である。 図９は、図７のIX－IX線に沿う図解的な断面図である。 図１０は、図７に示す半導体モジュールの電気回路図である。
　以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
　図１は、本発明の一実施形態に係るスイッチングデバイス１の模式図である。図２は、図１のスイッチングデバイス１の電気回路図である。なお、図１では、スイッチングデバイス１の構成の明瞭化のため、半導体チップ１１の１つの角部（破線ハッチング領域）を透視して表している。
　スイッチングデバイス１は、扁平な直方体形状の樹脂パッケージ２と、当該樹脂パッケージ２に封止された本発明の出力端子の一例としてのソース端子３（Ｓ）、本発明の駆動用端子の一例としてのセンスソース端子４（ＳＳ）、ゲート端子５（Ｇ）およびドレイン端子６（Ｄ）とを含む。
　４つの端子３～６は、それぞれ、所定の形状に形成された金属板からなり、樹脂パッケージ２の一側面からそれに対向する側面に向かって順に配置されている。
　この実施形態では、ソース端子３およびドレイン端子６は、それぞれ、四角形状のアイランド７，８および当該アイランド７，８の一辺から直線状に延びる細長い長方形状の端子部分９，１０を含む形状に形成されている。センスソース端子４およびゲート端子５は、端子部分９，１０と同様に細長い長方形状に形成されている。ソース端子３の端子部分９、センスソース端子４、ゲート端子５およびドレイン端子６の端子部分１０は、互いに平行な状態で配置されている。
　ドレイン端子６（アイランド８の中央部）上には、本発明のＳｉＣスイッチング素子の一例としての半導体チップ１１が設置されている。半導体チップ１１の裏面には、本発明の第３電極の一例としてのドレインパッド１２がほぼ全面に形成されており、このドレインパッド１２がアイランド８に接合されている。これにより、半導体チップ１１のドレインパッド１２とドレイン端子６とは電気的に接続されている。半導体チップ１１の表面には、本発明の第２電極の一例としてのソースパッド１３と、本発明の第１電極の一例としてのゲートパッド１４とが形成されている。
　ソースパッド１３は、平面視略正方形状であり、半導体チップ１１の表面のほぼ全域を覆うように形成されている。ソースパッド１３には、その一辺の中央付近に除去領域１５が形成されている。除去領域１５は、ソースパッド１３が形成されていない領域である。除去領域１５には、ゲートパッド１４が配置されている。ゲートパッド１４とソースパッド１３との間には間隔が設けられており、これらは互いに絶縁されている。
　ソースパッド１３とソース端子３との間には、本発明の導電部材の一例としての複数のソース用ワイヤ１６（ボンディングワイヤ）が張られており、ソース用ワイヤ１６によってソースパッド１３とソース端子３とが電気的に接続されている。この実施形態では、４本の同じ長さのソース用ワイヤ１６が、互いに平行に設けられている。したがって、ソース用ワイヤ１６一つ一つの抵抗を一定の値に統一することができる。また、ソース端子３（アイランド７）とセンスソース端子４との間には、センスソース用ワイヤ１７（ボンディングワイヤ）が張られている。これにより、センスソース端子４は、センスソース用ワイヤ１７およびソース用ワイヤ１６を含む電流経路を介して、ソースパッド１３に電気的に接続されている。
　このように、図１に破線で示す従来ワイヤ２１のようにセンスソース端子４とソースパッド１３とを直接接続するのではなく、センスソース用ワイヤ１７の一端がソースパッド１３から分離してソース端子３に接続されている。これにより、図２に示すように、センスソース端子４とソースパッド１３との間に、ソース用ワイヤ１６の構成材料、長さおよびワイヤ径等に応じた抵抗値ｒを有する外部抵抗２２を直列に接続することができる。つまり、この実施形態に係るスイッチングデバイス１では、センスソースの位置を、半導体チップ１１のソース端（ソースパッド１３）から離して、その間にワイヤや配線等を介在させることによって、半導体チップ１１にゲート－ソース間電圧を与える際の寄生抵抗となる外部ゲート抵抗（外部抵抗２２）が備えられている。
　ゲートパッド１４とゲート端子５との間には、ゲート用ワイヤ１８（ボンディングワイヤ）が張られており、ゲート用ワイヤ１８によってゲートパッド１４とゲート端子５とが電気的に接続されている。
　また、半導体チップ１１は、この実施形態では、図２に示すように、ＳｉＣが用いられたＭＯＳＦＥＴ１９（ＳｉＣ－ＭＯＳＦＥＴ）およびボディダイオード２０を含む。ＭＯＳＦＥＴ１９のソース、ドレインおよびゲートが、それぞれ、ソースパッド１３、ドレインパッド１２およびゲートパッド１４に電気的に接続されている。なお、半導体チップ１１内に形成されるスイッチング素子は、ＭＯＳＦＥＴ以外の素子であってもよい。たとえば、当該スイッチング素子は、ＳｉＣ－ＩＧＢＴ、ＳｉＣ－バイポーラトランジスタ、ＳｉＣ－ＪＦＥＴ等であってもよい。スイッチング素子がＳｉＣ－ＩＧＢＴの場合には、ソースパッド１３、ドレインパッド１２、ゲートパッド１４およびセンスソース端子４が、それぞれ、ＳｉＣ－ＩＧＢＴのエミッタパッド、コレクタパッド、ゲートパッドおよびセンスエミッタ端子に対応する。また、スイッチング素子がＳｉＣ－バイポーラトランジスタの場合には、ソースパッド１３、ドレインパッド１２、ゲートパッド１４およびセンスソース端子４が、それぞれ、ＳｉＣ－バイポーラトランジスタのエミッタパッド、コレクタパッド、ベースパッドおよびセンスエミッタ端子に対応する。
　そして、樹脂パッケージ２は、半導体チップ１１、各ワイヤ１６～１８全体、ソース端子３のアイランド７全体および端子部分９の一部、センスソース端子４およびゲート端子５のそれぞれ一部、およびドレイン端子６のアイランド８全体および端子部分１０の一部を封止している。樹脂パッケージ２の側面からは、ソース端子３の端子部分９、センスソース端子４、ゲート端子５およびドレイン端子６の端子部分１０のそれぞれ一部が露出している。
　図３は、本発明の一実施形態に係るインバータ回路３１の電気回路図である。図４は、図１のスイッチングデバイス１が複数搭載されたスイッチングモジュール４３の電気的構成を示す電気回路図である。
　本発明の電子回路の一例としてのインバータ回路３１は、第１～第４のスイッチングデバイス３２～３５と、第１～第４のゲート駆動回路３６～３９と、制御部４０とを含む。
　第１～第４のスイッチングデバイス３２～３５は、それぞれ、前述のスイッチングデバイス１で構成されている。なお、図３では、図２で示した回路要素のうち図３の説明で必要なものを選択的に示している。また、第１～第４のスイッチングデバイス３２～３５は、たとえば、図４に第１のスイッチングデバイス３２を代表例として示すように、複数のスイッチングデバイス１が並列に接続されて構成されたスイッチングモジュール４３としてインバータ回路３１に組み込まれていてもよい。
　第１のスイッチングデバイス３２のドレイン端子６は、電源４１の正極端子に接続されている。第１のスイッチングデバイス３２のソース端子３は、第２のスイッチングデバイス３３のドレイン端子６に接続されている。第１のスイッチングデバイス３２のゲート端子５および第１のスイッチングデバイス３２のセンスソース端子４は、第１のゲート駆動回路３６に接続されている。
　第２のスイッチングデバイス３３のソース端子３は、電源４１の負極端子に接続されている。第２のスイッチングデバイス３３のゲート端子５および第２のスイッチングデバイス３３のセンスソース端子４は、第２のゲート駆動回路３７に接続されている。
　第３のスイッチングデバイス３４のドレイン端子６は、電源４１の正極端子に接続されている。第３のスイッチングデバイス３４のソース端子３は、第４のスイッチングデバイス３５のドレイン端子６に接続されている。第３のスイッチングデバイス３４のゲート端子５および第３のスイッチングデバイス３４のセンスソース端子４は、第３のゲート駆動回路３８に接続されている。
　第４のスイッチングデバイス３５のソース端子３は、電源４１の負極端子に接続されている。第４のスイッチングデバイス３５のゲート端子５および第４のスイッチングデバイス３５のセンスソース端子４は、第４のゲート駆動回路３９に接続されている。第１のスイッチングデバイス３２と第２のスイッチングデバイス３３との接続点と、第３のスイッチングデバイス３４と第４のスイッチングデバイス３５との接続点との間には、負荷４２が接続されている。
　制御部４０は、ＣＰＵとそのプログラム等を記憶したメモリ（ＲＯＭ、ＲＡＭ等）を含むマイクロコンピュータからなる。制御部４０は、第１のスイッチングデバイス３２のＭＯＳＦＥＴ１９に対する第１のゲート制御信号ＣＧ１、第２のスイッチングデバイス３３のＭＯＳＦＥＴ１９に対する第２のゲート制御信号ＣＧ２、第３のスイッチングデバイス３４のＭＯＳＦＥＴ１９に対する第３のゲート制御信号ＣＧ３および第４のスイッチングデバイス３５のＭＯＳＦＥＴ１９に対する第４のゲート制御信号ＣＧ４を生成して、第１～第４のゲート駆動回路３６～３９にそれぞれ与える。
　各ゲート駆動回路３６，３７，３８，３９は、それぞれ、制御部４０から与えられたゲート制御信号ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４に基づいて、第１のスイッチングデバイス３２、第２のスイッチングデバイス３３、第３のスイッチングデバイス３４および第４のスイッチングデバイス３５に対するゲート駆動信号ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４をそれぞれ生成して出力する。これにより、第１～第４のスイッチングデバイス３２～３５が駆動制御される。
　このようなインバータ回路３１では、たとえば、第１のスイッチングデバイス３２と第４のスイッチングデバイス３５とがオンされる。この後、これらのスイッチングデバイス３２，３５がオフされることによって、全てのスイッチングデバイス３２～３５がオフ状態とされる。所定のデットタイム期間が経過すると、今度は、第２のスイッチングデバイス３３と第３のスイッチングデバイス３４とがオンされる。この後、これらのスイッチングデバイス３３，３４がオフされることによって、全てのスイッチングデバイス３２～３５がオフ状態とされる。所定のデットタイム期間が経過すると、再び第１のスイッチングデバイス３２と第４のスイッチングデバイス３５とがオンされる。このような動作が繰り返されることによって、負荷４２が交流駆動される。
　各ゲート駆動回路３６，３７，３８，３９は、対応するスイッチングデバイス３２，３３，３４，３５に電源４１の電圧が直接与えられるような短絡等が発生したときに、当該スイッチングデバイス３２，３３，３４，３５を保護するための過電流保護機能を備えている。スイッチングデバイス３２，３３，３４，３５に電源４１の電圧が直接与えられるような短絡が発生する場合には、たとえば、負荷４２が短絡した場合、電源４１の正極端子と負極端子との間に直列に接続された２つのスイッチングデバイス（３２，３３；３４，３５）が同時にオンした場合、電源４１の正極端子と負極端子との間に直列に接続された２つのスイッチングデバイス（３２，３３；３４，３５）のいずれか一方が短絡故障した場合等がある。各ゲート駆動回路３６，３７，３８，３９の構成は同じなので、以下、第１のゲート駆動回路３６の過電流保護機能について詳しく説明する。
　図５は、ゲート駆動回路３６の電気的構成を示す電気回路図である。
　第１のゲート駆動回路３６は、増幅回路５１と、第１の切替回路５２と、ゲート抵抗５３と、第２の切替回路５４と、電流遮断抵抗５５と、過電流検出回路５６とを含む。
　増幅回路５１の入力端子には、制御部４０からのゲート制御信号ＣＧ１が入力される。増幅回路５１は、ゲート制御信号ＣＧ１を増幅してゲート駆動信号ＤＧ１を生成する。増幅回路５１の出力端子は、第１の切替回路５２の一方の入力端子ａに接続されている。第１の切替回路５２は、２つの入力端子ａ，ｂと１つの出力端子ｃを有しており、いずれか一方の入力端子ａ，ｂを選択して、出力端子ｃに接続する。第１の切替回路５２の他方の入力端子ｂはオープン状態とされている。第１の切替回路５２の出力端子ｃはゲート抵抗５３を介して第１のスイッチングデバイス３２のゲート端子５に接続されている。第１の切替回路５２は、過電流検出回路５６の出力によって制御される。
　第２の切替回路５４は、１つの入力端子ｄと２つの出力端子ｅ，ｆを有しており、いずれか一方の出力端子ｅ，ｆを選択して、入力端子ｄを選択した出力端子に接続する。入力端子ｄは、ゲート抵抗５３と第１のスイッチングデバイス３２のゲート端子５との接続点に、電流遮断抵抗５５を介して接続されている。一方の出力端子ｅは、オープン状態とされている。他方の出力端子ｆは、接地されている。第２の切替回路５４は、過電流検出回路５６の出力によって制御される。なお、ゲート抵抗５３の抵抗値をｒ１とし、電流遮断抵抗５５の抵抗値をｒ２とする。後述するように、ｒ２はｒ１より大きな値に設定されている。
　過電流検出回路５６は、電流検出用抵抗５７と比較回路５８とを含む。電流検出用抵抗５７の一端は第１のスイッチングデバイス３２のセンスソース端子４に接続され、電流検出用抵抗５７の他端は接地されている。電流検出用抵抗５７の端子間電圧（電圧降下量）は、第１のスイッチングデバイス３２のＭＯＳＦＥＴ１９を流れる電流ＩDの大きさに応じた値となる。電流検出用抵抗５７の端子間電圧は、比較回路５８に与えられる。比較回路５８は、電流検出用抵抗５７の端子間電圧と基準電圧とを比較することによって、過電流状態であるか否かを判定し、その判定結果を表す判定信号を出力する。具体的には、比較回路５８は、電流検出用抵抗５７の端子間電圧が基準電圧より大きいときに、過電流状態であると判定する（過電流を検出する）。
　過電流検出回路５６によって過電流が検出されていない状態（通常時）においては、第２の切替回路５４は、第１出力端子ｅを選択して、入力端子ｄを第１出力端子ｅに接続する。これにより、第２の切替回路５４の入力端子ｄはハイインピーダンス状態となる。また、第１の切替回路５２は、第１入力端子ａを選択して、第１入力端子ａを出力端子ｃに接続する。これにより、増幅回路５１によって生成されたゲート駆動信号ＤＧ１が、ゲート抵抗５３を介して、第１のスイッチングデバイス３２のゲート端子５に与えられる。このゲート駆動信号ＤＧ１によって、第１のスイッチングデバイス３２のＭＯＳＦＥＴ１９が駆動制御される。
　過電流検出回路５６によって過電流が検出されたときには、第１の切替回路５２は、第２入力端子ｂを選択して、出力端子ｃを第２入力端子ｂに接続する。これにより、第１の切替回路５２の出力端子ｃはハイインピーダンス状態となる。また、第２の切替回路５４は、第２出力端子ｆを選択して、入力端子ｄを第２出力端子ｆに接続する。これにより、第２の切替回路５４の入力端子ｄは接地される。
　つまり、第１のスイッチングデバイス３２のゲート端子５が電流遮断抵抗５５を介して接地される。この結果、第１のスイッチングデバイス３２のゲート－ソース間電圧Ｖｇｓが低減され、第１のスイッチングデバイス３２のＭＯＳＦＥＴ１９に流れるドレイン電流ＩD（短絡電流）が遮断される。短絡電流の遮断速度は、電流遮断抵抗５５の抵抗値ｒ２によって変化する。電流遮断抵抗５５の抵抗値ｒ２が大きいほど、短絡電流の遮断速度が遅くなる。なお、電流遮断抵抗５５の抵抗値ｒ２は、ゲート抵抗５３の抵抗値ｒ１より大きい。この実施形態では、ゲート抵抗５３の抵抗値ｒ１は、たとえば、３．９[Ω]であり、電流遮断抵抗５５の抵抗値ｒ２は、たとえば、３３[Ω]である。
　第１のスイッチングデバイス３２のゲート端子５を接地することによって当該短絡電流が遮断されるが、遮断までに一定の時間を要する。たとえば、過電流が検出されてから１０μｓｅｃ（マイクロ秒）程度必要である。しかしながら、第１のスイッチングデバイス３２が備える短絡耐量ｔｓｃ内で遮断できないと、短絡電流ＩDによる熱暴走によって第１のスイッチングデバイス３２が熱破壊する場合がある。
　そこで、この実施形態では、前述したように、ＭＯＳＦＥＴ１９のソース端とセンスソース端子４との間に、ソース用ワイヤ１６（図２参照）の構成材料、長さおよびワイヤ径等に応じた抵抗値ｒを有する外部抵抗２２が直列に接続されている。
　そのため、図５に破線で示す従来ワイヤ２１のようにセンスソース端子４をＭＯＳＦＥＴ１９のソース端に直接接続する場合に比べて、ＭＯＳＦＥＴ１９のソース－ドレイン間に過電流ＩDが流れたときのゲート－ソース間電圧Ｖｇｓを、当該外部抵抗２２での電圧降下（－ＩD・ｒ）によって低減することができる。
　図６は、図１のスイッチングデバイス１のゲート－ソース間電圧Ｖｇｓと短絡耐量ｔｓｃとの関係を示すグラフである。具体的には、図１に示すスイッチングデバイス１と同様な構造を有する２種のデバイスの試料を作成し、一方のＭＯＳＦＥＴ１９をＤＭＯＳ（Double-Diffused MOSFET）として形成し、他方のＭＯＳＦＥＴ１９をＴＭＯＳ（Trench MOSFET）として形成して短絡試験を行った結果を示す。
　図６に示すように、ＤＭＯＳおよびＴＭＯＳのいずれの場合でも、ゲート－ソース間電圧Ｖｇｓが下がるに従って短絡耐量ｔｓｃが向上していることが分かる。したがって、図５に示すように、過電流ＩDが流れたときのゲート－ソース間電圧Ｖｇｓを外部抵抗２２での電圧降下（－ＩD・ｒ）によって低減できれば、それによって第１のスイッチングデバイス３２の短絡耐量を向上させることができる。その結果、十分な余裕を持って、ゲート端子５の接地によって短絡電流ＩDを遮断することができる。
　しかも、ソース用ワイヤ１６（図２参照）の構成材料、長さおよびワイヤ径等を適宜調節して外部抵抗２２の抵抗値を適切に定めておくことによって、ソース－ドレイン間を流れるドレイン電流ＩDが比較的小さいときや定格値のときには、当該外部抵抗２２における電圧降下を小さくすることができる。たとえば、この実施形態では、ドレイン電流ＩDが比較的低いときにはゲート－ソース間電圧Ｖｇｓが１８．５Ｖ程度となり、ドレイン電流ＩDが定格値のときにはゲート－ソース間電圧Ｖｇｓが１８．０Ｖ程度となり、ドレイン電流ＩDが定格値の４～５倍のときにはゲート－ソース間電圧Ｖｇｓが１６．５Ｖ程度となるように、外部抵抗２２の抵抗値ｒをＩD×１／１００ｍΩ～５×ＩD×１／１００ｍΩに定めている。これにより、ドレイン電流ＩDが比較的小さいときや定格値の場合に、ゲート－ソース間電圧Ｖｇｓの低下を抑制でき、スイッチング動作に必要十分な駆動電圧をＭＯＳＦＥＴ１９に与えることができる。つまり、ＭＯＳＦＥＴ１９のスイッチング性能に与える影響が少なくて済む。
　また、この実施形態では、スイッチングデバイス１の電流出力用のソース用ワイヤ１６を外部抵抗２２として利用するので、部品点数を増やすことなく低コストで、上記した短絡耐量の向上の効果を実現することができる。
　さらに、この実施形態では、外部抵抗２２が樹脂パッケージ２で封止されているので、スイッチングデバイス１を従来のレイアウトで実装することができる。
　以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
　たとえば、前述の実施形態では、１つの電流遮断抵抗５５を用いて短絡電流を遮断しているが、複数の電流遮断抵抗を用いて電流遮断時の遮断速度を段階的に変化させるようにしてもよい。
　たとえば、過電流検出時に、図５において、ゲート抵抗５３を第１の電流遮断抵抗として用い、電流遮断抵抗５５を第２の電流遮断抵抗として用いる場合について説明する。第２の電流遮断抵抗（電流遮断抵抗５５）の抵抗値ｒ２は、第１の電流遮断抵抗（ゲート抵抗５３）の抵抗値ｒ１より大きく設定されている。たとえば、抵抗値ｒ１は３．９[Ω]であり、抵抗値ｒ２は３３[Ω]である。
　この場合には、第１の切替回路５２は、図５に破線で示すように、第３入力端子ｇを有している。第３の入力端子ｇは接地されている。また、ゲート駆動回路３６は、図５に破線で示すように、第１のスイッチングデバイス３２のゲート－ソース間電圧Ｖｇｓを監視する電圧監視部５９を備えている。
　過電流検出回路５６によって過電流が検出されたときには、第１の切替回路５２は、第２入力端子ｂを選択して、出力端子ｃを第２入力端子ｂに接続する。これにより、第１の切替回路５２の出力端子ｃはハイインピーダンス状態となる。また、第２の切替回路５４は、第２出力端子ｆを選択して、入力端子ｄを第２出力端子ｆに接続する。これにより、第２の切替回路５４の入力端子ｄは接地される。
　つまり、第１のスイッチングデバイス３２のゲート端子５が第２の電流遮断抵抗５５を介して接地される。この結果、第１のスイッチングデバイス３２のゲート－ソース間電圧Ｖｇｓが低減される。この場合、第２の電流遮断抵抗５５の抵抗値は、第１の電流遮断抵抗３３の抵抗値より大きく設定されているため、第１のスイッチングデバイス３２のゲート端子５を第１の電流遮断抵抗３３を介して接地する場合に比べて電流遮断速度は遅い。ゲート－ソース間電圧Ｖｇｓが減少し、ゲート－ソース間電圧Ｖｇｓが第１のスイッチングデバイス３２のオン抵抗の温度特性が負となる電圧値（この例では１０［Ｖ］）となると、電圧監視部５９は、第１の切替回路５２および第２の切替回路５４に抵抗切替信号を出力する。
　第１の切替回路５２は、電圧監視部５９からの抵抗切替信号を受信すると、第３入力端子ｇを選択して、出力端子ｃを第３入力端子ｇに接続する。第２の切替回路５４は、電圧監視部５９からの抵抗切替信号を受信すると、第１出力端子ｅを選択して、入力端子ｄを第１出力端子ｅに接続する。これにより、第１のスイッチングデバイス３２のゲート端子５は、第１の電流遮断抵抗３３を介して接地され、ゲート－ソース間電圧Ｖｇｓが低減される。第１の電流遮断抵抗３３の抵抗値は、第２の電流遮断抵抗５５の抵抗値より小さいため、電流遮断速度が速くなる。
　また、前述の実施形態では、部品点数を増やさない関係上、ソース用ワイヤ１６を外部抵抗２２として用いたが、たとえば、樹脂パッケージ２内に金属板等からなるアイランドを別途設け、当該アイランドを中継地点として、センスソース端子４とソースパッド１３との間を少なくとも２本のワイヤで接続してもよい。
　また、前述の実施形態では、本発明をインバータ回路に適用した場合について説明したが、コンバータ回路等のインバータ回路以外の電子回路にも本発明を適用することができる。
　図７～図１０は、本発明の一実施例に係るスイッチングデバイスが適用された半導体モジュールを示している。
　図７は、半導体モジュールの構成を説明するための平面図であり、天板を取り除いた状態が示されている。図８は、図７のVIII－VIII線に沿う図解的な断面図である。図９は、図７のIX－IX線に沿う図解的な断面図である。
　半導体モジュール６１は、放熱板６２と、ケース６３と、ケース６３に組み付けられた複数の端子とを含んでいる。複数の端子は、第１電源端子（この例では正極側電源端子）Ｐと、第２電源端子（この例では負極側電源端子）Ｎと、第１出力端子ＯＵＴ１とおよび第２出力端子ＯＵＴ２とを含んでいる。さらに、複数の端子は、第１ソースセンス端子ＳＳ１と、第１ゲート端子Ｇ１と、第２ソースセンス端子ＳＳ２と、第２ゲート端子Ｇ２とを含んでいる。第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２とを総称する場合には、「出力端子ＯＵＴ」ということにする。
　説明の便宜上、以下では、図７に示した＋Ｘ方向、－Ｘ方向、＋Ｙ方向および－Ｙ方向と、図８に示した＋Ｚ方向および－Ｚ方向とを用いることがある。＋Ｘ方向および－Ｘ方向は、平面視略矩形のケース６３（放熱板６２）の長辺に沿う２つの方向であり、これらを総称するときには単に「Ｘ方向」という。＋Ｙ方向および－Ｙ方向はケース６３の短辺に沿う２つの方向であり、これらを総称するときには単に「Ｙ方向」という。＋Ｚ方向および－Ｚ方向は放熱板６２の法線に沿う２つの方向であり、これらを総称するときには単に「Ｚ方向」という。放熱板６２を水平面においたとき、Ｘ方向およびＹ方向は互いに直交する２つの水平な直線（Ｘ軸およびＹ軸）に沿う２つの水平方向（第１水平方向および第２水平方向）となり、Ｚ方向は鉛直な直線（Ｚ軸）に沿う鉛直方向（高さ方向）となる。
　放熱板６２は、平面視長方形の一様厚さの板状体であり、熱伝導率の高い材料で構成されている。より具体的には、放熱板６２は、銅で構成された銅板であってもよい。この銅板は、表面にニッケルめっき層が形成されたものであってもよい。放熱板６２の－Ｚ方向側の表面には、必要に応じて、ヒートシンクその他の冷却手段が取り付けられる。
　ケース６３は、略直方体形状に形成されており、樹脂材料で構成されている。特に、ＰＰＳ（ポリフェニレンサルファイド）等の耐熱性樹脂を用いることが好ましい。ケース６３は、平面視において放熱板６２とほぼ同じ大きさの矩形をなしており、放熱板６２の一表面（＋Ｚ方向側表面）に固定された枠部６４と、この枠部６４に固定された天板（図示略）とを備えている。天板は、枠部６４の一方側（＋Ｚ方向側）を閉鎖し、枠部６４の他方側（－Ｚ方向側）を閉鎖する放熱板６２の一表面と対向している。これにより、放熱板６２、枠部６４および天板によって、回路収容空間がケース６３の内部に区画されている。この実施形態では、枠部６４と前記複数の端子とは、同時成形により作られている。
　枠部６４は、一対の側壁６６，６７と、これら一対の側壁６６，６７の両端をそれぞれ結合する一対の端壁６８，６９とを備えている。枠部６４の＋Ｚ方向側表面における４つのコーナ部には、外方に向かって開放した凹部７０が形成されている。各凹部７０の外方開放部と反対側にある壁は内方に突出するように湾曲している。凹部７０の底壁には、底壁を貫通する取付用貫通孔７１が形成されている。取付用貫通孔７１には、筒状金属部材７２が嵌め込まれた状態で固定されている。放熱板６２には、各取付用貫通孔７１に連通する取付用貫通孔（図示略）が形成されている。半導体モジュール６１は、ケース６３および放熱板６２の取付用貫通孔７１を挿通するボルト（図示略）によって、取付対象の所定の固定位置に固定される。これらの取付用貫通孔７１を利用して、前述のヒートシンク等の冷却手段が取り付けられてもよい。
　端壁６９の外面には、第１電源端子Ｐ用の端子台７３と第２電源端子Ｎ用の端子台７４とが形成されている。平面視において、端子台７３は、端壁６９の長さ方向中央に対して＋Ｙ方向側に配置されており、端子台７４は、端壁６９の長さ方向中央に対して－Ｙ方向側に配置されている。これらの端子台７３，７４は、端壁６９と一体的に形成されている。
　端壁６８の外面には、第１出力端子ＯＵＴ１用の端子台７５と第２出力端子ＯＵＴ２用の端子台７６とが形成されている。平面視において、端子台７５は、端壁６８の長さ方向中央に対して＋Ｙ方向側に配置されており、端子台７６は、端壁６８の長さ方向中央に対して－Ｙ方向側に配置されている。これらの端子台７５，７６は、端壁６８と一体的に形成されている。各端子台７３，７４，７５，７６には、それぞれナット（図示略）がそのねじ穴の中心軸線がＺ方向に一致する姿勢で埋設されている。
　端子台７３の表面（＋Ｚ方向側表面）には、第１電源端子Ｐが配置されている。端子台７４の表面（＋Ｚ方向側表面）には、第２電源端子Ｎが配置されている。端子台７５の表面（＋Ｚ方向側表面）には、第１出力端子ＯＵＴ１が配置されている。端子台７６の表面（＋Ｚ方向側表面）には、第２出力端子ＯＵＴ２が配置されている。
　第１電源端子Ｐ、第２電源端子Ｎ、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２は、それぞれ、金属板（たとえば、銅板にニッケルめっきを施したもの）を所定形状に切り出し、曲げ加工を施して作成されたものであり、ケース６３の内部の回路に電気的に接続されている。第１電源端子Ｐ、第２電源端子Ｎ、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２の各先端部は、それぞれ端子台７３，７４，７５，７６上に引き出されている。第１電源端子Ｐ、第２電源端子Ｎ、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２の各先端部は、それぞれ端子台７３，７４，７５，７６の表面に沿うように形成されている。第１電源端子Ｐ、第２電源端子Ｎ、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２の各先端部には、挿通孔８３ｄ，８４ｄ，８５ｄ，８６ｄが形成されている。これらの挿通孔８３ｄ，８４ｄ，８５ｄ，８６ｄを挿通し、前述のナットにねじ嵌められるボルトを用いることにより、半導体モジュール６１の取付対象側に備えられるバスバーに対して端子Ｐ，Ｎ，ＯＵＴ１，ＯＵＴ２を接続できる。
　一方の側壁６７には、第１ソースセンス端子ＳＳ１、第１ゲート端子Ｇ１等が取り付けられている。これらの端子ＳＳ１，Ｇ１の先端部は、側壁６７の表面（＋Ｚ方向側表面）からケース６３の外方（＋Ｚ方向）に突出している。第１ソースセンス端子ＳＳ１および第１ゲート端子Ｇ１は、側壁６７の－Ｘ方向側端と長さ方向（Ｘ方向）中央との間において、Ｘ方向に間隔をおいて配置されている。
　他方の側壁６６には、第２ゲート端子Ｇ２および第２ソースセンス端子ＳＳ２が取り付けられている。これらの端子Ｇ２，ＳＳ２の先端部は、側壁６６の表面（＋Ｚ方向側表面）からケース６３の外方（＋Ｚ方向）に突出している。第２ゲート端子Ｇ２および第２ソースセンス端子ＳＳ２は、側壁６６の長さ方向（Ｘ方向）中央と＋Ｘ方向側端との間において、Ｘ方向に間隔をおいて配置されている。ソースセンス端子ＳＳ１，ＳＳ２およびゲート端子Ｇ１，Ｇ２は、それぞれ、横断面矩形の金属棒（たとえば、銅の棒状体にニッケルめっきを施したもの）に曲げ加工を施して作成されたものであり、ケース６３の内部の回路に電気的に接続されている。
　第１電源端子Ｐは、端子台７３の表面に沿う先端部８３ａと、先端部８３ａに対して－Ｚ方向側において先端部８３ａと平行に配置された基部８３ｂと、先端部８３ａと基部８３ｂとを連結する立上部とを含む。立上部は、基部８３ｂの－Ｙ方向側縁部と先端部８３ａの－Ｙ方向側縁部とを連結している。第１電源端子Ｐの基部８３ｂの大部分と立上部とは、端壁６９および端子台７３の内部に埋め込まれている。基部８３ｂの－Ｘ方向側端部には、ケース６３の内方に向かって突出する櫛歯状端子８３ｃが形成されている。
　第２電源端子Ｎは、端子台７４の表面に沿う先端部８４ａと、先端部８４ａに対して－Ｚ方向側において先端部８４ａと平行に配置された基部８４ｂと、先端部８４ａと基部８４ｂとを連結する立上部とを含む。立上部は、基部８４ｂの＋Ｙ方向側縁部と先端部８４ａの＋Ｙ方向側縁部とを連結している。第２電源端子Ｎの基部８４ｂの大部分と立上部とは、端壁６９および端子台７４の内部に埋め込まれている。基部８４ｂの－Ｘ方向側端部には、ケース６３の内方に向かって突出する櫛歯状端子８４ｃが形成されている。
　第１出力端子ＯＵＴ１は、端子台７５の表面に沿う先端部８５ａと、先端部８５ａに対して－Ｚ方向側において先端部８５ａと平行に配置された基部８５ｂと、先端部８５ａと基部８５ｂとを連結する立上部とを含む。立上部は、基部８５ｂの－Ｙ方向側縁部と先端部８５ａの－Ｙ方向側縁部とを連結している。第１出力端子ＯＵＴ１の基部８５ｂの大部分と立上部とは、端壁６８および端子台７５の内部に埋め込まれている。基部８５ｂの＋Ｘ方向側端部には、ケース６３の内方に向かって突出する櫛歯状端子８５ｃが形成されている。
　第２出力端子ＯＵＴ２は、端子台７６の表面に沿う先端部８６ａと、先端部８６ａに対して－Ｚ方向側において先端部８６ａと平行に配置された基部８６ｂと、先端部８６ａと基部８６ｂとを連結する立上部とを含む。立上部は、基部８６ｂの＋Ｙ方向側縁部と先端部８６ａの＋Ｙ方向側縁部とを連結している。第２出力端子ＯＵＴ２の基部８６ｂの大部分と立上部とは、端壁６８および端子台７６の内部に埋め込まれている。基部８６ｂの＋Ｘ方向側端部には、ケース６３の内方に向かって突出する櫛歯状端子８６ｃが形成されている。
　第１ソースセンス端子ＳＳ１は、Ｘ方向から見てクランク状であり、それらの中間部分は側壁６７に埋め込まれている。第１ソースセンス端子ＳＳ１の基端部は、ケース６３内に配置されている。第１ソースセンス端子ＳＳ１の先端部は、側壁６７の表面から＋Ｚ方向に突出している。
　第１ゲート端子Ｇ１は、Ｘ方向から見てクランク状であり、それらの中間部分は側壁６７に埋め込まれている。第１ゲート端子Ｇ１の基端部は、ケース６３内に配置されている。第１ゲート端子Ｇ１の先端部は側壁６７の表面から＋Ｚ方向に突出している。
　第２ソースセンス端子ＳＳ２は、Ｘ方向から見てクランク状であり、それらの中間部分は側壁６６に埋め込まれている。第２ソースセンス端子ＳＳ２の基端部は、ケース６３内に配置されている。第２ソースセンス端子ＳＳ２の先端部は、側壁６６の表面から＋Ｚ方向に突出している。
　第２ゲート端子Ｇ２は、Ｘ方向から見てクランク状であり、それらの中間部分は側壁６６に埋め込まれている。第２ゲート端子Ｇ２の基端部は、ケース６３内に配置されている。第２ゲート端子Ｇ２の先端部は、側壁６６の表面から＋Ｚ方向に突出している。
　放熱板６２の表面（＋Ｚ方向側表面）における枠部４に囲まれた領域には、第１アッセンブリ１００と第２アッセンブリ２００とがＸ方向に並べて配置されている。第１アッセンブリ１００が電源端子Ｐ，Ｎ側に配置され、第２アッセンブリ２００が出力端子ＯＵＴ側に配置されている。第１アッセンブリ１００は、上アーム（ハイサイド）回路の半分と下アーム（ローサイド）回路の半分とを構成している。第２アッセンブリ２００は、上アーム回路の残りの半分と下アーム回路の残りの半分とを構成している。
　第１アッセンブリ１００は、第１絶縁基板１０１と、複数の第１スイッチング素子Ｔｒ１と、複数の第１ダイオード素子Ｄｉ１と、複数の第２スイッチング素子Ｔｒ２と、複数の第２ダイオード素子Ｄｉ２とを含む。
　第１絶縁基板１０１は、平面視で略矩形であり、４辺が放熱板６２の４辺とそれぞれ平行な姿勢で、放熱板６２の表面に接合されている。第１絶縁基板１０１の放熱板６２側の表面（－Ｚ方向側表面）には、第１接合用導体層１０２（図８参照）が形成されている。この第１接合用導体層１０２がハンダ層１３１を介して放熱板６２に接合されている。
　第１絶縁基板１０１の放熱板６２とは反対側の表面（＋Ｚ方向側表面）には、上アーム回路用の複数の導体層と、下アーム回路用の複数の導体層とが形成されている。上アーム回路用の複数の導体層は、第１素子接合用導体層１０３と、第１ゲート端子用導体層１０４と、第１ソースセンス端子用導体層１０５とを含む。下アーム回路用の複数の導体層は、第２素子接合用導体層１０６と、Ｎ端子用導体層１０７と、第２ゲート端子用導体層１０８と、第２ソースセンス端子用導体層１０９とを含む。
　この実施形態では、第１絶縁基板１０１は、ＡｌＮからなる。第１絶縁基板１０１として、たとえば、セラミックスの両面に銅箔を直接接合した基板（ＤＢＣ：Direct Bonding Copper）を用いることができる。第１絶縁基板１０１として、ＤＢＣ基板を用いた場合には、その銅箔により各導体層１０２～１０９を形成できる。
　第１素子接合用導体層１０３は、第１絶縁基板１０１の表面における＋Ｙ方向側の辺寄りに配置され、平面視でＸ方向に長い矩形状である。第１素子接合用導体層１０３は、その＋Ｘ方向側端部に、－Ｙ方向に延びた突出部を有する。Ｎ端子用導体層１０７は、第１絶縁基板１０１の表面における－Ｙ方向側の辺寄りに配置され、平面視でＸ方向に長い矩形状である。Ｎ端子用導体層１０７は、その＋Ｘ方向側端部に、第１素子接合用導体層１０３の突出部に向かって延びた突出部を有する。第２素子接合用導体層１０６は、平面視で、第１素子接合用導体層１０３とＮ端子用導体層１０７と第１絶縁基板１０１の－Ｘ方向側の辺とによって囲まれた領域に配置され、平面視でＸ方向に長い矩形状である。
　第１ゲート端子用導体層１０４は、第１素子接合用導体層１０３と第１絶縁基板１０１の＋Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。第１ソースセンス端子用導体層１０５は、第１ゲート端子用導体層１０４と第１絶縁基板１０１の＋Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。
　第２ゲート端子用導体層１０８は、Ｎ端子用導体層１０７と第１絶縁基板１０１の－Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。第２ソースセンス端子用導体層１０９は、第２ゲート端子用導体層１０８と第１絶縁基板１０１の－Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。
　第１電源端子Ｐの櫛歯状端子８３ｃは、第１素子接合用導体層１０３の表面の＋Ｘ方向側端部に接合されている。第２電源端子Ｎの櫛歯状端子８４ｃは、Ｎ端子用導体層１０７の表面の＋Ｘ方向側端部に接合されている。第１電源端子Ｐの端子が櫛歯状端子８３ｃのような櫛歯状となっているので、第１電源端子Ｐを第１素子接合用導体層１０３に接合するにあたり、例えば超音波接合用のヘッドを櫛歯状端子８３ｃの先端に押し当てて、容易に櫛歯状端子８３ｃを第１素子接合用導体層１０３に超音波接合できる。また、第２電源端子Ｎの端子が櫛歯状端子８４ｃのような櫛歯状となっているので、第２電源端子ＮをＮ端子用導体層１０７に接合するにあたり、例えば超音波接合用のヘッドを櫛歯状端子８４ｃの先端に押し当てて、容易に櫛歯状端子８４ｃをＮ端子用導体層１０７に超音波接合できる。第２ゲート端子Ｇ２の基端部は、第２ゲート端子用導体層１０８に接合されている。第２ソースセンス端子ＳＳ２の基端部は、第２ソースセンス端子用導体層１０９に接合されている。これらの接合は、超音波溶接によって行われてもよい。
　第１素子接合用導体層１０３の表面には、複数の第１スイッチング素子Ｔｒ１のドレイン電極がハンダ層１３２（図８参照）を介して接合されているとともに複数の第１ダイオード素子Ｄｉ１のカソード電極がハンダ層１３３を介して接合されている。各第１スイッチング素子Ｔｒ１は、第１素子接合用導体層１０３に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第１ダイオード素子Ｄｉ１は、第１素子接合用導体層１０３に接合されている面とは反対側の表面にアノード電極を有している。
　第１素子接合用導体層１０３の表面の＋Ｙ方向側の辺寄りに、５つの第１ダイオード素子Ｄｉ１がＸ方向に間隔をおいて並んで配置されている。また、第１素子接合用導体層９３の－Ｙ方向側の辺と５つの第１ダイオード素子Ｄｉ１との間に、５つの第１スイッチング素子Ｔｒ１が、Ｘ方向に間隔をおいて並んで配置されている。５つの第１スイッチング素子Ｔｒ１は、Ｙ方向に関して、５つの第１ダイオード素子Ｄｉ１と位置整合している。
　Ｙ方向に位置整合している第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１は、平面視において、略Ｙ方向に延びた第１接続金属部材１１０によって、第２素子接合用導体層１０６に接続されている。第１接続金属部材１１０は、基端部が半田１３４を介して第２素子接合用導体層１０６に接合され、先端部が＋Ｚ方向に延びたブロック状の立上部と、立上部の先端部から＋Ｙ方向に延び、第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１の上方に配置された板状の横行部とからなる。横行部の先端部は半田１３５を介して第１ダイオード素子Ｄｉ１のアノード電極に接合され、横行部の長さ中間部は半田１３６を介して第１スイッチング素子Ｔｒ１のソース電極に接合されている。第１接続金属部材１１０の幅（Ｘ方向の長さ）は、第１スイッチング素子Ｔｒ１の幅（Ｘ方向の長さ）よりも短い。平面視において、第１接続金属部材１１０の横行部は、第１スイッチング素子Ｔｒ１の幅の中間部を通っている。
　各第１スイッチング素子Ｔｒ１のゲート電極は、ワイヤ１１１によって、第１ゲート端子用導体層１０４に接続されている。各第１接続金属部材１１０は、ワイヤ１１２によって、第１ソースセンス端子用導体層１０５に接続されている。つまり、各第１スイッチング素子Ｔｒ１のソ－ス電極は、半田１３６、第１接続金属部材１１０およびワイヤ１１２を介して、第１ソースセンス端子用導体層１０５に接続されている。
　第２素子接合用導体層１０６の表面には、複数の第２スイッチング素子Ｔｒ２のドレイン電極がハンダ層１３７（図８参照）を介して接合されているとともに複数の第２ダイオード素子Ｄｉ２のカソード電極がハンダ層１３８を介して接合されている。各第２スイッチング素子Ｔｒ２は、第２素子接合用導体層１０６に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第２ダイオード素子Ｄｉ２は、第２素子接合用導体層１０６に接合されている面とは反対側の表面にアノード電極を有している。
　第２素子接合用導体層１０６の表面の－Ｙ方向側の辺寄りに、５つの第２スイッチング素子Ｔｒ２が、Ｘ方向に間隔をおいて並んで配置されている。また、第２素子接合用導体層１０６の＋Ｙ方向側の辺と５つの第２スイッチング素子Ｔｒ２との間に、５つの第２ダイオード素子Ｄｉ２が、Ｘ方向に間隔をおいて並んで配置されている。５つの第２ダイオード素子Ｄｉ２は、Ｙ方向に関して、５つの第２スイッチング素子Ｔｒ２と位置整合している。また、５つの第２ダイオード素子Ｄｉ２は、Ｙ方向に関して、５つの第１スイッチング素子Ｔｒ１とも位置整合している。
　Ｙ方向に位置整合している第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２は、平面視において、略Ｙ方向に延びた第２接続金属部材１２０によって、Ｎ端子用導体層１０７に接続されている。第２接続金属部材１２０は、基端部が半田１３９を介してＮ端子用導体層１０７に接合され、先端部が＋Ｚ方向に延びたブロック状の立上部と、立上部の先端部から＋Ｙ方向に延び、第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２の上方に配置された板状の横行部とからなる。横行部の先端部は半田１４０を介して第２ダイオード素子Ｄｉ２のアノード電極に接合され、横行部の長さ中間部は半田１４１を介して第２スイッチング素子Ｔｒ２のソース電極に接合されている。第２接続金属部材１２０の幅（Ｘ方向の長さ）は、第２スイッチング素子Ｔｒ２の幅（Ｘ方向の長さ）よりも短い。平面視において、第２接続金属部材１２０の横行部は、第２スイッチング素子Ｔｒ２の幅の中間部を通っている。
　各第２スイッチング素子Ｔｒ２のゲート電極は、ワイヤ１２１によって、第２ゲート端子用導体層１０８に接続されている。Ｎ端子用導体層１０７は、ワイヤ１２２によって、第２ソースセンス端子用導体層１０９に接続されている。つまり、各第２スイッチング素子Ｔｒ２のソ－ス電極は、半田１４１、第２接続金属部材１２０、Ｎ端子用導体層１０７およびワイヤ１２２を介して、第２ソースセンス端子用導体層１０９に接続されている。
　第２アッセンブリ２００は、第２絶縁基板２０１と、複数の第３スイッチング素子Ｔｒ３と、複数の第３ダイオード素子Ｄｉ３と、複数の第４スイッチング素子Ｔｒ４と、複数の第４ダイオード素子Ｄｉ４とを含む。
　第２絶縁基板２０１は、平面視で略矩形であり、４辺が放熱板６２の４辺とそれぞれ平行な姿勢で、放熱板６２の表面に接合されている。第２絶縁基板２０１の放熱板６２側の表面（－Ｚ方向側表面）には、第２接合用導体層２０２（図９参照）が形成されている。この第２接合用導体層がハンダ層２３１を介して放熱板６２に接合されている。
　第２絶縁基板２０１の放熱板６２とは反対側の表面（＋Ｚ方向側表面）には、上アーム回路用の複数の導体層と、下アーム回路用の複数の導体層とが形成されている。上アーム回路用の複数の導体層は、第３素子接合用導体層２０３と、第３ゲート端子用導体層２０４と、第３ソースセンス端子用導体層２０５とを含む。下アーム回路用の複数の導体層は、第４素子接合用導体層２０６と、ソース用導体層２０７と、第４ゲート端子用導体層２０８と、第４ソースセンス端子用導体層２０９とを含む。
　この実施形態では、第２絶縁基板２０１は、ＡｌＮからなる。第２絶縁基板２０１として、たとえば、セラミックスの両面に銅箔を直接接合した基板（ＤＢＣ：Direct Bonding Copper）を用いることができる。第２絶縁基板２０１として、ＤＢＣ基板を用いた場合には、その銅箔により各導体層２０２～２０９を形成できる。
　第３素子接合用導体層２０３は、第２絶縁基板２０１の表面における＋Ｙ方向側の辺寄りに配置され、平面視でＸ方向に長い矩形状である。第３素子接合用導体層２０３は、その－Ｘ方向側端部に、＋Ｙ方向に延びた突出部を有する。ソース用導体層２０７は、第２絶縁基板２０１の表面における－Ｙ方向側の辺寄りに配置され、平面視でＸ方向に長い矩形状である。第４素子接合用導体層２０６は、平面視でＴ字状であり、第３素子接合用導体層２０３とソース用導体層２０７との間に配置され、平面視でＸ方向に長い矩形状の素子接合部２０６ａと、第２絶縁基板２０１の－Ｘ方向側の辺に沿って延びた出力端子接合部２０６ｂとを含む。素子接合部２０６ａの－Ｘ方向側端部が、出力端子接合部２０６ｂの長さ中央部に連結されている。
　第３ゲート端子用導体層２０４は、第３素子接合用導体層２０３と第２絶縁基板２０１の＋Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形状である。第３ソースセンス端子用導体層２０５は、第３ゲート端子用導体層２０４と第２絶縁基板２０１の＋Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形状である。
　第４ゲート端子用導体層２０８は、ソース用導体層２０７と第２絶縁基板２０１の－Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。第４ソースセンス端子用導体層２０９は、第４ゲート端子用導体層２０８と第２絶縁基板２０１の－Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。
　第１出力端子ＯＵＴ１の櫛歯状端子８５ｃおよび第２出力端子ＯＵＴ２の櫛歯状端子８６ｃは、第４素子接合用導体層２０６の出力端子接合部２０６ｂの表面に接合されている。第１出力端子ＯＵＴ１の端子が櫛歯状端子８５ｃのような櫛歯状となっているので、第１出力端子ＯＵＴ１を出力端子接合部２０６ｂに接合するにあたり、例えば超音波接合用のヘッドを櫛歯状端子８５ｃの先端に押し当てて、容易に櫛歯状端子８５ｃを出力端子接合部２０６ｂに超音波接合できる。また、第２出力端子ＯＵＴ２の端子が櫛歯状端子８６ｃのような櫛歯状となっているので、第２出力端子ＯＵＴ２を出力端子接合部２０６ｂに接合するにあたり、例えば超音波接合用のヘッドを櫛歯状端子８６ｃの先端に押し当てて、容易に櫛歯状端子８６ｃを出力端子接合部２０６に超音波接合できる。第１ゲート端子Ｇ１の基端部は、第３ゲート端子用導体層２０４に接合されている。第１ソースセンス端子ＳＳ１の基端部は、第３ソースセンス端子用導体層２０５に接合されている。これらの接合は、超音波溶接によって行われてもよい。
　第３素子接合用導体層２０３の表面には、複数の第３スイッチング素子Ｔｒ３のドレイン電極がハンダ層２３２（図９参照）を介して接合されているとともに複数の第３ダイオード素子Ｄｉ３のカソード電極がハンダ層２３３を介して接合されている。各第３スイッチング素子Ｔｒ３は、第３素子接合用導体層２０３に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第３ダイオード素子Ｄｉ３は、第３素子接合用導体層２０３に接合されている面とは反対側の表面にアノード電極を有している。
　第３素子接合用導体層２０３の表面の＋Ｙ方向側の辺寄りに、５つの第３ダイオード素子Ｄｉ３がＸ方向に間隔をおいて並んで配置されている。また、第３素子接合用導体層２０３の－Ｙ方向側の辺と５つの第３ダイオード素子Ｄｉ３との間に、５つの第３スイッチング素子Ｔｒ３が、Ｘ方向に間隔をおいて並んで配置されている。５つの第３スイッチング素子Ｔｒ３は、Ｙ方向に関して、５つの第３ダイオード素子Ｄｉ３と位置整合している。
　Ｙ方向に位置整合している第３スイッチング素子Ｔｒ３および第３ダイオード素子Ｄｉ３は、平面視において、略Ｙ方向に延びた第３接続金属部材２１０によって、第４素子接合用導体層２０６に接続されている。第３接続金属部材２１０は、基端部が半田２３４を介して第４素子接合用導体層２０６に接合され、先端部が＋Ｚ方向に延びたブロック状の立上部と、立上部の先端部から＋Ｙ方向に延び、第３スイッチング素子Ｔｒ３および第３ダイオード素子Ｄｉ３の上方に配置された板状の横行部とからなる。横行部の先端部は半田２３５を介して第３ダイオード素子Ｄｉ３のアノード電極に接合され、横行部の長さ中間部は半田２３６を介して第３スイッチング素子Ｔｒ３のソース電極に接合されている。第３接続金属部材２１０の幅（Ｘ方向の長さ）は、第３スイッチング素子Ｔｒ３の幅（Ｘ方向の長さ）よりも短い。平面視において、第３接続金属部材２１０の横行部は、第３スイッチング素子Ｔｒ３の幅の中間部を通っている。
　各第３スイッチング素子Ｔｒ３のゲート電極は、ワイヤ２１１によって、第３ゲート端子用導体層２０４に接続されている。各第３接続金属部材２１０は、ワイヤ２１２によって、第３ソースセンス端子用導体層２０５に接続されている。つまり、各第３スイッチング素子Ｔｒ３のソ－ス電極は、半田２３６、第３接続金属部材２１０およびワイヤ２１２を介して、第３ソースセンス端子用導体層２０５に接続されている。
　第４素子接合用導体層２０６の表面には、複数の第４スイッチング素子Ｔｒ４のドレイン電極がハンダ層２３７（図９参照）を介して接合されているとともに複数の第４ダイオード素子Ｄｉ４のカソード電極がハンダ層２３８を介して接合されている。各第４スイッチング素子Ｔｒ４は、第４素子接合用導体層２０６に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第４ダイオード素子Ｄｉ４は、第４素子接合用導体層２０６に接合されている面とは反対側の表面にアノード電極を有している。
　第４素子接合用導体層２０６の表面の－Ｙ方向側の辺寄りに、５つの第４スイッチング素子Ｔｒ４が、Ｘ方向に間隔をおいて並んで配置されている。また、第４素子接合用導体層２０６の＋Ｙ方向側の辺と５つの第４スイッチング素子Ｔｒ４との間に、５つの第４ダイオード素子Ｄｉ４が、Ｘ方向に間隔をおいて並んで配置されている。５つの第４ダイオード素子Ｄｉ４は、Ｙ方向に関して、５つの第４スイッチング素子Ｔｒ４と位置整合している。また、５つの第４ダイオード素子Ｄｉ４は、Ｙ方向に関して、５つの第３スイッチング素子Ｔｒ３とも位置整合している。
　Ｙ方向に位置整合している第４スイッチング素子Ｔｒ４および第４ダイオード素子Ｄｉ４は、平面視において、略Ｙ方向に延びた第４接続金属部材２２０によって、ソース用導体層２０７に接続されている。第４接続金属部材２２０は、基端部が半田２３９を介してソース用導体層２０７に接合され、先端部が＋Ｚ方向に延びたブロック状の立上部と、立上部の先端部から＋Ｙ方向に延び、第４スイッチング素子Ｔｒ４および第４ダイオード素子Ｄｉ４の上方に配置された板状の横行部とからなる。横行部の先端部は半田２４０を介して第４ダイオード素子Ｄｉ４のアノード電極に接合され、横行部の長さ中間部は半田２４１を介して第４スイッチング素子Ｔｒ４のソース電極に接合されている。第４接続金属部材２２０の幅（Ｘ方向の長さ）は、第４スイッチング素子Ｔｒ４の幅（Ｘ方向の長さ）よりも短い。平面視において、第４接続金属部材２２０の横行部は、第４スイッチング素子Ｔｒ４の幅の中間部を通っている。
　各第４スイッチング素子Ｔｒ４のゲート電極は、ワイヤ２２１によって、第４ゲート端子用導体層２０８に接続されている。
　第２アッセンブリ２００の第３素子接合用導体層２０３は、第１アッセンブリ１００の第１素子接合用導体層１０３に、第１導体層接続部材９１によって接続されている。第１導体層接続部材９１は、平面視でＨ形の板状体からなり、第３素子接合用導体層２０３と第１素子接合用導体層１０３とに跨る一対の矩形部と、これらの矩形部の中央部を連結する連結部とから構成されている。第１素子接合用導体層１０３と第３素子接合用導体層２０３を第１導体層接続部材９１で接続するので、例えばワイヤで接続する場合と比べて、低インダクタンス化を図ることができる。また、第１導体層接続部材９１が、平面視でＨ形で、端子が櫛歯状となっているので、例えば第１導体層接続部材９１を第１素子接合用導体層１０３に接合するにあたり、超音波接合用のヘッドを第１導体層接続部材９１の先端に押し当てて、容易に第１導体層接続部材９１を第１素子接合用導体層１０３に超音波接合できる。
　第２アッセンブリ２００の第４素子接合用導体層２０６は、第１アッセンブリ１００の第２素子接合用導体層１０６に、第２導体層接続部材９２によって接続されている。第２導体層接続部材９２は、平面視でＨ形の板状体からなり、第４素子接合用導体層２０６と第２素子接合用導体層１０６とに跨る一対の矩形部と、これらの矩形部の中央部を連結する連結部とから構成されている。第２素子接合用導体層１０６と第４素子接合用導体層２０６を第２導体層接続部材９２で接続するので、例えばワイヤで接続する場合と比べて、低インダクタンス化を図ることができる。また、第２導体層接続部材９２が、平面視でＨ形で、端子が櫛歯状となっているので、例えば第２導体層接続部材９２を第２素子接合用導体層１０６に接合するにあたり、超音波接合用のヘッドを第２導体層接続部材９２の先端に押し当てて、容易に第２導体層接続部材９２を第２素子接合用導体層１０６に超音波接合できる。
　第２アッセンブリ２００のソース用導体層２０７は、第１アッセンブリ１００のＮ端子用導体層１０７に、第３導体層接続部材９３によって接続されている。第３導体層接続部材９３は、平面視でＨ形の板状体からなり、ソース用導体層２０７とＮ端子用導体層１０７とに跨る一対の矩形部と、これらの矩形部の中央部を連結する連結部とから構成されている。Ｎ端子用導体層１０７とソース用導体層２０７を第３導体層接続部材９３で接続するので、例えばワイヤで接続する場合と比べて、低インダクタンス化を図ることができる。また、第３導体層接続部材９３が、平面視でＨ形で、端子が櫛歯状となっているので、例えば第３導体層接続部材９３をＮ端子用導体層１０７に接合するにあたり、超音波接合用のヘッドを第３導体層接続部材９３の先端に押し当てて、容易に第３導体層接続部材９３をＮ端子用導体層１０７に超音波接合できる。
　第２アッセンブリ２００の第３ゲート端子用導体層２０４は、第１アッセンブリ１００の第１ゲート端子用導体層１０４に、ワイヤ９４を介して接続されている。第２アッセンブリ２００の第３ソースセンス端子用導体層２０５は、第１アッセンブリ１００の第１ソースセンス端子用導体層１０５に、ワイヤ９５を介して接続されている。
　第２アッセンブリ２００の第４ゲート端子用導体層２０８は、第１アッセンブリ１００の第２ゲート端子用導体層１０８に、ワイヤ９６を介して接続されている。
　図１０は、半導体モジュール６１の電気的構成を説明するための電気回路図である。図１０においては、２つの出力端子ＯＵＴ１，ＯＵＴ２を、１つの出力端子ＯＵＴとして示している。
　第１アッセンブリ１００に備えられた複数の第１スイッチング素子Ｔｒ１および複数の第１ダイオード素子Ｄｉ１ならびに第２アッセンブリ２００に備えられた複数の第３スイッチング素子Ｔｒ３および複数の第３ダイオード素子Ｄｉ３は、第１電源端子Ｐと出力端子ＯＵＴとの間に並列に接続されて、上アーム回路（ハイサイド回路）３０１を形成している。第１アッセンブリ１００に備えられた複数の第２スイッチング素子Ｔｒ２および複数の第２ダイオード素子Ｄｉ２ならびに第２アッセンブリ２００に備えられた複数の第４スイッチング素子Ｔｒ４および複数の第４ダイオード素子Ｄｉ４は、出力端子ＯＵＴと第２電源端子Ｎとの間に接続されて、下アーム回路（ローサイド回路）３０２を形成している。
　上アーム回路３０１と下アーム回路３０２とは、第１電源端子Ｐと第２電源端子Ｎとの間に直列に接続されており、上アーム回路３０１と下アーム回路３０２との接続点３０３に出力端子ＯＵＴが接続されている。このようにしてハーフブリッジ回路が構成されている。このハーフブリッジ回路を単相ブリッジ回路として用いることができる。また、このハーフブリッジ回路（半導体モジュール１）を電源に複数個（たとえば３個）並列に接続することにより、複数相（たとえば３相）のブリッジ回路を構成することができる。
　第１～第４スイッチング素子Ｔｒ１～Ｔｒ４は、この実施形態では、Ｎチャンネル型ＤＭＯＳ(Double-Diffused Metal Oxide Semiconductor)電界効果型トランジスタで構成されている。とくに、この実施形態では、第１～第４スイッチング素子Ｔｒ１～Ｔｒ４は、ＳｉＣ半導体デバイスで構成された高速スイッチング型のＭＯＳＦＥＴ（ＳｉＣ－ＤＭＯＳ）である。
　また、第１～第４ダイオード素子Ｄｉ１～Ｄｉ４は、この実施形態では、ショットキーバリアダイオード（ＳＢＤ）で構成されている。とくに、この実施形態では、第１～第４ダイオード素子Ｄｉ１～Ｄｉ４は、ＳｉＣ半導体デバイス（ＳｉＣ－ＳＢＤ）で構成されている。
　各第１スイッチング素子Ｔｒ１には、第１ダイオード素子Ｄｉ１が並列に接続されている。各第３スイッチング素子Ｔｒ３には、第３ダイオード素子Ｄｉ３が並列に接続されている。各第１スイッチング素子Ｔｒ１および各第３スイッチング素子Ｔｒ３のドレインならびに各第１ダイオード素子Ｄｉ１および各第３ダイオード素子Ｄｉ３のカソードは、第１電源端子Ｐに接続されている。
　複数の第１ダイオード素子Ｄｉ１のアノードは、対応する第１スイッチング素子Ｔｒ１のソースに接続され、第１スイッチング素子Ｔｒ１のソースが、出力端子ＯＵＴに接続されている。同様に、複数の第３ダイオード素子Ｄｉ３のアノードは、対応する第３スイッチング素子Ｔｒ３のソースに接続され、第３スイッチング素子Ｔｒ３のソースが、出力端子ＯＵＴに接続されている。
　複数の第１ダイオード素子Ｄｉ１および複数の第３ダイオード素子Ｄｉ３のゲートは、第１ゲート端子Ｇ１に接続されている。複数の第１スイッチング素子Ｔｒ１および複数の第３スイッチング素子Ｔｒ３のソースは、第１ソースセンス端子ＳＳ１にも接続されている。
　第１スイッチング素子Ｔｒ１のソースは、半田１３６、第１接続金属部材１１０、ワイヤ１１２、第１ソースセンス端子用導体層１０５、ワイヤ９５および第３ソースセンス端子用導体層２０５を介して、第１ソースセンス端子ＳＳ１に接続されている。したがって、第１スイッチング素子Ｔｒ１のソースと第１ソースセンス端子ＳＳ１の間には、半田１３６および第１接続金属部材１１０によって形成される電流経路に寄生している抵抗（外部抵抗）Ｒ１を含む配線抵抗が存在する。この実施形態では、第１スイッチング素子Ｔｒ１のソースと第１ソースセンス端子ＳＳ１の間の配線抵抗は、第１スイッチング素子Ｔｒ１のソースにワイヤ１１２の一端を直接接続する場合に比べて、外部抵抗Ｒ１の分だけ大きい。
　また、第３スイッチング素子Ｔｒ３のソースは、半田２３６、第３接続金属部材２１０、ワイヤ２１２および第３ソースセンス端子用導体層２０５を介して、第１ソースセンス端子ＳＳ１に接続されている。したがって、第３スイッチング素子Ｔｒ３のソースと第１ソースセンス端子ＳＳ１の間には、半田２３６および第３接続金属部材２１０によって形成される電流経路に寄生している抵抗（外部抵抗）Ｒ３を含む配線抵抗が存在する。この実施形態では、第３スイッチング素子Ｔｒ３のソースと第１ソースセンス端子ＳＳ１の間の配線抵抗は、第３スイッチング素子Ｔｒ３のソースにワイヤ２１２の一端を直接接続する場合に比べて、外部抵抗Ｒ３の分だけ大きい。
　各第２スイッチング素子Ｔｒ２には、第２ダイオード素子Ｄｉ２が並列に接続されている。各第４スイッチング素子Ｔｒ４には、第４ダイオード素子Ｄｉ４が並列に接続されている。各第２スイッチング素子Ｔｒ２および各第４スイッチング素子Ｔｒ４のドレインならびに各第２ダイオード素子Ｄｉ２および各第４ダイオード素子Ｄｉ４のカソードは、出力端子ＯＵＴに接続されている。
　複数の第２ダイオード素子Ｄｉ２のアノードは、対応する第２スイッチング素子Ｔｒ２のソースに接続され、第２スイッチング素子Ｔｒ２のソースが、第２電源端子Ｎに接続されている。同様に、複数の第４ダイオード素子Ｄｉ４のアノードは、対応する第４スイッチング素子Ｔｒ４のソースに接続され、第４スイッチング素子Ｔｒ４のソースが、第２電源端子Ｎに接続されている。
　複数の第２ダイオード素子Ｄｉ２および複数の第４ダイオード素子Ｄｉ４のゲートは、第２ゲート端子Ｇ２に接続されている。複数の第２スイッチング素子Ｔｒ２および複数の第４スイッチング素子Ｔｒ４のソースは、第２ソースセンス端子ＳＳ２にも接続されている。
　第２スイッチング素子Ｔｒ２のソースは、半田１４１、第２接続金属部材１２０、Ｎ端子用導体層１０７、ワイヤ１２２および第２ソースセンス端子用導体層１０９を介して、第２ソースセンス端子ＳＳ２に接続されている。したがって、第２スイッチング素子Ｔｒ２のソースと第２ソースセンス端子ＳＳ２の間には、半田１４１、第２接続金属部材１２０およびＮ端子用導体層１０７によって形成される電流経路に寄生している抵抗（外部抵抗）Ｒ２を含む配線抵抗が存在する。この実施形態では、第２スイッチング素子Ｔｒ２のソースと第２ソースセンス端子ＳＳ２の間の配線抵抗は、第２スイッチング素子Ｔｒ２のソースにワイヤ２１２の一端を直接接続する場合に比べて、外部抵抗Ｒ２の分だけ大きい。
　また、第４スイッチング素子Ｔｒ４のソースは、半田２４１、第４接続金属部材２２０、ソース用導体層２０７、第３導体層接続部材９３、Ｎ端子用導体層１０７、ワイヤ１２２および第２ソースセンス端子用導体層１０９を介して、第２ソースセンス端子ＳＳ２に接続されている。したがって、第４スイッチング素子Ｔｒ４のソースと第４ソースセンス端子ＳＳ２の間には、半田２４１、第４接続金属部材２２０、第３導体層接続部材９３およびＮ端子用導体層１０７によって形成される電流経路に寄生している抵抗（外部抵抗）Ｒ４を含む配線抵抗が存在する。この実施形態では、第４スイッチング素子Ｔｒ４のソースと第２ソースセンス端子ＳＳ２の間の配線抵抗は、第４スイッチング素子Ｔｒ４のソースと第２ソースセンス端子用導体層１０９とをワイヤによって直接に接続する場合に比べて、外部抵抗Ｒ４の分だけ大きい。
　なお、Ｎ端子用導体層１０７をワイヤ１２２によって第２ソースセンス端子用導体層１０９に接続する代わりに、図８に２点鎖線で示すように、各第２接続金属部材１２０をワイヤ１２２Ａによって第２ソースセンス端子用導体層１０９に接続してもよい。この場合には、図９に２点鎖線で示すように、各第４接続金属部材２２０をワイヤ１２２Ｂによって第４ソースセンス端子用導体層２０９に接続するとともに、第４ソースセンス端子用導体層２０９を図示しないワイヤによって第２ソースセンス端子用導体層１０９に接続すればよい。
　本発明の実施形態について詳細に説明したが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
　この出願は、２０１３年１１月２０日に日本国特許庁に提出された特願２０１３－２４０１０５号に対応しており、その出願の全開示はここに引用により組み込まれるものとする。
　１　スイッチングデバイス
　２　樹脂パッケージ
　３　ソース端子
　４　センスソース端子
　５　ゲート端子
　６　ドレイン端子
　１１　半導体チップ
　１２　ドレインパッド
　１３　ソースパッド
　１４　ゲートパッド
　１６　ソース用ワイヤ
　１７　センスソース用ワイヤ
　１９　ＭＯＳＦＥＴ
　２２，Ｒ１～Ｒ４　外部抵抗
　３１　インバータ回路
　３２　第１のスイッチングデバイス
　３３　第２のスイッチングデバイス
　３４　第３のスイッチングデバイス
　３５　第４のスイッチングデバイス
　４０　制御部
　４１　電源
　４２　負荷
　５１　増幅回路
　５２　第１の切替回路
　５３　ゲート抵抗
　５４　第２の切替回路
　５５　電流遮断抵抗
　５６　過電流検出回路
　５７　電流検出用抵抗
　５８　比較回路
　５９　電圧監視部
　６１　半導体モジュール
　Ｔｒ１～Ｔｒ４　スイッチング素子
　Ｄｉ１～Ｄｉ４　Ｄｉ１～Ｄｉ４

Claims (8)

  1. 　第１電極、第２電極および第３電極を有し、前記第２電極－第３電極間に電位差を与えた状態で前記第１電極－第２電極間に駆動電圧を与えることによって、前記第２電極－第３電極間がオン／オフ制御されるＳｉＣスイッチング素子と、
    　前記第２電極に電気的に接続され、前記駆動電圧を与えるための駆動用端子と、
    　前記駆動用端子と前記第２電極との間の電流経路に介在され、少なくとも前記駆動用端子および前記第２電極の一方から分離された所定の大きさの外部抵抗とを含む、スイッチングデバイス。
  2. 　前記オン制御によって流れる電流を出力するための出力端子と、
    　前記出力端子と前記第２電極とを接続する導電部材とを含み、
    　前記外部抵抗は、前記導電部材を含む、請求項１に記載のスイッチングデバイス。
  3. 　前記導電部材は、前記出力端子と前記第２電極との間に張られたボンディングワイヤを含む、請求項２に記載のスイッチングデバイス。
  4. 　前記ＳｉＣスイッチング素子、前記駆動用端子および前記外部抵抗を封止している樹脂パッケージを含む、請求項１～３のいずれか一項に記載のスイッチングデバイス。
  5. 　前記第１電極がゲート電極であり、前記第２電極がソース電極であり、前記第３電極がドレイン電極であり、前記駆動用端子がセンスソース端子である、請求項１～４のいずれか一項に記載のスイッチングデバイス。
  6. 　前記第１電極がゲート電極であり、前記第２電極がエミッタ電極であり、前記第３電極がコレクタ電極であり、前記駆動用端子がセンスエミッタ端子である、請求項１～４のいずれか一項に記載のスイッチングデバイス。
  7. 　前記第１電極がベース電極であり、前記第２電極がエミッタ電極であり、前記第３電極がコレクタ電極であり、前記駆動用端子がセンスエミッタ端子である、請求項１～４のいずれか一項に記載のスイッチングデバイス。
  8. 　請求項１～７に記載のスイッチングデバイスと、
    　前記スイッチングデバイスに過電流が流れていることを検出するための過電流検出回路と、
    　前記過電流検出回路によって過電流が検出されたときに、前記スイッチングデバイスに流れる電流を遮断するための過電流保護回路とを含む、電子回路。
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