JP6875588B1 - 半導体装置 - Google Patents

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Abstract

【課題】絶縁基板間の接続部材の発熱量を低減できる半導体装置を提供する。【解決手段】半導体装置は、第１絶縁基板と、第２絶縁基板と、第１アームと、を有し、前記第１アームは、前記第１絶縁基板に設けられた第１トランジスタと、前記第２絶縁基板に設けられ、前記第１トランジスタに並列に接続された第１ダイオードと、を有する。【選択図】図２

Description

本開示は、半導体装置に関する。
パワーモジュールに使用される半導体装置として、放熱板の上に２つの絶縁基板が設けられ、一方の絶縁基板に上アームのトランジスタ及びダイオードが配置され、他方の絶縁基板に下アームのトランジスタ及びダイオードが配置された半導体装置が提案されている（特許文献１）。
特開２０１５−１５４０７９号公報
従来の２つの絶縁基板を備えた半導体装置では、絶縁基板同士を接続するワイヤ等の接続部材の発熱量が過大となるおそれがある。
本開示は、絶縁基板間の接続部材の発熱量を低減できる半導体装置を提供することを目的とする。
本開示の半導体装置は、第１絶縁基板と、第２絶縁基板と、第１アームと、を有し、前記第１アームは、前記第１絶縁基板に設けられた第１トランジスタと、前記第２絶縁基板に設けられ、前記第１トランジスタに並列に接続された第１ダイオードと、を有する。
本開示によれば、絶縁基板間の接続部材の発熱量を低減できる。
図１は、第１実施形態に係る半導体装置を示す斜視図である。 図２は、第１実施形態に係る半導体装置を示す上面図である。 図３は、第１実施形態に係る半導体装置における放熱板と、第１絶縁基板と、第２絶縁基板との関係を示す断面図である。 図４は、第１トランジスタを示す断面図である。 図５は、第１ダイオードを示す断面図である。 図６は、第２トランジスタを示す断面図である。 図７は、第２ダイオードを示す断面図である。 図８は、第１実施形態に係る半導体装置を示す回路図である。 図９は、第１実施形態に係る半導体装置の動作を示す模式図（その１）である。 図１０は、第１実施形態に係る半導体装置の動作を示す模式図（その２）である。 図１１は、第１実施形態に係る半導体装置の動作を示す模式図（その３）である。 図１２は、第１実施形態に係る半導体装置の動作を示す模式図（その４）である。 図１３は、放熱板の変形例を示す断面図である。 図１４は、第２実施形態に係る半導体装置における第１絶縁基板及び第２絶縁基板の構成を示す模式図である。
実施するための形態について、以下に説明する。
［本開示の実施形態の説明］
〔１〕 本開示の一態様に係る半導体装置は、第１絶縁基板と、第２絶縁基板と、第１アームと、を有し、前記第１アームは、前記第１絶縁基板に設けられた第１トランジスタと、前記第２絶縁基板に設けられ、前記第１トランジスタに並列に接続された第１ダイオードと、を有する。
特許文献１に記載の半導体装置では、２つの絶縁基板の間にワイヤが設けられており、このワイヤを、ＤＣ電圧負荷端子素子からＡＣ電圧負荷端子素子に流れる電流と、ＡＣ電圧負荷端子素子からＤＣ電圧負荷端子素子に流れる電流とが経由する。つまり、絶縁基板間のワイヤを２方向の電流が流れる。このため、ワイヤを高頻度で電流が流れ、発熱量が過大となるおそれがあり、ワイヤが溶断に至るおそれもある。これに対し、本開示の一態様に係る半導体装置では、第１アームにおいて、第１トランジスタが第１絶縁基板に設けられ、第１ダイオードが第２絶縁基板に設けられているため、第１絶縁基板と第２絶縁基板との間を流れる電流の経路を異なる経路にすることができる。従って、第１絶縁基板と第２絶縁基板との間の接続部材の発熱量を低減できる。
〔２〕 〔１〕において、前記第１絶縁基板に設けられ、前記第１トランジスタの第１電極に接続された第１導体と、前記第１絶縁基板に設けられ、前記第１トランジスタの第２電極に接続された第２導体と、前記第２絶縁基板に設けられ、前記第１ダイオードの第１カソード電極に接続された第３導体と、前記第２絶縁基板に設けられ、前記第１ダイオードの第１アノード電極に接続された第４導体と、前記第１導体と前記第３導体とを接続する第１接続部材と、前記第２導体と前記第４導体とを接続する第２接続部材と、を有してもよい。この場合、第１接続部材及び第２接続部材の発熱量を低減できる。
〔３〕 〔２〕において、前記第１接続部材及び前記第２接続部材はワイヤであってもよい。この場合、第１導体と第３導体とを接続しやすく、第２導体と第４導体とを接続しやすい。
〔４〕 〔２〕において、前記第１接続部材及び前記第２接続部材は金属板であってもよい。この場合、第１導体と第３導体との間により大きな電流を流しやすく、第２導体と第４導体との間により大きな電流を流しやすい。
〔５〕 〔２〕〜〔４〕において、前記第２電極と前記第２導体とを接続する第３接続部材と、前記第１アノード電極と前記第４導体とを接続する第４接続部材と、を有してもよい。第３接続部材及び第４接続部材はワイヤであってもよい。この場合、第２電極と第２導体とを接続しやすく、第１アノード電極と第４導体とを接続しやすい。
〔６〕 〔１〕〜〔５〕において、前記第１アームに直列に接続された第２アームを有し、前記第２アームは、前記第２絶縁基板に設けられた第２トランジスタと、前記第１絶縁基板に設けられ、前記第２トランジスタに並列に接続された第２ダイオードと、を有してもよい。この場合、第２アームにおいて、第２トランジスタが第２絶縁基板に設けられ、第２ダイオードが第１絶縁基板に設けられているため、第１絶縁基板と第２絶縁基板との間を流れる電流の経路を異なる経路にすることができる。従って、第１絶縁基板と第２絶縁基板との間の接続部材の発熱量を低減できる。
〔７〕 〔６〕において、前記第２絶縁基板に設けられ、前記第２トランジスタの第３電極に接続された第５導体と、前記第２絶縁基板に設けられ、前記第２トランジスタの第４電極に接続された第６導体と、前記第１絶縁基板に設けられ、前記第２ダイオードの第２カソード電極に接続された第７導体と、前記第１絶縁基板に設けられ、前記第２ダイオードの第２アノード電極に接続された第８導体と、前記第５導体と前記第７導体とを接続する第５接続部材と、前記第６導体と前記第８導体とを接続する第６接続部材と、を有してもよい。この場合、第５接続部材及び第６接続部材の発熱量を低減できる。
〔８〕 〔７〕において、前記第５接続部材及び前記第６接続部材はワイヤであってもよい。この場合、第５導体と第７導体とを接続しやすく、第６導体と第８導体とを接続しやすい。
〔９〕 〔７〕において、前記第５接続部材及び前記第６接続部材は金属板であってもよい。この場合、第５導体と第７導体との間により大きな電流を流しやすく、第６導体と第８導体との間により大きな電流を流しやすい。
〔１０〕 〔７〕〜〔９〕において、前記第４電極と前記第６導体とを接続する第７接続部材と、前記第２アノード電極と前記第８導体とを接続する第８接続部材と、を有してもよい。また、第７接続部材及び第８接続部材はワイヤであってもよい。第４電極と第６導体とを接続しやすく、第２アノード電極と第８導体とを接続しやすい。
〔１１〕 〔６〕〜〔１０〕において、前記第１トランジスタの第１制御電極に接続された第１制御端子と、前記第２トランジスタの第２制御電極に接続された第２制御端子と、を有し、平面視で、前記第１制御端子と前記第２ダイオードとの間に前記第１トランジスタが配置され、前記第２制御端子と前記第１ダイオードとの間に前記第２トランジスタが配置されてもよい。この場合、制御端子からトランジスタのゲートに通ずる経路が短縮され、ゲートループのインダクタンスが低減できる。そのため、モジュールの誤動作の抑制につなげることができる。
〔１２〕 〔１１〕において、複数の前記第１トランジスタを有し、前記第１制御端子には、複数の前記第１トランジスタの前記第１制御電極が接続され、複数の前記第２トランジスタを有し、前記第２制御端子には、複数の前記第２トランジスタの前記第２制御電極が接続され、前記第１制御端子と前記第２ダイオードとの間に複数の前記第１トランジスタが配置され、前記第２制御端子と前記第１ダイオードとの間に複数の前記第１トランジスタが配置されてもよい。この場合、複数の第１トランジスタを第１制御端子の近傍に集約することができ、複数の第２トランジスタを第２制御端子の近傍に集約することができる。従って、複数の第１トランジスタの間でのゲートループのインダクタンスの相違、及び複数の第２トランジスタの間でのゲートループのインダクタンスの相違を低減しやすい。そのため、モジュールの誤動作の抑制につなげることができる。
〔１３〕 〔１２〕において、複数の前記第２ダイオードを有し、前記第１絶縁基板は、複数の前記第１トランジスタのうちの一部と、複数の前記第２ダイオードのうちの一部とが配置された第３絶縁基板と、複数の前記第１トランジスタのうちの他の一部と、複数の前記第２ダイオードのうちの他の一部とが配置された第４絶縁基板と、を有してもよい。この場合、第３絶縁基板及び第４絶縁基板を放熱板に密着させやすい。
〔１４〕 〔１２〕又は〔１３〕において、複数の前記第１ダイオードを有し、前記第２絶縁基板は、複数の前記第２トランジスタのうちの一部と、複数の前記第１ダイオードのうちの一部とが配置された第５絶縁基板と、複数の前記第２トランジスタのうちの他の一部と、複数の前記第１ダイオードのうちの他の一部とが配置された第６絶縁基板と、を有してもよい。この場合、第５絶縁基板及び第６絶縁基板を放熱板に密着させやすい。
〔１５〕 〔６〕〜〔１４〕において、前記第２トランジスタは、炭化珪素を用いて構成された電界効果トランジスタであり、前記第２ダイオードは、炭化珪素を用いて構成されたショットキーバリアダイオードであってもよい。この場合、第２トランジスタ及び第２ダイオードに優れた耐圧が得られる。
〔１６〕 〔１〕〜〔１５〕において、前記第１トランジスタは、炭化珪素を用いて構成された電界効果トランジスタであり、前記第１ダイオードは、炭化珪素を用いて構成されたショットキーバリアダイオードであってもよい。この場合、第１トランジスタ及び第１ダイオードに優れた耐圧が得られる。
〔１７〕 〔１〕〜〔１６〕において、第１主面と、前記第１主面とは反対側の第２主面とを備えた放熱板を有し、前記第１主面に前記第１絶縁基板及び前記第２絶縁基板が搭載され、前記第２主面が凸状に湾曲していてもよい。この場合、熱界面材料等を用いて放熱板を冷却器等に密着させ、良好な伝熱効率を得やすい。
［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本実施形態はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
（第１実施形態）
まず、第１実施形態について説明する。図１は、第１実施形態に係る半導体装置を示す斜視図である。図２は、第１実施形態に係る半導体装置を示す上面図である。ただし、図２では、ケースを透視している。図３は、第１実施形態に係る半導体装置における放熱板と、第１絶縁基板と、第２絶縁基板との関係を示す断面図である。図３は、図２中のIII-III線に沿った断面図に相当する。
第１実施形態に係る半導体装置１は、主として、放熱板２と、ケース９と、Ｐ端子３と、Ｎ端子４と、第１Ｏ端子５と、第２Ｏ端子６とを有する。Ｐ端子３は正極側の電源端子であり、Ｎ端子４は負極側の電源端子であり、第１Ｏ端子５及び第２Ｏ端子６は出力端子である。Ｐ端子３、Ｎ端子４、第１Ｏ端子５及び第２Ｏ端子６はケース９に組み付けられている。ケース９には、更に、第１ゲート端子１３１と、第１センスソース端子１３２と、センスドレイン端子１３３と、第２ゲート端子２３１と、第２センスソース端子２３２と、第１サーミスタ端子３３１と、第２サーミスタ端子３３２とが組み付けられている。
本開示において、Ｘ１−Ｘ２方向、Ｙ１−Ｙ２方向、Ｚ１−Ｚ２方向を相互に直交する方向とする。Ｘ１−Ｘ２方向及びＹ１−Ｙ２方向を含む面をＸＹ面とし、Ｙ１−Ｙ２方向及びＺ１−Ｚ２方向を含む面をＹＺ面とし、Ｚ１−Ｚ２方向及びＸ１−Ｘ２方向を含む面をＺＸ面とする。便宜上、Ｚ１方向を上方向、Ｚ２方向を下方向とする。また、本開示において平面視とは、Ｚ１側から対象物を視ることをいう。Ｘ１−Ｘ２方向は平面視で矩形状の放熱板２及びケース９の長辺に沿う方向であり、Ｙ１−Ｙ２方向は放熱板２及びケース９の短辺に沿う方向であり、Ｚ１−Ｚ２方向は放熱板２及びケース９の法線に沿う方向である。
放熱板２は、例えば平面視で矩形状の厚さが一様の板状体である。放熱板２は、第１主面２Ａと、第１主面２Ａとは反対側の第２主面２Ｂとを備える。放熱板２の材料は、熱伝導率の高い素材である金属、例えば銅（Ｃｕ）、銅合金、アルミニウム（Ａｌ）等である。放熱板２は、熱界面材料（thermal interface material：ＴＩＭ）等を用いて冷却器等に固定される。
ケース９は、例えば平面視において枠状に形成されており、ケース９の外形は放熱板２の外形と同等である。ケース９の材料は樹脂等の絶縁体である。ケース９は、互いに対向する一対の側壁部９１及び９２と、側壁部９１及び９２の両端をつなぐ一対の端壁部９３及び９４とを有する。側壁部９１及び９２はＺＸ平面に平行に配置され、端壁部９３及び９４はＹＺ平面に平行に配置されている。側壁部９２は側壁部９１のＹ２側に配置され、端壁部９４は端壁部９３のＸ２側に配置されている。ケース９は、端壁部９３からＸ１方向に突出する端子台９５と、端壁部９４からＸ２方向に突出する端子台９６とを有する。
端子台９５の上面（Ｚ１側の表面）にＰ端子３及びＮ端子４が配置され、端子台９６の上面（Ｚ１側の表面）に第１Ｏ端子５及び第２Ｏ端子６が配置されている。例えば、Ｎ端子４がＰ端子３のＹ２側に配置され、第２Ｏ端子６が第１Ｏ端子５のＹ２側に配置されている。Ｐ端子３、Ｎ端子４、第１Ｏ端子５及び第２Ｏ端子６は金属板から構成されている。Ｐ端子３及びＮ端子４のそれぞれの一方の端部が端壁部９３のＸ２側に露出し、それぞれの他方の端部が端子台９５の上面に引き出されている。第１Ｏ端子５及び第２Ｏ端子６のそれぞれの一方の端部が端壁部９４のＸ１側に露出し、それぞれの他方の端部が端子台９６の上面に引き出されている。
側壁部９１に、第１ゲート端子１３１、第１センスソース端子１３２、センスドレイン端子１３３、第１サーミスタ端子３３１及び第２サーミスタ端子３３２が取り付けられている。第１ゲート端子１３１、第１センスソース端子１３２、センスドレイン端子１３３、第１サーミスタ端子３３１及び第２サーミスタ端子３３２のそれぞれの一方の端部が側壁部９１のＹ２側に露出し、それぞれの他方の端部が側壁部９１の上面（Ｚ１側の表面）からケース９の外方（Ｚ１側）に突出している。センスドレイン端子１３３は、側壁部９１のＸ２側の端部近傍に配置されている。第１サーミスタ端子３３１及び第２サーミスタ端子３３２は、側壁部９１のＸ１側の端部近傍に配置されている。例えば、第２サーミスタ端子３３２は第１サーミスタ端子３３１のＸ１側に配置されている。第１ゲート端子１３１及び第１センスソース端子１３２は、側壁部９１のＸ１−Ｘ２方向の中心の近傍で、かつＸ１−Ｘ２方向の中心よりもＸ２側に配置されている。例えば、第１センスソース端子１３２は第１ゲート端子１３１のＸ２側に配置されている。
側壁部９２に、第２ゲート端子２３１及び第２センスソース端子２３２が取り付けられている。第２ゲート端子２３１及び第２センスソース端子２３２のそれぞれの一方の端部が側壁部９２のＹ１側に露出し、それぞれの他方の端部が側壁部９２の上面（Ｚ１側の表面）からケース９の外方（Ｚ１側）に突出している。第２ゲート端子２３１及び第２センスソース端子２３２は、側壁部９２のＸ１−Ｘ２方向の中心の近傍で、かつＸ１−Ｘ２方向の中心よりもＸ１側に配置されている。例えば、第２センスソース端子２３２は第２ゲート端子２３１のＸ１側に配置されている。
放熱板２のＺ１側に、第１絶縁基板１０と、第２絶縁基板２０とが配置されている。つまり、放熱板２の第１主面２Ａに第１絶縁基板１０と、第２絶縁基板２０とが配置されている。例えば、第２絶縁基板２０は第１絶縁基板１０のＸ１側に配置されている。
第１絶縁基板１０は、Ｚ１側の面に導電層１１、１２、１３、１４及び１８を有し、Ｚ２側の面に導電層１９を有する。導電層１９が、はんだ等の接合材７により放熱板２に接合されている。導電層１３の上に複数個、例えば４個の第１トランジスタ１１０が実装されている。４個の第１トランジスタ１１０はＸ１−Ｘ２方向に並んでいる。４個の第１トランジスタ１１０から第１トランジスタ群１１０Ａが構成される。導電層１２の上に複数個、例えば８個の第２ダイオード２２０が実装されている。８個の第２ダイオード２２０は、２列になってＸ１−Ｘ２方向に４個ずつ並んでいる。８個の第２ダイオード２２０から第２ダイオード群２２０Ａが構成される。導電層１３は第１導体の一例であり、導電層１２は第２導体、第７導体の一例であり、導電層１４は第８導体の一例である。本実施形態では、第２導体と第７導体とは、一体である導電層１２から構成されている。なお、これの変形例として、第２導体の構成する導電層と、第７導体を構成する導電層とが別々の導電層から構成され、これらが接続されていてもよい。つまり、本開示は、第２導体と第７導体とが一体である導電層１２から構成された形態に限定されるものではない。
第２絶縁基板２０は、Ｚ１側の面に導電層２１、２２、２３、２４、２５、２６、２７及び２８を有し、Ｚ２側の面に導電層２９を有する。導電層２９が、はんだ等の接合材８により放熱板２に接合されている。導電層２３の上に複数個、例えば４個の第２トランジスタ２１０が実装されている。４個の第２トランジスタ２１０はＸ１−Ｘ２方向に並んでいる。４個の第２トランジスタ２１０から第２トランジスタ群２１０Ａが構成される。導電層２５の上に複数個、例えば８個の第１ダイオード１２０が実装されている。８個の第１ダイオード１２０は、２列になってＸ１−Ｘ２方向に４個ずつ並んでいる。８個の第１ダイオード１２０から第１ダイオード群１２０Ａが構成される。導電層２５は第３導体の一例であり、導電層２４は第４導体の一例であり、導電層２３は第５導体の一例であり、導電層２２は第６導体の一例である。
ここで、第１トランジスタ１１０、第１ダイオード１２０、第２トランジスタ２１０及び第２ダイオード２２０について説明する。図４は、第１トランジスタを示す断面図である。図５は、第１ダイオードを示す断面図である。図６は、第２トランジスタを示す断面図である。図７は、第２ダイオードを示す断面図である。
図４に示すように、第１トランジスタ１１０は、第１ゲート電極１１１と、第１ソース電極１１２と、第１ドレイン電極１１３とを有する。第１ゲート電極１１１及び第１ソース電極１１２は第１トランジスタ１１０のＺ１側の主面に配置され、第１ドレイン電極１１３は第１トランジスタ１１０のＺ２側の主面に配置されている。第１ドレイン電極１１３がはんだ等の接合材（図示せず）により導電層１３に接合されている。第１ドレイン電極１１３は第１電極の一例であり、第１ソース電極１１２は第２電極の一例である。
図５に示すように、第１ダイオード１２０は、第１アノード電極１２１と、第１カソード電極１２２とを有する。第１アノード電極１２１は第１ダイオード１２０のＺ１側の主面に配置され、第１カソード電極１２２は第１ダイオード１２０のＺ２側の主面に配置されている。第１カソード電極１２２がはんだ等の接合材（図示せず）により導電層２５に接合されている。
図６に示すように、第２トランジスタ２１０は、第２ゲート電極２１１と、第２ソース電極２１２と、第２ドレイン電極２１３とを有する。第２ゲート電極２１１及び第２ソース電極２１２は第２トランジスタ２１０のＺ１側の主面に配置され、第２ドレイン電極２１３は第２トランジスタ２１０のＺ２側の主面に配置されている。第２ドレイン電極２１３がはんだ等の接合材（図示せず）により導電層２３に接合されている。第２ドレイン電極２１３は第３電極の一例であり、第２ソース電極２１２は第４電極の一例である。
図７に示すように、第２ダイオード２２０は、第２アノード電極２２１と、第２カソード電極２２２とを有する。第２アノード電極２２１は第２ダイオード２２０のＺ１側の主面に配置され、第２カソード電極２２２は第２ダイオード２２０のＺ２側の主面に配置されている。第２カソード電極２２２がはんだ等の接合材（図示せず）により導電層１２に接合されている。
半導体装置１は、複数本のワイヤ３１と、複数本のワイヤ３２と、複数本のワイヤ４１と、複数本のワイヤ４２とを有する。ワイヤ３１は、第１絶縁基板１０に設けられた導電層１３と第２絶縁基板２０に設けられた導電層２５とを接続する。ワイヤ３２は、第１絶縁基板１０に設けられた導電層１２と第２絶縁基板２０に設けられた導電層２４とを接続する。ワイヤ４１は、第１絶縁基板１０に設けられた導電層１２と第２絶縁基板２０に設けられた導電層２３とを接続する。ワイヤ４２は、第１絶縁基板１０に設けられた導電層１４と第２絶縁基板２０に設けられた導電層２２とを接続する。ワイヤ３１は第１接続部材の一例であり、ワイヤ３２は第２接続部材の一例であり、ワイヤ４１は第５接続部材の一例であり、ワイヤ４２は第６接続部材の一例である。
半導体装置１は、複数本のワイヤ５１と、複数本のワイヤ５２と、複数本のワイヤ５３と、複数本のワイヤ５４と、複数本のワイヤ５５とを有する。ワイヤ５１は、４個の第１トランジスタ１１０にそれぞれ設けられた第１ゲート電極１１１と第１絶縁基板１０に設けられた導電層１１とを接続する。ワイヤ５２は、４個の第１トランジスタ１１０にそれぞれ設けられた第１ソース電極１１２と第１絶縁基板１０に設けられた導電層１２とを接続する。ワイヤ５３は、４個の第１トランジスタ１１０にそれぞれ設けられた第１センスソース電極（図示せず）と第１絶縁基板１０に設けられた導電層１８とを接続する。ワイヤ５４は、８個の第２ダイオード２２０のうちＹ１側に配置された４個の第２ダイオード２２０にそれぞれ設けられた第２アノード電極２２１と第１絶縁基板１０に設けられた導電層１４とを接続する。ワイヤ５５は、８個の第２ダイオード２２０のうちＹ１側に配置された４個の第２ダイオード２２０にそれぞれ設けられた第２アノード電極２２１とＹ２側に配置された４個の第２ダイオード２２０にそれぞれ設けられた第２アノード電極２２１とを接続する。ワイヤ５２は第３接続部材の一例であり、ワイヤ５４は第８接続部材の一例である。
半導体装置１は、ワイヤ６１と、複数本のワイヤ６２と、複数本のワイヤ６３と、ワイヤ６４と、ワイヤ６５とを有する。ワイヤ６１は、第１絶縁基板１０に設けられた導電層１１と第１ゲート端子１３１とを接続する。ワイヤ６２は、第１絶縁基板１０に設けられた導電層１２と第１Ｏ端子５とを接続する。ワイヤ６３は、第１絶縁基板１０に設けられた導電層１２と第２Ｏ端子６とを接続する。ワイヤ６４は、第１絶縁基板１０に設けられた導電層１３とセンスドレイン端子１３３とを接続する。ワイヤ６５は、第１絶縁基板１０に設けられた導電層１８と第１センスソース端子１３２とを接続する。
半導体装置１は、複数本のワイヤ７１と、複数本のワイヤ７２と、複数本のワイヤ７３と、複数本のワイヤ７４と、複数本のワイヤ７５とを有する。ワイヤ７１は、４個の第２トランジスタ２１０にそれぞれ設けられた第２ゲート電極２１１と第２絶縁基板２０に設けられた導電層２１とを接続する。ワイヤ７２は、４個の第２トランジスタ２１０にそれぞれ設けられた第２ソース電極２１２と第２絶縁基板２０に設けられた導電層２２とを接続する。ワイヤ７３は、４個の第２トランジスタ２１０にそれぞれ設けられた第２センスソース電極（図示せず）と第２絶縁基板２０に設けられた導電層２８とを接続する。ワイヤ７４は、８個の第１ダイオード１２０のうちＹ２側に配置された４個の第１ダイオード１２０にそれぞれ設けられた第１アノード電極１２１と第２絶縁基板２０に設けられた導電層２４とを接続する。ワイヤ７５は、８個の第１ダイオード１２０のうちＹ２側に配置された４個の第１ダイオード１２０にそれぞれ設けられた第１アノード電極１２１とＹ１側に配置された４個の第１ダイオード１２０にそれぞれ設けられた第１アノード電極１２１とを接続する。ワイヤ７４は第４接続部材の一例であり、ワイヤ７２は第７接続部材の一例である。
半導体装置１は、ワイヤ８１と、複数本のワイヤ８２と、複数本のワイヤ８３と、ワイヤ８５と、ワイヤ８６と、ワイヤ８７とを有する。ワイヤ８１は、第２絶縁基板２０に設けられた導電層２１と第２ゲート端子２３１とを接続する。ワイヤ８２は、第２絶縁基板２０に設けられた導電層２２とＮ端子４とを接続する。ワイヤ８３は、第２絶縁基板２０に設けられた導電層２５とＰ端子３とを接続する。ワイヤ８５は、第２絶縁基板２０に設けられた導電層２８と第２センスソース端子２３２とを接続する。ワイヤ８６は、第２絶縁基板２０に設けられた導電層２６と第１サーミスタ端子３３１とを接続する。ワイヤ８７は、第２絶縁基板２０に設けられた導電層２７と第２サーミスタ端子３３２とを接続する。半導体装置１は、導電層２６及び導電層２７に接続されたサーミスタ３３０を有する。
ここで、第１実施形態に係る半導体装置１の回路構成について説明する。図８は、第１実施形態に係る半導体装置を示す回路図である。
Ｐ端子３に、ワイヤ８３と、導電層２５とを介して第１ダイオード１２０の第１カソード電極１２２が接続される。また、Ｐ端子３に、ワイヤ８３と、導電層２５と、ワイヤ３１と、導電層１３とを介して第１トランジスタ１１０の第１ドレイン電極１１３が接続される。導電層１２が、ワイヤ６２を介して第１Ｏ端子５に接続され、ワイヤ６３を介して第２Ｏ端子６に接続される。導電層１２に、ワイヤ５２を介して第１トランジスタ１１０の第１ソース電極１１２が接続される。また、導電層１２に、ワイヤ３２と、導電層２４と、ワイヤ７４及び７５とを介して第１ダイオードの第１アノード電極１２１が接続される。
第１ゲート端子１３１に、ワイヤ６１と、導電層１１と、ワイヤ５１とを介して第１トランジスタ１１０の第１ゲート電極１１１が接続される。第１センスソース端子１３２に、ワイヤ６５と、導電層１８と、ワイヤ５３とを介して第１トランジスタ１１０の第１センスソース電極が接続される。センスドレイン端子１３３に、ワイヤ６４と、導電層１３とを介して第１トランジスタ１１０の第１ドレイン電極１１３が接続される。第１ゲート電極１１１は第１制御電極の一例であり、第１ゲート端子１３１は第１制御端子の一例である。
Ｎ端子４に、ワイヤ８２と、導電層２２と、ワイヤ７２とを介して第２トランジスタ２１０の第２ソース電極２１２が接続される。また、Ｎ端子４に、ワイヤ８２と、導電層２２と、ワイヤ４２と、ワイヤ５４及び５５とを介して第２ダイオード２２０の第２アノード電極２２１が接続される。導電層１２に第２トランジスタ２１０の第２カソード電極２２２が接続される。また、導電層１２に、ワイヤ４１と、導電層２３とを介して第２トランジスタ２１０の第２ドレイン電極２１３が接続される。
第２ゲート端子２３１に、ワイヤ８１と、導電層２１と、ワイヤ７１とを介して第２トランジスタ２１０の第２ゲート電極２１１が接続される。第２センスソース端子２３２に、ワイヤ８５と、導電層２８と、ワイヤ７３とを介して第２トランジスタ２１０の第２センスソース電極が接続される。第１サーミスタ端子３３１に、ワイヤ８６と、導電層２６とを介してサーミスタ３３０の一方の電極が接続される。第２サーミスタ端子３３２に、ワイヤ８７と、導電層２７とを介してサーミスタ３３０の他方の電極が接続される。第２ゲート電極２１１は第２制御電極の一例であり、第２ゲート端子２３１は第２制御端子の一例である。
図８に示すように、第１トランジスタ１１０の第１ドレイン電極１１３と第１ダイオード１２０の第１カソード電極１２２とがＰ端子３に共通に接続され、第１ソース電極１１２と第１アノード電極１２１とが第１Ｏ端子５及び第２Ｏ端子６に共通に接続されている。つまり、第１トランジスタ１１０と第１ダイオード１２０とが、Ｐ端子３と、第１Ｏ端子５及び第２Ｏ端子６との間に並列に接続されている。また、第２トランジスタ２１０の第２ドレイン電極２１３と第２ダイオード２２０の第２カソード電極２２２とが第１Ｏ端子５及び第２Ｏ端子６に共通に接続され、第２ソース電極２１２と第２アノード電極２２１とがＮ端子４に共通に接続されている。つまり、第２トランジスタ２１０と第２ダイオード２２０とが、Ｎ端子４と、第１Ｏ端子５及び第２Ｏ端子６との間に並列に接続されている。上アーム１００は、第１トランジスタ１１０（第１トランジスタ群１１０Ａ）と、第１ダイオード１２０（第１ダイオード群１２０Ａ）とを含む。下アーム２００は、第２トランジスタ２１０（第２トランジスタ群２１０Ａ）と、第２ダイオード２２０（第２ダイオード群２２０Ａ）とを含む。Ｐ端子３とＮ端子４との間に上アーム１００と下アーム２００とが直列に接続されている。上アーム１００は第１アームの一例であり、下アーム２００は第２アームの一例である。
上アーム１００に含まれる複数の第１トランジスタ１１０が第１絶縁基板１０のみに設けられ、上アーム１００に含まれる複数の第１ダイオード１２０が第２絶縁基板２０のみに設けられてもよい。また、下アーム２００に含まれる複数の第２トランジスタ２１０が第２絶縁基板２０のみに設けられ、下アーム２００に含まれる複数の第２ダイオード２２０が第１絶縁基板１０のみに設けられてもよい。
次に、第１実施形態に係る半導体装置１の動作について説明する。図９〜図１２は、第１実施形態に係る半導体装置の動作を示す模式図である。
図９は、Ｐ端子３から第１Ｏ端子５及び第２Ｏ端子６に流れる電流Ｉ１の経路を示す。図９に示すように、電流Ｉ１は、Ｐ端子３から、ワイヤ８３と、導電層２５と、ワイヤ３１と、導電層１３と、第１トランジスタ群１１０Ａと、ワイヤ５２と、導電層１２と、ワイヤ６２及び６３とを介して、第１Ｏ端子５及び第２Ｏ端子６に流れる。
図１０は、第１Ｏ端子５及び第２Ｏ端子６からＰ端子３に流れる電流Ｉ２の経路を示す。図１０に示すように、電流Ｉ２は、第１Ｏ端子５及び第２Ｏ端子６から、ワイヤ６２及び６３と、導電層１２と、ワイヤ３２と、導電層２４と、ワイヤ７４及び７５と、第１ダイオード群１２０Ａと、導電層２５と、ワイヤ８３とを介して、Ｐ端子３に流れる。
このように、Ｐ端子３から第１Ｏ端子５及び第２Ｏ端子６に流れる電流Ｉ１は、ワイヤ３１を流れるが、ワイヤ３２を流れない。一方、第１Ｏ端子５及び第２Ｏ端子６からＰ端子３に流れる電流Ｉ２は、ワイヤ３２を流れるが、ワイヤ３１を流れない。
図１１は、Ｎ端子４から第１Ｏ端子５及び第２Ｏ端子６に流れる電流Ｉ３の経路を示す。図１１に示すように、電流Ｉ３は、Ｎ端子４から、ワイヤ８２と、導電層２２と、ワイヤ７２と、第２トランジスタ群２１０Ａと、導電層２３と、ワイヤ４１と、導電層１２と、ワイヤ６２及び６３とを介して、第１Ｏ端子５及び第２Ｏ端子６に流れる。
図１２は、第１Ｏ端子５及び第２Ｏ端子６からＮ端子４に流れる電流Ｉ４の経路を示す。図１２に示すように、電流Ｉ４は、第１Ｏ端子５及び第２Ｏ端子６から、ワイヤ６２及び６３と、導電層１２と、第２ダイオード群２２０Ａと、ワイヤ５４及び５５と、導電層１４と、ワイヤ４２と、導電層２２と、ワイヤ８２とを介して、Ｎ端子４に流れる。
このように、Ｎ端子４から第１Ｏ端子５及び第２Ｏ端子６に流れる電流Ｉ３は、ワイヤ４１を流れるが、ワイヤ４２を流れない。一方、第１Ｏ端子５及び第２Ｏ端子６からＮ端子４に流れる電流Ｉ４は、ワイヤ４２を流れるが、ワイヤ４１を流れない。
第１実施形態に係る半導体装置１では、上アーム１００に第１トランジスタ１１０及び第１ダイオード１２０が含まれ、第１トランジスタ１１０は第１絶縁基板１０に設けられ、第１ダイオード１２０は第２絶縁基板２０に設けられている。このため、Ｐ端子３から第１Ｏ端子５及び第２Ｏ端子６に流れる電流Ｉ１と、第１Ｏ端子５及び第２Ｏ端子６からＰ端子３に流れる電流Ｉ２との間で、経由するワイヤ３１、３２が相違する。従って、第１絶縁基板１０と第２絶縁基板２０との間を流れる電流が同一の接続部材を経由する場合と比較して、ワイヤ３１及び３２における発熱量を低減できる。
同様に、下アーム２００に第２トランジスタ２１０及び第２ダイオード２２０が含まれ、第２トランジスタ２１０は第２絶縁基板２０に設けられ、第２ダイオード２２０は第１絶縁基板１０に設けられている。このため、Ｎ端子４から第１Ｏ端子５及び第２Ｏ端子６に流れる電流Ｉ３と、第１Ｏ端子５及び第２Ｏ端子６からＮ端子４に流れる電流Ｉ４との間で、経由するワイヤ４１、４２が相違する。従って、第１絶縁基板１０と第２絶縁基板２０との間を流れる電流が同一の接続部材を経由する場合と比較して、ワイヤ４１及び４２における発熱量を低減できる。
このように発熱量を低減することによって、接続部材、ワイヤの発熱量が過大となるおそれを抑制し、ワイヤが溶断に至るおそれを低減することが可能となる。
第１絶縁基板１０と第２絶縁基板２０との間の接続にワイヤ３１、３２、４１及び４２が用いられているため、第１絶縁基板１０と第２絶縁基板２０とを接続しやすい。すなわち、導電層１３と導電層２５とを接続しやすく、導電層１２と導電層２４とを接続しやすく、導電層１４と導電層２２とを接続しやすく、導電層１２と導電層２３とを接続しやすい。ワイヤ３１、３２、４１及び４２のそれぞれに代えて、バスバー等の金属板が用いられてもよい。この場合、より大きな電流を流しやすい。
第１ソース電極１１２と導電層１２との接続にワイヤ５２が用いられ、第１アノード電極１２１と導電層２４との接続にワイヤ７４が用いられるため、第１ソース電極１１２と導電層１２とを接続しやすく、第１アノード電極１２１と導電層２４と接続しやすい。また、第２ソース電極２１２と導電層２２との接続にワイヤ７２が用いられ、第２アノード電極２２１と導電層１４との接続にワイヤ５４が用いられるため、第２ソース電極２１２と導電層２２とを接続しやすく、第２アノード電極２２１と導電層１４と接続しやすい。
平面視で、第１ゲート端子１３１と第２ダイオード２２０との間に第１トランジスタ１１０が配置されている。すなわち、上アーム１００の第１トランジスタ１１０は下アーム２００の第２ダイオード２２０よりも第１ゲート端子１３１に近く配置されている。このため、第１トランジスタ１１０のゲートループのインダクタンスを低減しやすい。また、平面視で、第２ゲート端子２３１と第１ダイオード１２０との間に第２トランジスタ２１０が配置されている。すなわち、下アーム２００の第２トランジスタ２１０は上アーム１００の第１ダイオード１２０よりも第２ゲート端子２３１に近く配置されている。このため、第２トランジスタ２１０のゲートループのインダクタンスを低減しやすい。
更に、第１ゲート端子１３１に複数の第１トランジスタ１１０の第１ゲート電極１１１が接続され、これら複数の第１トランジスタ１１０が第１ゲート端子１３１と第２ダイオード２２０との間に配置されている。このため、複数の第１トランジスタ１１０の間でのゲートループのインダクタンスの相違を低減しやすい。また、第２ゲート端子２３１に複数の第２トランジスタ２１０の第２ゲート電極２１１が接続され、これら複数の第２トランジスタ２１０が第２ゲート端子２３１と第１ダイオード１２０との間に配置されている。このため、複数の第２トランジスタ２１０の間でのゲートループのインダクタンスの相違を低減しやすい。
第１トランジスタ１１０及び第２トランジスタ２１０は、炭化珪素を用いて構成されたＭＯＳ（metal-oxide-semiconductor）電界効果トランジスタ（field effect transistor）等の電界効果トランジスタであってもよい。第１ダイオード１２０及び第２ダイオード２２０は、炭化珪素を用いて構成されたショットキーバリアダイオードあってもよい。炭化珪素を用いることにより、優れた耐圧が得られる。
なお、図１３に示すように、放熱板２の第２主面２Ｂが凸状に湾曲していることが好ましい。ＴＩＭ等を用いて放熱板２を冷却器等に密着させ、良好な伝熱効率を得やすいためである。
（第２実施形態）
次に、第２実施形態について説明する。図１４は、第２実施形態に係る半導体装置における第１絶縁基板及び第２絶縁基板の構成を示す模式図である。
第２実施形態に係る半導体装置では、図１４に示すように、第１絶縁基板１０が、第３絶縁基板１０Ａと、第４絶縁基板１０Ｂとを有し、第２絶縁基板２０が、第５絶縁基板２０Ａと、第６絶縁基板２０Ｂとを有する。第４絶縁基板１０Ｂが第３絶縁基板１０ＡのＸ１側に配置され、第６絶縁基板２０Ｂが第５絶縁基板２０ＡのＸ２側に配置されている。
第３絶縁基板１０Ａは、Ｚ１側の面に導電層１１Ａ、１２Ａ、１３Ａ、１４Ａ及び１８Ａを有し、Ｚ２側の面に導電層（図示せず）を有する。Ｚ２側の面に設けられた導電層が、導電層１９と同様に、はんだ等の接合材７により放熱板２に接合されている。導電層１３Ａの上に複数個、例えば２個の第１トランジスタ１１０が実装されている。２個の第１トランジスタ１１０はＸ１−Ｘ２方向に並んでいる。導電層１２Ａの上に複数個、例えば４個の第２ダイオード２２０が実装されている。４個の第２ダイオード２２０は、２列になってＸ１−Ｘ２方向に２個ずつ並んでいる。
第４絶縁基板１０Ｂは、Ｚ１側の面に導電層１１Ｂ、１２Ｂ、１２Ｃ、１３Ｂ、１４Ｂ及び１８Ｂを有し、Ｚ２側の面に導電層（図示せず）を有する。Ｚ２側の面に設けられた導電層が、導電層１９と同様に、はんだ等の接合材７により放熱板２に接合されている。導電層１３Ｂの上に複数個、例えば２個の第１トランジスタ１１０が実装されている。２個の第１トランジスタ１１０はＸ１−Ｘ２方向に並んでいる。導電層１２Ｃの上に複数個、例えば４個の第２ダイオード２２０が実装されている。４個の第２ダイオード２２０は、２列になってＸ１−Ｘ２方向に２個ずつ並んでいる。
ワイヤ４１１と、ワイヤ４１２と、ワイヤ４１３と、ワイヤ４１４と、ワイヤ４１５と、ワイヤ４１８とが設けられている。ワイヤ４１１は、導電層１１Ａと導電層１１Ｂとを接続する。ワイヤ４１２は、導電層１２Ａと導電層１２Ｂとを接続する。ワイヤ４１３は、導電層１３Ａと導電層１３Ｂとを接続する。ワイヤ４１４は、導電層１４Ａと導電層１４Ｂとを接続する。ワイヤ４１５は、導電層１２Ａと導電層１２Ｃとを接続する。ワイヤ４１８は、導電層１８Ａと導電層１８Ｂとを接続する。
導電層１１Ａ及び１１Ｂは導電層１１の一部である。導電層１２Ａ、１２Ｂ及び１２Ｃは導電層１２の一部である。導電層１３Ａ及び１３Ｂは導電層１３の一部である。導電層１４Ａ及び１４Ｂは導電層１４の一部である。導電層１８Ａ及び１８Ｂは導電層１８の一部である。
第５絶縁基板２０Ａは、Ｚ１側の面に導電層２１Ａ、２２Ａ、２３Ａ、２４Ａ、２５Ａ及び２８Ａを有し、Ｚ２側の面に導電層（図示せず）を有する。Ｚ２側の面に設けられた導電層が、導電層２９と同様に、はんだ等の接合材８により放熱板２に接合されている。導電層２３Ａの上に複数個、例えば２個の第２トランジスタ２１０が実装されている。２個の第２トランジスタ２１０はＸ１−Ｘ２方向に並んでいる。導電層２５Ａの上に複数個、例えば４個の第１ダイオード１２０が実装されている。４個の第１ダイオード１２０は、２列になってＸ１−Ｘ２方向に２個ずつ並んでいる。
第６絶縁基板２０Ｂは、Ｚ１側の面に導電層２１Ｂ、２２Ｂ、２３Ｂ、２４Ｂ、２５Ｂ及び２８Ｂを有し、Ｚ２側の面に導電層（図示せず）を有する。Ｚ２側の面に設けられた導電層が、導電層２９と同様に、はんだ等の接合材８により放熱板２に接合されている。導電層２３Ｂの上に複数個、例えば２個の第２トランジスタ２１０が実装されている。２個の第２トランジスタ２１０はＸ１−Ｘ２方向に並んでいる。導電層２５Ｂの上に複数個、例えば４個の第１ダイオード１２０が実装されている。４個の第１ダイオード１２０は、２列になってＸ１−Ｘ２方向に２個ずつ並んでいる。
ワイヤ４２１と、ワイヤ４２２と、ワイヤ４２３と、ワイヤ４２４と、ワイヤ４２５と、ワイヤ４２８とが設けられている。ワイヤ４２１は、導電層２１Ａと導電層２１Ｂとを接続する。ワイヤ４２２は、導電層２２Ａと導電層２２Ｂとを接続する。ワイヤ４２３は、導電層２３Ａと導電層２３Ｂとを接続する。ワイヤ４２４は、導電層２４Ａと導電層２４Ｂとを接続する。ワイヤ４２５は、導電層２５Ａと導電層２５Ｂとを接続する。ワイヤ４２８は、導電層２８Ａと導電層２８Ｂとを接続する。
導電層２１Ａ及び２１Ｂは導電層２１の一部である。導電層２２Ａ及び２２Ｂは導電層２２の一部である。導電層２３Ａ及び２３Ｂは導電層２３の一部である。導電層２４Ａ及び２４Ｂは導電層２４の一部である。導電層２５Ａ及び２５Ｂは導電層２５の一部である。導電層１８Ａ及び１８Ｂは導電層１８の一部である。
他の構成は第１実施形態と同様である。
第２実施形態によっても第１実施形態と同様の効果が得られる。また、第２実施形態では、第１絶縁基板１０が第３絶縁基板１０Ａ及び第４絶縁基板１０Ｂを含むため、第３絶縁基板１０Ａ及び第４絶縁基板１０Ｂを放熱板２の第１主面２Ａにより密着させやすい。同様に、第２絶縁基板２０が第５絶縁基板２０Ａ及び第６絶縁基板２０Ｂを含むため、第５絶縁基板２０Ａ及び第６絶縁基板２０Ｂを放熱板２の第１主面２Ａにより密着させやすい。
以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
１：半導体装置
２：放熱板
２Ａ：第１主面
２Ｂ：第２主面
３：Ｐ端子
４：Ｎ端子
５：第１Ｏ端子
６：第２Ｏ端子
７、８：接合材
９：ケース
１０：第１絶縁基板
１０Ａ：第３絶縁基板
１０Ｂ：第４絶縁基板
１１、１１Ａ、１１Ｂ、１２Ａ、１２Ｂ、１２Ｃ、１３Ａ、１３Ｂ、１４Ａ、１４Ｂ、１８、１８Ａ、１８Ｂ、１９：導電層
１２：第２導体、第７導体（導電層）
１３：第１導体（導電層）
１４：第８導体（導電層）
２０：第２絶縁基板
２０Ａ：第５絶縁基板
２０Ｂ：第６絶縁基板
２１、２１Ａ、２１Ｂ、２２Ａ、２２Ｂ、２３Ａ、２３Ｂ、２４Ａ、２４Ｂ、２５Ａ、２５Ｂ、２６、２７、２８、２８Ａ、２８Ｂ、２９：導電層
２２：第６導体（導電層）
２３：第５導体（導電層）
２４：第４導体（導電層）
２５：第３導体（導電層）
３１：第１接続部材（ワイヤ）
３２：第２接続部材（ワイヤ）
４１：第５接続部材（ワイヤ）
４２：第６接続部材（ワイヤ）
５１、５３、５５：ワイヤ
５２：第３接続部材（ワイヤ）
５４：第８接続部材（ワイヤ）
６１、６２、６３、６４、６５：ワイヤ
７１、７３、７５：ワイヤ
７２：第７接続部材（ワイヤ）
７４：第４接続部材（ワイヤ）
８１、８２、８３、８５、８６、８７：ワイヤ
９１、９２：側壁部
９３、９４：端壁部
９５、９６：端子台
１００：上アーム
１１０：第１トランジスタ
１１０Ａ：第１トランジスタ群
１１１：第１ゲート電極
１１２：第１ソース電極
１１３：第１ドレイン電極
１２０：第１ダイオード
１２０Ａ：第１ダイオード群
１２１：第１アノード電極
１２２：第１カソード電極
１３１：第１ゲート端子
１３２：第１センスソース端子
１３３：センスドレイン端子
２００：下アーム
２１０：第２トランジスタ
２１０Ａ：第２トランジスタ群
２１１：第２ゲート電極
２１２：第２ソース電極
２１３：第２ドレイン電極
２２０：第２ダイオード
２２０Ａ：第２ダイオード群
２２１：第２アノード電極
２２２：第２カソード電極
２３１：第２ゲート端子
２３２：第２センスソース端子
３３０：サーミスタ
３３１：第１サーミスタ端子
３３２：第２サーミスタ端子
４１１、４１２、４１３、４１４、４１５、４１８：ワイヤ
４２１、４２２、４２３、４２４、４２５、４２８：ワイヤ
Ｉ１、Ｉ２、Ｉ３、Ｉ４：電流

Claims (17)

  1. 第１絶縁基板と、
    第２絶縁基板と、
    第１アームと、
    を有し、
    前記第１アームは、
    前記第１絶縁基板に設けられた第１トランジスタと、
    前記第２絶縁基板に設けられ、前記第１トランジスタに並列に接続された第１ダイオードと、
    を有する半導体装置。
  2. 前記第１絶縁基板に設けられ、前記第１トランジスタの第１電極に接続された第１導体と、
    前記第１絶縁基板に設けられ、前記第１トランジスタの第２電極に接続された第２導体と、
    前記第２絶縁基板に設けられ、前記第１ダイオードの第１カソード電極に接続された第３導体と、
    前記第２絶縁基板に設けられ、前記第１ダイオードの第１アノード電極に接続された第４導体と、
    前記第１導体と前記第３導体とを接続する第１接続部材と、
    前記第２導体と前記第４導体とを接続する第２接続部材と、
    を有する請求項１に記載の半導体装置。
  3. 前記第１接続部材及び前記第２接続部材はワイヤである請求項２に記載の半導体装置。
  4. 前記第１接続部材及び前記第２接続部材は金属板である請求項２に記載の半導体装置。
  5. 前記第２電極と前記第２導体とを接続する第３接続部材と、
    前記第１アノード電極と前記第４導体とを接続する第４接続部材と、
    を有する請求項２から請求項４のいずれか１項に記載の半導体装置。
  6. 前記第１アームに直列に接続された第２アームを有し、
    前記第２アームは、
    前記第２絶縁基板に設けられた第２トランジスタと、
    前記第１絶縁基板に設けられ、前記第２トランジスタに並列に接続された第２ダイオードと、
    を有する請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 前記第２絶縁基板に設けられ、前記第２トランジスタの第３電極に接続された第５導体と、
    前記第２絶縁基板に設けられ、前記第２トランジスタの第４電極に接続された第６導体と、
    前記第１絶縁基板に設けられ、前記第２ダイオードの第２カソード電極に接続された第７導体と、
    前記第１絶縁基板に設けられ、前記第２ダイオードの第２アノード電極に接続された第８導体と、
    前記第５導体と前記第７導体とを接続する第５接続部材と、
    前記第６導体と前記第８導体とを接続する第６接続部材と、
    を有する請求項６に記載の半導体装置。
  8. 前記第５接続部材及び前記第６接続部材はワイヤである請求項７に記載の半導体装置。
  9. 前記第５接続部材及び前記第６接続部材は金属板である請求項７に記載の半導体装置。
  10. 前記第４電極と前記第６導体とを接続する第７接続部材と、
    前記第２アノード電極と前記第８導体とを接続する第８接続部材と、
    を有する請求項７から請求項９のいずれか１項に記載の半導体装置。
  11. 前記第１トランジスタの第１制御電極に接続された第１制御端子と、
    前記第２トランジスタの第２制御電極に接続された第２制御端子と、
    を有し、
    平面視で、
    前記第１制御端子と前記第２ダイオードとの間に前記第１トランジスタが配置され、
    前記第２制御端子と前記第１ダイオードとの間に前記第２トランジスタが配置される請求項６から請求項１０のいずれか１項に記載の半導体装置。
  12. 複数の前記第１トランジスタを有し、
    前記第１制御端子には、複数の前記第１トランジスタの前記第１制御電極が接続され、
    複数の前記第２トランジスタを有し、
    前記第２制御端子には、複数の前記第２トランジスタの前記第２制御電極が接続され、
    前記第１制御端子と前記第２ダイオードとの間に複数の前記第１トランジスタが配置され、
    前記第２制御端子と前記第１ダイオードとの間に複数の前記第１トランジスタが配置される請求項１１に記載の半導体装置。
  13. 複数の前記第２ダイオードを有し、
    前記第１絶縁基板は、
    複数の前記第１トランジスタのうちの一部と、複数の前記第２ダイオードのうちの一部とが配置された第３絶縁基板と、
    複数の前記第１トランジスタのうちの他の一部と、複数の前記第２ダイオードのうちの他の一部とが配置された第４絶縁基板と、
    を有する請求項１２に記載の半導体装置。
  14. 複数の前記第１ダイオードを有し、
    前記第２絶縁基板は、
    複数の前記第２トランジスタのうちの一部と、複数の前記第１ダイオードのうちの一部とが配置された第５絶縁基板と、
    複数の前記第２トランジスタのうちの他の一部と、複数の前記第１ダイオードのうちの他の一部とが配置された第６絶縁基板と、
    を有する請求項１２または請求項１３に記載の半導体装置。
  15. 前記第２トランジスタは、炭化珪素を用いて構成された電界効果トランジスタであり、
    前記第２ダイオードは、炭化珪素を用いて構成されたショットキーバリアダイオードである請求項６から請求項１４のいずれか１項に記載の半導体装置。
  16. 前記第１トランジスタは、炭化珪素を用いて構成された電界効果トランジスタであり、
    前記第１ダイオードは、炭化珪素を用いて構成されたショットキーバリアダイオードである請求項１から請求項１５のいずれか１項に記載の半導体装置。
  17. 第１主面と、前記第１主面とは反対側の第２主面とを備えた放熱板を有し、
    前記第１主面に前記第１絶縁基板及び前記第２絶縁基板が搭載され、
    前記第２主面が凸状に湾曲している請求項１から請求項１６のいずれか１項に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022059251A1 (ja) * 2020-09-18 2022-03-24 住友電気工業株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4560645B2 (ja) * 2005-09-20 2010-10-13 Ｄｏｗａメタルテック株式会社 複数の半導体基板を搭載するための放熱板およびそれを用いた半導体基板接合体
US9129932B2 (en) * 2011-06-27 2015-09-08 Rohm Co., Ltd. Semiconductor module
JP5893369B2 (ja) * 2011-12-05 2016-03-23 ローム株式会社 半導体装置
CN104303297B (zh) * 2012-05-16 2017-05-17 松下知识产权经营株式会社 电力用半导体模块
CN105723619A (zh) * 2013-11-20 2016-06-29 罗姆股份有限公司 开关器件及电子电路
DE102014102018B3 (de) * 2014-02-18 2015-02-19 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit niederinduktiv ausgestalteten modulinternen Last- und Hilfsverbindungseinrichtungen
WO2015136603A1 (ja) * 2014-03-10 2015-09-17 株式会社日立製作所 パワー半導体モジュール及びその製造検査方法
EP3178110A1 (en) * 2015-10-29 2017-06-14 ABB Schweiz AG Semiconductor module
US9443792B1 (en) * 2015-10-31 2016-09-13 Ixys Corporation Bridging DMB structure for wire bonding in a power semiconductor device module
CN108807336A (zh) * 2018-06-06 2018-11-13 臻驱科技（上海）有限公司 一种功率半导体模块衬底及功率半导体模块
JP6875588B1 (ja) * 2020-09-18 2021-05-26 住友電気工業株式会社 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022059251A1 (ja) * 2020-09-18 2022-03-24 住友電気工業株式会社 半導体装置
WO2022059272A1 (ja) * 2020-09-18 2022-03-24 住友電気工業株式会社 半導体装置
WO2022059250A1 (ja) * 2020-09-18 2022-03-24 住友電気工業株式会社 半導体装置

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