JP2023075744A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2023075744A JP2023075744A JP2021188837A JP2021188837A JP2023075744A JP 2023075744 A JP2023075744 A JP 2023075744A JP 2021188837 A JP2021188837 A JP 2021188837A JP 2021188837 A JP2021188837 A JP 2021188837A JP 2023075744 A JP2023075744 A JP 2023075744A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- main
- semiconductor chip
- main surface
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】コストの増加を抑制しながら誤点弧を抑制できる半導体装置を提供する。【解決手段】半導体装置は、第1半導体基板と、第1制御電極と、第1主電極と、第2主電極とを有する第1半導体チップと、第2半導体基板と、第2制御電極と、第3主電極と、第4主電極とを有し、前記第1半導体チップに実装された第2半導体チップと、を有し、前記第1半導体基板は、第1主面と、前記第1主面とは反対側の第2主面と、を有し、前記第2半導体基板は、前記第1主面に対向する第3主面と、前記第3主面とは反対側の第4主面と、を有し、前記第1制御電極及び前記第1主電極は前記第1主面に設けられ、前記第2制御電極及び前記第3主電極は前記第4主面に設けられ、前記第4主電極は前記第3主面に設けられ、前記第1主電極と前記第4主電極とを電気的に接続する第1接続部材と、前記第1制御電極と前記第3主電極とを電気的に接続する第2接続部材と、を有する。【選択図】図1
Description
本開示は、半導体装置に関する。
インバータ回路における誤点弧を抑制するためのミラークランプ回路を内蔵した炭化珪素半導体装置が提案されている(特許文献1)。
ミラークランプ回路を内蔵する炭化珪素半導体装置の構造は、ミラークランプ回路を内蔵しない炭化珪素半導体装置よりも複雑なものとなる。このため、歩留まりが低下しやすい。また、ミラークランプ回路を内蔵する炭化珪素半導体装置を製造するためには、ミラークランプ回路の形成のためだけの工程が必要となる。これらのことから、ミラークランプ回路を内蔵する炭化珪素半導体装置の製造コストは、ミラークランプ回路を内蔵しない炭化珪素半導体装置の製造コストよりも大幅に増加する。
本開示は、コストの増加を抑制しながら誤点弧を抑制できる半導体装置を提供することを目的とする。
本開示の半導体装置は、第1半導体基板と、第1制御電極と、第1主電極と、第2主電極とを有する第1半導体チップと、第2半導体基板と、第2制御電極と、第3主電極と、第4主電極とを有し、前記第1半導体チップに実装された第2半導体チップと、を有し、前記第1半導体基板は、第1主面と、前記第1主面とは反対側の第2主面と、を有し、前記第2半導体基板は、前記第1主面に対向する第3主面と、前記第3主面とは反対側の第4主面と、を有し、前記第1制御電極及び前記第1主電極は前記第1主面に設けられ、前記第2制御電極及び前記第3主電極は前記第4主面に設けられ、前記第4主電極は前記第3主面に設けられ、前記第1主電極と前記第4主電極とを電気的に接続する第1接続部材と、前記第1制御電極と前記第3主電極とを電気的に接続する第2接続部材と、を有する。
本開示によれば、コストの増加を抑制しながら誤点弧を抑制できる。
実施するための形態について、以下に説明する。
[本開示の実施形態の説明]
最初に本開示の実施態様を列記して説明する。以下の説明では、同一又は対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
最初に本開示の実施態様を列記して説明する。以下の説明では、同一又は対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
〔1〕 本開示の一態様に係る半導体装置は、第1半導体基板と、第1制御電極と、第1主電極と、第2主電極とを有する第1半導体チップと、第2半導体基板と、第2制御電極と、第3主電極と、第4主電極とを有し、前記第1半導体チップに実装された第2半導体チップと、を有し、前記第1半導体基板は、第1主面と、前記第1主面とは反対側の第2主面と、を有し、前記第2半導体基板は、前記第1主面に対向する第3主面と、前記第3主面とは反対側の第4主面と、を有し、前記第1制御電極及び前記第1主電極は前記第1主面に設けられ、前記第2制御電極及び前記第3主電極は前記第4主面に設けられ、前記第4主電極は前記第3主面に設けられ、前記第1主電極と前記第4主電極とを電気的に接続する第1接続部材と、前記第1制御電極と前記第3主電極とを電気的に接続する第2接続部材と、を有する。
第1半導体チップがオフ状態になる時に、第2半導体チップをオン状態にすることで、第1半導体チップの第1制御電極と第1主電極とを短絡させ、誤点弧を抑制することができる。第1半導体チップにミラークランプ回路を内蔵させる必要がないため、ミラークランプ回路の作り込みに伴うコストの上昇を抑制できる。
〔2〕 〔1〕において、前記第1接続部材は、前記第1主電極と前記第4主電極との間に設けられた第1はんだ層を有してもよい。この場合、第1主電極と第4主電極とを接続しやすい。
〔3〕 〔1〕において、前記第1接続部材は、前記第1主電極の上に設けられた第2はんだ層と、前記第2はんだ層の上に設けられた配線基板と、前記配線基板の上に設けられた第3はんだ層と、を有し、前記配線基板は、前記第1主面に対向する第5主面と、前記第5主面とは反対側で前記第3主面に対向する第6主面とを備えた絶縁基板と、前記第5主面に設けられ、前記第2はんだ層により前記第1主電極に接続された第1導電層と、前記第6主面に設けられ、前記第3はんだ層により前記第4主電極に接続された第2導電層と、前記第1導電層と前記第2導電層とを電気的に接続する導電ビアと、を有してもよい。この場合、絶縁基板の熱伝導率が比較的低いため、第1半導体チップにて生じた熱の第2半導体チップへの伝達を抑制できる。
〔4〕 〔1〕~〔3〕において、前記第1半導体チップは、第1導電型の電界効果トランジスタチップであり、前記第2半導体チップは、第2導電型の電界効果トランジスタチップであってもよい。この場合、第2半導体チップを第1半導体チップに対するミラークランプ回路として用いやすい。
〔5〕 〔1〕~〔4〕において、前記第2接続部材は、前記第1制御電極と前記第3主電極とをつなぐボンディングワイヤを有してもよい。この場合、第1制御電極と第3主電極とを接続しやすい。
〔6〕 〔1〕~〔5〕において、前記第1半導体チップは、炭化珪素半導体チップであり、前記第2半導体チップは、シリコン半導体チップであってもよい。この場合、第1半導体チップにより高速動作を実現しながら、第2半導体チップを第1半導体チップに対するミラークランプ回路として用いやすい。
〔7〕 〔1〕~〔6〕において、前記第2主電極は前記第2主面に設けられていてもよい。この場合、第1半導体チップの構造を縦型構造とすることができ、良好な耐圧を得やすい。
〔8〕 〔1〕~〔7〕において、前記第1制御電極に電気的に接続された第1外部端子と、前記第1主電極に電気的に接続された第2外部端子と、前記第2主電極に電気的に接続された第3外部端子と、前記第2制御電極に電気的に接続された第4外部端子と、前記第1半導体チップ及び前記第2半導体チップを封止する封止樹脂と、を有し、前記第1外部端子、前記第2外部端子、前記第3外部端子及び前記第4外部端子の各々の一部が前記封止樹脂に覆われてもよい。この場合、ディスクリートのパッケージを実現しやすい。
〔9〕 〔1〕~〔8〕において、第1制御電極は、ゲート電極であり、第1主電極は、ソース電極であり、第2主電極は、ドレイン電極であり、第2制御電極は、ゲート電極であり、第3主電極は、ソース電極であり、第4主電極は、ドレイン電極であってもよい。この場合、第1半導体チップ及び前記第2半導体チップとして電界効果トランジスタを使用できる。
[本開示の実施形態の詳細]
以下、本開示の実施形態について詳細に説明するが、本実施形態はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。本明細書及び図面において、X1-X2方向、Y1-Y2方向、Z1-Z2方向を相互に直交する方向とする。X1-X2方向及びY1-Y2方向を含む面をXY面とし、Y1-Y2方向及びZ1-Z2方向を含む面をYZ面とし、Z1-Z2方向及びX1-X2方向を含む面をZX面とする。便宜上、Z1方向を上方向、Z2方向を下方向とする。また、本開示において平面視とは、Z1側から対象物を視ることをいう。
以下、本開示の実施形態について詳細に説明するが、本実施形態はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。本明細書及び図面において、X1-X2方向、Y1-Y2方向、Z1-Z2方向を相互に直交する方向とする。X1-X2方向及びY1-Y2方向を含む面をXY面とし、Y1-Y2方向及びZ1-Z2方向を含む面をYZ面とし、Z1-Z2方向及びX1-X2方向を含む面をZX面とする。便宜上、Z1方向を上方向、Z2方向を下方向とする。また、本開示において平面視とは、Z1側から対象物を視ることをいう。
(第1実施形態)
まず、第1実施形態について説明する。図1は、第1実施形態に係る半導体装置を示す上面図である。図2は、第1実施形態に係る半導体装置を示す断面図である。図2は、図1中のII-II線に沿った断面を示す。
まず、第1実施形態について説明する。図1は、第1実施形態に係る半導体装置を示す上面図である。図2は、第1実施形態に係る半導体装置を示す断面図である。図2は、図1中のII-II線に沿った断面を示す。
図1及び図2に示すように、第1実施形態に係る半導体装置1は、主として、第1半導体チップ100と、第2半導体チップ200と、リードフレーム300と、封止樹脂400とを有する。
第1半導体チップ100は、例えばMOS型電界効果トランジスタ(field effect transistor:FET)チップである。第1半導体チップ100は、炭化珪素基板110と、ゲート電極121と、ソース電極122と、ドレイン電極123とを有する。第1半導体チップ100はNチャネル型FETであり、炭化珪素基板110は、FETを構成する二つのN型領域と、一つのP型領域とを含む。ソース電極122は一方のN型領域に電気的に接続され、ドレイン電極123は他方のN型領域に電気的に接続されている。ゲート電極121はゲート絶縁膜を介してP型領域の電位を制御する。炭化珪素基板110は、第1主面101と、第1主面101とは反対側の第2主面102とを有する。ゲート電極121及びソース電極122は第1主面101に設けられ、ドレイン電極123は第2主面102に設けられている。炭化珪素基板110は第1半導体基板の一例である。炭化珪素基板110が、炭化珪素単結晶基板と、この炭化珪素単結晶基板の上に形成された炭化珪素エピタキシャル層とを含んでいてもよい。ゲート電極121は第1制御電極の一例であり、ソース電極122は第1主電極の一例であり、ドレイン電極123は第2主電極の一例である。第1半導体チップ100は炭化珪素半導体チップでもある。第1半導体チップ100のチャネルの導電型であるN型は第1導電型の一例である。
第2半導体チップ200は、例えばMOS型FETチップである。第2半導体チップ200は、シリコン基板210と、ゲート電極221と、ソース電極222と、ドレイン電極223とを有する。第2半導体チップ200はPチャネル型FETであり、シリコン基板210は、FETを構成する二つのP型領域と、一つのN型領域とを含む。ソース電極222は一方のP型領域に電気的に接続され、ドレイン電極223は他方のP型領域に電気的に接続されている。ゲート電極221はゲート絶縁膜を介してN型領域の電位を制御する。シリコン基板210は、第3主面203と、第3主面203とは反対側の第4主面204とを有する。ゲート電極221及びソース電極222は第4主面204に設けられ、ドレイン電極223は第3主面203に設けられている。シリコン基板210は第2半導体基板の一例である。ゲート電極221は第2制御電極の一例であり、ソース電極222は第3主電極の一例であり、ドレイン電極223は第4主電極の一例である。第2半導体チップ200はシリコン半導体チップでもある。第2半導体チップ200のチャネルの導電型であるP型は第2導電型の一例である。
リードフレーム300は、ダイパッド310と、第1リード321と、第2リード322と、第3リード323と、第4リード324とを有する。ダイパッド310は、X1-X2方向に平行な2辺と、Y1-Y2方向に平行な2辺とを備えた矩形状の平面形状を有する。第1リード321、第2リード322、第3リード323及び第4リード324は、ダイパッド310のY2側に設けられており、Y1-Y2方向に延びる。第1リード321、第2リード322、第3リード323及び第4リード324は互いに電気的に絶縁されている。第2リード322は第3リード323のX1側に設けられ、第1リード321は第2リード322のX1側に設けられ、第4リード324は第1リード321のX1側に設けられている。第3リード323はダイパッド310と一体化されており、ダイパッド310に電気的に接続されている。第1リード321は第1外部端子の一例であり、第2リード322は第2外部端子の一例であり、第3リード323は第3外部端子の一例であり、第4リード324は第4外部端子の一例である。
第1半導体チップ100は、ダイパッド310の上に実装されている。ダイパッド310とドレイン電極123との間にはんだ層511が設けられ、ダイパッド310とドレイン電極123とがはんだ層511により互いに接合されている。ドレイン電極123は、はんだ層511を介してダイパッド310に電気的に接続されている。
ドレイン電極123は第2主面102のほぼ全体にわたって形成されている。ゲート電極121は、第1主面101のX1側の縁の近傍で、Y1-Y2方向の中心の近傍に設けられている。ソース電極122は、第1主面101の残部のほぼ全体にわたって形成されている。
平面視で、第2半導体チップ200の寸法は、第1半導体チップ100のソース電極122の一部に収まる程度である。第2半導体チップ200は、第1半導体チップ100の上に実装されている。第3主面203が第1主面101に対向する。ソース電極122とドレイン電極223との間にはんだ層512が設けられ、ソース電極122とドレイン電極223とがはんだ層512により互いに接合されている。ドレイン電極223は、はんだ層512を介してソース電極122に電気的に接続されている。はんだ層512は、第1接続部材及び第1はんだ層の一例である。
ドレイン電極223は第3主面203のほぼ全体にわたって形成されている。ゲート電極221は、第4主面204のX1側の縁の近傍で、Y1-Y2方向の中心の近傍に設けられている。ソース電極222は、第4主面204の残部のほぼ全体にわたって形成されている。
半導体装置1は、ボンディングワイヤ521と、ボンディングワイヤ522と、ボンディングワイヤ523と、ボンディングワイヤ524とを有する。ボンディングワイヤ521は、第2半導体チップ200のソース電極222と第1リード321とを接続する。ボンディングワイヤ522は、第1半導体チップ100のソース電極122と第2リード322とを接続する。ボンディングワイヤ523は、第1半導体チップ100のゲート電極121と第2半導体チップ200のソース電極222とを接続する。ボンディングワイヤ524は、第2半導体チップ200のゲート電極121と第4リード324とを接続する。ボンディングワイヤ521、522、523及び524は、例えばアルミニウム(Al)ワイヤである。ボンディングワイヤ523は第2接続部材の一例である。
第1リード321は、ボンディングワイヤ521を介してソース電極222に電気的に接続され、ボンディングワイヤ521及び523を介してゲート電極121に電気的に接続されている。ボンディングワイヤ521とボンディングワイヤ523とが1本のボンディングワイヤから構成されていてもよい。第2リード322は、ボンディングワイヤ522を介してソース電極122に電気的に接続されている。第3リード323は、ダイパッド310及びはんだ層511を介してドレイン電極123に電気的に接続されている。第4リード324は、ボンディングワイヤ524を介してゲート電極221に電気的に接続されている。
ボンディングワイヤ521、522、523及び524の各々の本数は限定されず、例えば流れる電流の大きさを考慮して選択できる。例えば、ボンディングワイヤ521、523及び524の本数は1であり、ボンディングワイヤ522の本数は2であってもよい。
封止樹脂400は、ダイパッド310、第1半導体チップ100及び第2半導体チップ200を封止している。第1リード321、第2リード322、第3リード323及び第4リード324の各々の一部が封止樹脂400に覆われており、各々の残部が封止樹脂400の外部に延びている。
ここで、第1実施形態に係る半導体装置1の回路構成について説明する。図3は、第1実施形態に係る半導体装置を示す回路図である。
図3に示すように、第1半導体チップ100のゲート電極121及び第2半導体チップ200のソース電極222が共通に第1リード321に接続されている。第1半導体チップ100のソース電極122及び第2半導体チップ200のドレイン電極223が共通に第2リード322に接続されている。第1半導体チップ100のドレイン電極123が第3リード323に接続されている。第2半導体チップ200のゲート電極221が第4リード324に接続されている。
第1半導体チップ100及び第2半導体チップ200のそれぞれに還流ダイオードが含まれていてもよい。
半導体装置1では、第2半導体チップ200が第1半導体チップ100に対するミラークランプ回路として機能する。すなわち、第1半導体チップ100がオフ状態になる時に、第2半導体チップ200をオン状態にすることで、第1半導体チップ100のゲート電極121とソース電極122とを短絡させ、誤点弧を抑制することができる。
本実施形態によれば、第2半導体チップ200が第1半導体チップ100に適切に接続されているため、第1半導体チップ100での誤点弧を抑制できる。従って、第1半導体チップ100にミラークランプ回路を内蔵させる必要がないため、ミラークランプ回路の作り込みに伴うコストの上昇を抑制できる。半導体装置1は第2半導体チップ200を含むが、第2半導体チップ200としては、構造が簡易なシリコン半導体チップを使用できる。従って、第2半導体チップ200の使用に伴うコストの上昇は、ミラークランプ回路の内蔵に伴うコストの上昇と比較して極めて小さい。
また、第1半導体チップ100のゲート電極121と第2半導体チップ200のソース電極222とはボンディングワイヤ523を用いて接続でき、第1半導体チップ100のソース電極122と第2半導体チップ200のドレイン電極223とははんだ層512を用いて接続できる。従って、ゲート電極121とソース電極222とが互いに近接するように配置することで、ボンディングワイヤ523を短くし、第1半導体チップ100のゲートループの経路を短くして誤点弧を抑制しやすくできる。また、ボンディングワイヤ523が短く、それに伴ってインダクタンスが低減されることから、高速スイッチング動作に対しても有利である。
第1半導体チップ100のソース電極122と第2半導体チップのドレイン電極223との間にはんだ層512が設けられることで、ソース電極122とドレイン電極223とを接続しやすい。
第1半導体チップ100及び第2半導体チップ200がFETチップであることで、第2半導体チップ200を第1半導体チップ100に対するミラークランプ回路として用いやすい。
第1半導体チップ100のゲート電極121と第2半導体チップ200のソース電極222とがボンディングワイヤ523によりつながれることで、ゲート電極121とソース電極222とを接続しやすい。
第1半導体チップ100が炭化珪素半導体チップであり、第2半導体チップ200がシリコン半導体チップであることで、第1半導体チップ100により高速動作を実現しながら、第2半導体チップ200を第1半導体チップ100に対するミラークランプ回路として用いやすい。
第1半導体チップ100のドレイン電極123が第2主面102に設けられることで、第1半導体チップ100の構造を縦型構造とし、良好な耐圧を得やすくできる。
第1リード321、第2リード322、第3リード323及び第4リード324の各々の一部が封止樹脂400に覆われていることで、ディスクリートのパッケージを実現しやすくできる。
(第2実施形態)
次に、第2実施形態について説明する。第2実施形態は、主として、第1接続部材の構成の点で第1実施形態と相違する。図4は、第2実施形態に係る半導体装置を示す断面図である。図5は、第2実施形態に含まれる配線基板を示す上面図である。図6は、第2実施形態に含まれる配線基板を示す断面図である。
次に、第2実施形態について説明する。第2実施形態は、主として、第1接続部材の構成の点で第1実施形態と相違する。図4は、第2実施形態に係る半導体装置を示す断面図である。図5は、第2実施形態に含まれる配線基板を示す上面図である。図6は、第2実施形態に含まれる配線基板を示す断面図である。
第2実施形態に係る半導体装置2は、第1実施形態におけるはんだ層512に代えて、はんだ層711と、配線基板710と、はんだ層712とを有する。第2実施形態では、第1接続部材が、はんだ層711、配線基板710及びはんだ層712を有する。
例えば、配線基板710はプリント配線基板である。配線基板710は、絶縁基板720と、第1導電層731と、第2導電層732とを有する。絶縁基板720は、第5主面721と、第5主面721とは反対側の第6主面722とを有する。絶縁基板720は、第2半導体チップ200と同程度の寸法を備えた矩形状の平面形状を有する。第5主面721の上に第1導電層731が設けられ、第6主面722の上に第2導電層732が設けられている。第1導電層731及び第2導電層732は、例えば銅(Cu)箔である。絶縁基板720の材料は、例えばガラス繊維を含んだエポキシ樹脂である。絶縁基板720の熱伝導率は、はんだの熱伝導率よりも低い。
絶縁基板720には、複数のスルーホール723が形成されており、スルーホール723内に導電ビア724が設けられている。導電ビア724は第1導電層731及び第2導電層732に接しており、第1導電層731と第2導電層732とは、導電ビア724を介して電気的に接続されている。導電ビア724の材料は、例えば銅である。なお、第1導電層731と第2導電層732との電気的な接続はスルーホール723を介した接続に限定されない。例えば、第1導電層731と第2導電層732との電気的な接続が、ブラインドビア等の導電ビアによる接続等であってもよい。
配線基板710は、第1半導体チップ100の上に設けられている。第5主面721が第1主面101に対向する。ソース電極122と第1導電層731との間にはんだ層711が設けられ、ソース電極122と第1導電層731とがはんだ層711により互いに接合されている。はんだ層711は、第2はんだ層の一例である。
第2半導体チップ200は、配線基板710の上に設けられている。第3主面203が第6主面722に対向する。第2導電層732とドレイン電極223との間にはんだ層712が設けられ、第2導電層732とドレイン電極223とがはんだ層712により互いに接合されている。はんだ層712は、第3はんだ層の一例である。
上述のように、第1導電層731と第2導電層732とは、導電ビア724を介して電気的に接続されている。従って、第2半導体チップ200のドレイン電極223は、はんだ層712、配線基板710及びはんだ層711を介してソース電極122に電気的に接続されている。
他の構成は第1実施形態と同様である。
第2実施形態によっても第1実施形態と同様の効果が得られる。また、配線基板710に含まれる絶縁基板720の熱伝導率がはんだの熱伝導率よりも低いため、第2実施形態では、第1半導体チップ100において発生した熱の第2半導体チップ200への伝達を抑制できる。一般に、シリコンの耐熱性は炭化珪素の耐熱性よりも低い。従って、第2実施形態によれば、熱による第2半導体チップ200の特性の変動を抑制して、信頼性を向上できる。
本開示において、第1半導体チップ100として、絶縁ゲート型バイポーラトランジスタ(insulated gate bipolar transistor:IGBT)チップが用いられてもよい。IGBTが用いられる場合、エミッタ電極が第1主電極の一例であり、コレクタ電極が第2主電極の一例である。
本開示に係る半導体装置は、ディスクリートとして用いられてもよく、モジュールとして用いられてもよい。
以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
1、2:半導体装置
100:第1半導体チップ
101:第1主面
102:第2主面
110:炭化珪素基板(第1半導体基板)
121:ゲート電極(第1制御電極)
122:ソース電極(第1主電極)
123:ドレイン電極(第2主電極)
200:第2半導体チップ
203:第3主面
204:第4主面
210:シリコン基板(第2半導体基板)
221:ゲート電極(第2制御電極)
222:ソース電極(第3主電極)
223:ドレイン電極(第4主電極)
300:リードフレーム
310:ダイパッド
321:第1リード(第1外部端子)
322:第2リード(第2外部端子)
323:第3リード(第3外部端子)
324:第4リード(第4外部端子)
400:封止樹脂
511:はんだ層
512:はんだ層(第1接続部材)
521:ボンディングワイヤ
522:ボンディングワイヤ
523:ボンディングワイヤ(第2接続部材)
524:ボンディングワイヤ
710:配線基板
711:はんだ層
712:はんだ層
720:絶縁基板
721:第5主面
722:第6主面
723:スルーホール
724:導電ビア
731:第1導電層
732:第2導電層
100:第1半導体チップ
101:第1主面
102:第2主面
110:炭化珪素基板(第1半導体基板)
121:ゲート電極(第1制御電極)
122:ソース電極(第1主電極)
123:ドレイン電極(第2主電極)
200:第2半導体チップ
203:第3主面
204:第4主面
210:シリコン基板(第2半導体基板)
221:ゲート電極(第2制御電極)
222:ソース電極(第3主電極)
223:ドレイン電極(第4主電極)
300:リードフレーム
310:ダイパッド
321:第1リード(第1外部端子)
322:第2リード(第2外部端子)
323:第3リード(第3外部端子)
324:第4リード(第4外部端子)
400:封止樹脂
511:はんだ層
512:はんだ層(第1接続部材)
521:ボンディングワイヤ
522:ボンディングワイヤ
523:ボンディングワイヤ(第2接続部材)
524:ボンディングワイヤ
710:配線基板
711:はんだ層
712:はんだ層
720:絶縁基板
721:第5主面
722:第6主面
723:スルーホール
724:導電ビア
731:第1導電層
732:第2導電層
Claims (9)
- 第1半導体基板と、第1制御電極と、第1主電極と、第2主電極とを有する第1半導体チップと、
第2半導体基板と、第2制御電極と、第3主電極と、第4主電極とを有し、前記第1半導体チップに実装された第2半導体チップと、
を有し、
前記第1半導体基板は、
第1主面と、
前記第1主面とは反対側の第2主面と、
を有し、
前記第2半導体基板は、
前記第1主面に対向する第3主面と、
前記第3主面とは反対側の第4主面と、
を有し、
前記第1制御電極及び前記第1主電極は前記第1主面に設けられ、
前記第2制御電極及び前記第3主電極は前記第4主面に設けられ、
前記第4主電極は前記第3主面に設けられ、
前記第1主電極と前記第4主電極とを電気的に接続する第1接続部材と、
前記第1制御電極と前記第3主電極とを電気的に接続する第2接続部材と、
を有する半導体装置。 - 前記第1接続部材は、前記第1主電極と前記第4主電極との間に設けられた第1はんだ層を有する請求項1に記載の半導体装置。
- 前記第1接続部材は、
前記第1主電極の上に設けられた第2はんだ層と、
前記第2はんだ層の上に設けられた配線基板と、
前記配線基板の上に設けられた第3はんだ層と、
を有し、
前記配線基板は、
前記第1主面に対向する第5主面と、前記第5主面とは反対側で前記第3主面に対向する第6主面とを備えた絶縁基板と、
前記第5主面に設けられ、前記第2はんだ層により前記第1主電極に接続された第1導電層と、
前記第6主面に設けられ、前記第3はんだ層により前記第4主電極に接続された第2導電層と、
前記第1導電層と前記第2導電層とを電気的に接続する導電ビアと、
を有する請求項1に記載の半導体装置。 - 前記第1半導体チップは、第1導電型の電界効果トランジスタチップであり、
前記第2半導体チップは、第2導電型の電界効果トランジスタチップである請求項1から請求項3のいずれか1項に記載の半導体装置。 - 前記第2接続部材は、前記第1制御電極と前記第3主電極とをつなぐボンディングワイヤを有する請求項1から請求項4のいずれか1項に記載の半導体装置。
- 前記第1半導体チップは、炭化珪素半導体チップであり、
前記第2半導体チップは、シリコン半導体チップである請求項1から請求項5のいずれか1項に記載の半導体装置。 - 前記第2主電極は前記第2主面に設けられている請求項1から請求項6のいずれか1項に記載の半導体装置。
- 前記第1制御電極に電気的に接続された第1外部端子と、
前記第1主電極に電気的に接続された第2外部端子と、
前記第2主電極に電気的に接続された第3外部端子と、
前記第2制御電極に電気的に接続された第4外部端子と、
前記第1半導体チップ及び前記第2半導体チップを封止する封止樹脂と、
を有し、
前記第1外部端子、前記第2外部端子、前記第3外部端子及び前記第4外部端子の各々の一部が前記封止樹脂に覆われる請求項1から請求項7のいずれか1項に記載の半導体装置。 - 第1制御電極は、ゲート電極であり、
第1主電極は、ソース電極であり、
第2主電極は、ドレイン電極であり、
第2制御電極は、ゲート電極であり、
第3主電極は、ソース電極であり、
第4主電極は、ドレイン電極である請求項1から請求項8のいずれか1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021188837A JP2023075744A (ja) | 2021-11-19 | 2021-11-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021188837A JP2023075744A (ja) | 2021-11-19 | 2021-11-19 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023075744A true JP2023075744A (ja) | 2023-05-31 |
Family
ID=86542294
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021188837A Pending JP2023075744A (ja) | 2021-11-19 | 2021-11-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2023075744A (ja) |
-
2021
- 2021-11-19 JP JP2021188837A patent/JP2023075744A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5413471B2 (ja) | 電力用半導体装置 | |
US9842797B2 (en) | Stacked die power converter | |
US6946740B2 (en) | High power MCM package | |
US9165871B2 (en) | Semiconductor unit and semiconductor device using the same | |
JP5029078B2 (ja) | 電力用半導体装置 | |
US20120228696A1 (en) | Stacked die power converter | |
US7821128B2 (en) | Power semiconductor device having lines within a housing | |
US7592688B2 (en) | Semiconductor package | |
JP2002026251A (ja) | 半導体装置 | |
JP2017055043A (ja) | 半導体装置および電子装置 | |
JP7428018B2 (ja) | 半導体モジュール | |
JP2012175070A (ja) | 半導体パッケージ | |
JP5172290B2 (ja) | 半導体装置 | |
WO2022059251A1 (ja) | 半導体装置 | |
CN113287195B (zh) | 半导体装置 | |
JP2011199039A (ja) | 半導体装置 | |
JP2023075744A (ja) | 半導体装置 | |
US20210358830A1 (en) | Semiconductor module | |
TW202226485A (zh) | 半導體裝置 | |
CN113748509A (zh) | 半导体装置 | |
JP2008263135A (ja) | 半導体装置の実装構造 | |
WO2023248718A1 (ja) | 半導体装置 | |
WO2023162700A1 (ja) | 半導体装置 | |
US20220084900A1 (en) | Semiconductor device | |
WO2023112662A1 (ja) | 半導体モジュールおよび半導体装置 |