JP5413471B2 - 電力用半導体装置 - Google Patents

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Description

本発明は、電力用半導体装置にかかり、高耐圧で低熱抵抗，低寄生抵抗，小型，大電流化が可能な電力用半導体装置に関する。
低熱抵抗，低寄生抵抗，小型，大電流化の目的で半導体チップをワイヤでなくバンプや半田で多層基板に接続させるフリップチップ構造の検討が進んでいる。特許文献１には高熱伝導性絶縁基板で半導体チップを挟むと共に、半導体チップの電極と高熱伝導性絶縁基板の電極パターンとろう付けにより接合することにより電気抵抗と熱抵抗を低下させた半導体装置が開示されている。また、２枚の高熱伝導性絶縁基板には凹部と凸部を設けて位置決めのスペーサとして使用することが開示されている。
特許文献２には、気密封止した半導体集積回路装置にて、パッケージ基板とキャップを接続する封止用半田を避けるためにＣＣＢバンプからの配線として多層基板の内層の配線を利用した構造が開示されている。
特開平１０−５６１３１号公報（（００２０）段落から（００３９）段落の記載。） 特開平５−４１４７１号公報（図１，図３，図５の記載。）
上記特許文献１にはＩＧＢＴモジュールをフリップチップ構造で実現し、放熱向上を図っているが、モジュールの上下には金属ではなく高熱伝導絶縁樹脂を設けているため、熱抵抗低減に限界があり、また、半導体チップの耐圧劣化を防止する構造の検討はなされてなかった。
また、特許文献２に記載のものは、パッケージ基板とキャップを接続する封止用半田を避けるために、ＣＣＢバンプからの配線として多層基板の内層の配線を利用した構造が開示されている。しかし、半導体装置として２００Ｖ程度以上の高耐圧を得るための総合的な検討や半導体チップを樹脂などで封止する場合の構造に関しては検討がなされてなかった。
本発明の目的は、高耐圧で低熱抵抗，低寄生抵抗，小型，大電流化が可能で使い勝手もよい電力用半導体装置を提供することである。
本発明の電力用半導体装置は、第１電極が接続されたｐ型の第１半導体領域であるエミッタ領域２６，アノード領域３０と、第２電極が接続された第２半導体領域であるｎ型高抵抗領域２７（ＩＧＢＴの場合には第４半導体領域であるｐ型コレクタ領域３７が第２電極とｎ型高抵抗領域２７の間に挿入される。パワーＭＯＳＦＥＴの場合には３７は低抵抗なｎ型ドレイン領域となる。）、カソード領域２９を有し、前記第２半導体領域の中にはｐ型の第３半導体領域であるフローティングフィールドリング２８，３１を設け、この第３半導体領域が前記第１電極と前記第２電極との間の耐圧を高く保つ高耐圧確保領域として働き、第１電極と第２電極に電圧が印加されるとｐ型領域２６，３０とｎ型領域２７，２９との間に横方向の空乏層が広がることにより耐圧が確保される。この第３半導体領域で囲まれる内側の半導体主面、更に詳しくは第１半導体領域の内側の半導体主面に前記第１電極用の第１電極パッドであるエミッタ電極パッド２３，アノード電極パッド３３を設けたＩＧＢＴ（スイッチング素子）１やダイオード２の半導体チップと、該ＩＧＢＴ１やダイオード２の半導体チップの電極を取り出すために第１電極配線層１６ａ，１６ｃと該第１電極配線層より内層の第２電極配線層１７ａ，１７ｂを有する多層基板１０を用い、該多層基板１０に前記第３半導体領域で囲まれる内側の半導体主面に対向する領域内に局在する第１電極配線層１６ａ，１６ｃを設け、該第１電極配線層１６ａ，１６ｃと前記第１電極パッドであるエミッタ電極パッド２３，アノード電極パッド３３を導電性接着部材１８ａ，１８ｃで接続させ、前記第１電極配線層と第２電極配線層１７ａとを導電性のスルーホールで接続し、前記第２電極配線層１７ａを前記第３半導体領域で囲まれる内側の半導体主面に対向する領域の外まで延在させて第１電極端子であるエミッタ電極端子１１を設けた。
これにより、横方向に空乏層が広がる高耐圧確保領域と第１電極配線を離すことができるため、第１電極と第２電極との間の耐圧を高くできる。
本発明の電力用半導体装置は、高耐圧，低熱抵抗，低寄生抵抗，小型，大電流化を実現できる。
実施例１の電力用半導体装置の説明図。 実施例２の電力用半導体装置の説明図。 実施例３の電力用半導体装置の説明図。 実施例４の電力用半導体装置の説明図。 実施例５の電力用半導体装置の説明図。 実施例６の電力用半導体装置の説明図。 実施例７の電力用半導体装置の説明図。 実施例８の電力用半導体装置の説明図。 実施例９の電力用半導体装置の説明図。 実施例１０の電力用半導体装置の説明図。 実施例１１の電力用半導体装置の説明図。 実施例１２の電力用半導体装置の説明図。 実施例１３の電力用半導体装置の説明図。 実施例１４の電力用半導体装置の説明図。 実施例１５の電力用半導体装置の説明図。 実施例１６の電力用半導体装置の説明図。 実施例１７の電力用半導体装置の説明図。 実施例１８の電力用半導体装置の説明図。 実施例１９の電力用半導体装置の説明図。 実施例２０の電力用半導体装置の説明図。 実施例２１の電力用半導体装置の説明図。 実施例２２の電力用半導体装置の説明図。 実施例２３の電力用半導体装置の説明図。
本発明の電力用半導体装置は、第１電極が接続されたｐ型の第１半導体領域であるエミッタ領域２６，カソード領域２９と、第２電極が接続されたｎ型の第２半導体領域である高抵抗領域２７とアノード領域３０を有す。ここで、ＩＧＢＴの場合にはｐ型の第３半導体領域であるコレクタ領域３７が第２電極と高抵抗領域２７の間に挿入される。パワーＭＯＳＦＥＴの場合にはコレクタ領域３７は低抵抗なｎ型ドレイン領域である。前記第２半導体領域の中にはｐ型の第３半導体領域であるフローティングフィールドリング２８，３１を設け、この第３半導体領域が前記第１電極と前記第２電極との間の耐圧を高く保つ高耐圧確保領域として働く。この第３半導体領域で囲まれる内側の半導体主面に前記第１電極用の第１電極パッドであるエミッタ電極パッド２３，アノード電極パッド３３を設けたＩＧＢＴ１やダイオード２の半導体チップと、該ＩＧＢＴ１やダイオード２の半導体チップの電極を取り出すために第１電極配線層１６ａ，１６ｃと該第１電極配線層より内層の第２電極配線層１７ａ，１７ｂを有する多層基板１０を用いた。該多層基板１０に前記第３半導体領域で囲まれる内側の半導体主面に対向する領域内に局在する第１電極配線層部１６ａ，１６ｃを設けた。該第１電極配線層１６ａ，１６ｃと前記第１電極パッド２３，３３を導電性接着部材１８ａ，１８ｃで接続させ、前記第１電極配線層と第２配線層１７ａとを導電性のスルーホールで接続し、前記第２電極配線層１７ａを前記第３半導体領域で囲まれる内側の半導体主面に対向する領域の外まで延在させて第１電極端子１１を設けた。これにより、高耐圧確保領域と第１電極用の配線層を離すことができるため、第１電極と第２電極との間の耐圧を高くできる。また、同様に高耐圧確保領域と制御電極配線や他の配線を離すことができるため、第１電極と第２電極との間の耐圧を高くできる。
本発明の電力用半導体装置は、第１電極を第１主面、第２電極が前記第１主面の裏面である第２主面を有する半導体チップと、前記第１主面とほぼ平行で前記第１主面側に設けた第１電極端子と、前記第１主面とほぼ平行で前記第２主面に設けた第２電極端子と、前記第１電極と前記第１電極端子を第１導電体で接続し、前記第２電極と前記第２電極端子を第２導電体で接続し、前記第１電極端子と前記半導体チップと前記第２電極端子を絶縁封止材料で接続させた半導体素子ユニットを２つ以上平行に並べ、前記半導体素子ユニットの第１電極端子同士を共通第１電極端子に面接触させ、前記２つ以上の半導体素子ユニットの第２電極端子同士を共通第２電極端子に接続した。このため、複数の半導体素子ユニットを用いて大電流化を図る場合にも両面放熱構造を容易実現できる。以下本発明の詳細を図面を用いながら説明する。
図１は、本実施例の電力用半導体装置の平面図と断面図である。本実施例ではＩＧＢＴやパワーＭＯＳＦＥＴやワイドバンドギャップのＪＦＥＴのような電力用トランジスタとダイオード２を一体にして実装する場合の実施例である。本実施例では、ＩＧＢＴ１のエミッタ電極が接続されたｐ型のエミッタ領域２６（エミッタ拡散層はｎ型であるがｐ型ウエル領域の内側に形成し、両者は電気的に短絡してあるため、ここでは、両者を含めた領域をｐ型のエミッタ領域２６と記す）とコレクタ電極が直接接続されたｐ型のコレクタ領域３７を介して接続されるｎ型高抵抗領域２７を有し、ｎ型高抵抗領域２７の中には３重のｐ型フローティングフィールドリング２８を設け、この３重のｐ型フローティングフィールドリング２８が、ｐ型エミッタ領域２６とｎ型高抵抗領域２７との間の耐圧を高く保つ高耐圧確保領域として働き、この高耐圧確保領域（フローティングフィールドリング２８）で囲まれる内側の半導体主面にエミッタ電極用のエミッタ電極パッド２３設けた。さらに、詳しくは、エミッタ電極パッド２３はｐ型エミッタ領域２６の内側に設けた。
ダイオード２はアノード電極が接続されたｐ型のアノード領域３０とカソード電極が接続されたｎ型のカソード領域２９を有し、カソード領域２９の中には３重のｐ型フローティングフィールドリング３１を設け、この３重のフローティングフィールドリングがアノード領域とカソード領域との間の耐圧を高く保つ高耐圧確保領域として働き、このフローティングフィールドリング３１で囲まれる内側の半導体主面にアノード電極用のアノード電極パッド３３設けた。さらに、詳しくは、アノード電極パッド３３はｐ型のアノード領域３０の内側に設けた。ＩＧＢＴ１のエミッタ電極パッド２３は半田バンプ１８等の導電性接着部材１８ａを介して多層基板１０のエミッタ電極用の第１電極配線層１６ａに接続し、ダイオード２のアノード電極パッド３３は半田バンプ１８等の導電性接着部材１８ｃを介して、アノード電極用の第１電極配線層１６ｃに接続してある。ここで、エミッタ電極パッド２３とアノード電極パッド３３を接続するためにはエミッタ電極用の第１電極配線層１６ａとアノード電極用の第１電極配線層１６ｃを直接接続するのが簡単である。
これに対し、本実施例はエミッタ電極パッド２３とアノード電極パッド３３から導電性スルーホール１９ａ，１９ｃを介して、第１電極配線層１６ａ，１６ｃより下方に設けてある第２電極配線層１７ａまで配線を延ばして接続した。このような構造にすることにより、ＩＧＢＴ１やダイオード２のエミッタ用ｐ型領域やアノード用ｐ型領域から横方向に広がる空乏層領域からＩＧＢＴ１とダイオード２を接続する第２電極配線層１７ａとの距離Ｘを２００μｍ以上離すことができる。これにより、多層基板配線の電位によるＩＧＢＴ１やダイオード２の耐圧劣化を防止することができ６００Ｖ以上の定格電圧素子も容易に実現できる。この寸法Ｘは半導体チップ１，２と平行に配置した多層基板１０を用いることにより、耐圧劣化が生じない十分長い寸法で、なおかつ、寸法Ｘが長すぎるために寄生インピーダンスや熱抵抗が大きくなったり、製造コストが高くならないように最適な寸法に設定できる。このため、高耐圧で低熱抵抗，低寄生抵抗，小型，大電流化が可能になる。
上記寸法Ｘの望ましい値はｐ型領域２６，３０とｎ型領域２７，２９との間に電圧が印加されたときにｐ型領域２６，３０とｎ型領域２７，２９の間に形成される空乏層の寸法により変わり、この長さはｎ型領域２７，２９内を横方向に広がる空乏層の最大寸法Ｙ（ｐ型領域２６，３０とｎ型領域２７，２９の間に形成される空乏層の長さとほぼ同じ）により変わり、この寸法Ｙより寸法Ｘを長くすることにより電極１７ａ，１７ｂの電位による高耐圧確保領域などの横方向に空乏層が広がる領域への電界の影響を小さくし、素子の耐圧劣化を抑制できる。さらに、マージンも考慮すると寸法Ｘは上述した空乏層の横方向広がり寸法Ｙの１.５倍以上にすることが望ましい。
なお、本実施例では高耐圧確保領域としてフローティングフィールドリングを用いた場合を示したが、ｐ型領域２６，３０の周辺に低濃度ｐ型半導体領域を用いたエクステンディッドｐ型領域を用いた高耐圧確保領域やｐ型領域２６，３０の周辺に金属配線を接続して実現するフィールドプレートを用いた場合も同様である。
また本実施例の半導体装置は支持体１５により上下からの圧力によりＩＧＢＴ１やダイオード２の半導体チップが破壊しにくいようにＩＧＢＴ１やダイオード２の半導体チップを取り囲むようにコレクタ電極端子１２とエミッタ電極端子１１との間に支持体１５を配置している。また、支持体１５は本構造を製造するときに縦方向の寸法の変動を抑えるためにも使われる。この支持体１５は多層基板１０の一部として形成しておいても構わない。
ＩＧＢＴ１やダイオード２の半導体チップは高熱伝導絶縁樹脂１４により封止してある。この高熱伝導絶縁樹脂１４としては、エポキシ樹脂成分と無機フイラを含み、熱伝導率が５Ｗ／ｍＫ以上で体積抵抗率１０16Ωcm以上の高熱伝導絶縁樹脂が望ましく、上記支持体１５は高熱伝導絶縁樹脂１４を注入できるように平面的には分離させて配置してある。
なお、内蔵する半導体チップとしてはＳｉＣやＧａＮやダイヤモンドのようなバンドギャップが２.０ｅＶ以上のワイドバンドギャップ半導体を使用するとさらに大電力で高温動作可能な半導体装置が実現できる。このときの半導体素子はＪＦＥＴやＭＯＳＦＥＴやＭＥＳＦＥＴやバイポーラトランジスタやサイリスタが望ましい。
また、本実施例では１はＩＧＢＴで示したが、縦型ＪＦＥＴや縦型パワーＭＯＳＦＥＴの場合にはｐ型のコレクタ領域３７は高濃度なｎ型のドレイン領域となるだけでその他の構造は同様で同様の効果が得られる。すなわち、縦型パワーＭＯＳＦＥＴではドレイン・ソース間耐圧を確保するためにはソース端子側にソース用ｐ型領域２６（ソース拡散層はｎ型であるがｐ型ウエル領域の内側に形成し、両者は電気的に短絡してあるため、ここでは、両者を含めた領域をソース用ｐ型領域２６と記す）を設け、このソース用ｐ型領域２６の内側にソース電極パッド２３を設ける。ドレイン・ソース間に電圧を印加すると低濃度ｎ型ドレイン領域２７内を横方向に空乏層が広がるため、ここでの電界集中による耐圧劣化を防止するために本実施例が適用できる。また縦型ＪＦＥＴの場合にはドレイン・ソース間耐圧を確保するためはドレイン・ゲート間耐圧を確保することが大切で、ｐ型領域２６はゲート用ｐ型領域またはｎ型ソース領域と接続したソース用ｐ型領域で、ソース電極パッド２３はｐ型領域２６の内側に形成する。この場合も、ドレイン・ソース間やドレイン・ゲート間に電圧を印加する場合にはｐ型領域２６と低濃度ｎ型ドレイン領域２７との間に空乏層が広がるが、ここでの耐圧劣化を防止するために本実施例が適用できる。同様にバイポーラトランジスタや縦型のＭＥＳＦＥＴなど他の電力用半導体素子でも本実施例を適用できる。
また、本実施例で示した２種類の素子を一体させて実装した場合を示したが１種類の半導体チップを実装しても構わない。
電力用半導体装置１００のように上下の面に第１電極端子（エミッタ電極端子とアノード電極端子）と第２電極端子（コレクタ電極端子とカソード電極端子）があり、第１電極端子と第２電極端子の間の横面から制御電極端子（ゲート電極端子）を出す構造の半導体ユニットは並列接続をさせて大電力化を図る場合に適している。
高温で使用する場合には多層基板１０をセラミック基板にし、上記支持体１５はＩＧＢＴ１やダイオード２の半導体チップとの熱膨張率の差が生じにくくなるようにインバやコバールなどの鉄ニッケル合金を用いることが望ましい。また接着材料としては３００℃程度の融点を有する低融点ガラスを使用する。また、導電性接着部材３２ａ，３２ｂには錫，銀または錫，鉛を含有する高温半田材料を用いる。なお、導電性接着部材の融点の選び方は原則として製造工程が後になるほど低融点のものを選ぶ必要があるため、本構造の製造方法の選択により変えても構わない。
図２は、本実施例の電力用半導体装置の平面図と断面図である。本実施例では、図１に示した支持体１５の部分もＩＧＢＴ１やダイオード２の半導体チップと同様に導電性接着部材３４のバンプと、第１電極配線層１６とを設け、上下方向の膨張率をＩＧＢＴ１やダイオード２の半導体チップと揃えた。その他の構成は実施例１と同じであり同様の効果がある。
図３は、本実施例の電力用半導体装置の平面図と断面図である。本実施例では、図１に示した高熱伝導絶縁樹脂１４を支持体１５の内側にだけ封止した場合であり、封止する領域が小さくなるため小型化が図れる。その他の構成は実施例１と同じであり同様の効果がある。
図４は、本実施例の電力用半導体装置の平面図と断面図である。本実施例ではゲート電極端子（制御電極端子）１３を多層基板１０の配線層とは別に設けた。本実施例ではゲート電極端子１３を厚くできる。その他の構成は実施例１と同じであり同様の効果がある。
図５は、本実施例の電力用半導体装置の平面図と断面図である。本実施例では第２電極配線層１７ａから高耐圧確保領域であるフローティングフィールドリング２８，３１から半導体チップの終端部までの横方向に空乏層が広がる領域への耐圧を劣化させるような電界を抑制するためにシールド電極層１６ｅを設けている。本実施例ではシールド電極層１６ｅは第２電極であるコレクタ電極端子１２の電圧と同じになるように導電性部材３６を利用している。その他の構成は実施例１と同じであり同様の効果がある。
図６は、本実施例の電力用半導体装置の平面図と断面図である。本実施例ではこれまでの実施例のような多層の配線基板を使用しないかわりに、高耐圧確保領域であるフローティングフィールドリング２８，３１からの距離Ｘ１，Ｘ２を確保するために半導体チップとほぼ平行部分を有する上下方向に曲がった導電配線５１９，５２０を使用することにより、フローティングフィールドリング２８，３１に耐圧劣化を生じさせるような電界が届かないようにした。本実施例の場合には導電配線５１９，５２０は上下方向に曲げられており、さらに第１電極であるエミッタ電極端子１１と第２主電極であるコレクタ電極端子１２とは支持体１５で支えられているため、上下方向から圧力が加わってもＩＧＢＴ１やダイオード２の半導体チップへの圧力が緩和され熱的ヒステリシスに対しても強い構造である。その他の構成は実施例４と同じであり同様の効果がある。
図７は、本実施例の電力用半導体装置の平面図と断面図である。本実施例では高耐圧確保領域であるフローティングフィールドリング２８，３１からの距離Ｘを十分に確保するために、通常半導体チップ上に使う１００μｍ程度以下の直径を有する半田バンプではなく、完成後も図７に示す高耐圧確保領域であるフローティングフィールドリング２８，３１からの距離Ｘが前述の所望な寸法、例えば２００μｍ以上の高さになるような直径が大きい半田バンプまたは導電性接着部材１８ｄ，１８ｅ，１８ｆを設けている。ここで、支持体１５の寸法により距離Ｘを制御しやすくなる。本実施例の場合も他の実施例と同様に半導体チップの耐圧劣化を防止できさらに半導体チップヘの熱的ストレスや圧力は支持体１５により保護している。その他の構成は実施例４と同じであり同様の効果がある。
図８は、本実施例の電力用半導体装置の平面図と断面図である。本実施例では図１のＩＧＢＴ１の第１電極であるエミッタ電極端子１１と第２電極であるコレクタ電極端子１２が半導体チップに対し、上下に設けられた電力用半導体装置を基本単位にしてインバータのモジュールを実現した。
本実施例では図８の符号１０１，１０３がＵ相上アーム用のＩＧＢＴ，１０２，１０４がＵ相下アーム用のＩＧＢＴ，１０５，１０７がＶ相上アーム用のＩＧＢＴ，１０６，１０８がＶ相下アーム用のＩＧＢＴ，１０９，１１１がＷ相上アーム用のＩＧＢＴ、１１０，１１２がＷ相下アーム用のＩＧＢＴ，５００がグランドライン、５０１が電源ライン、５０２ｕ，５０２ｖ，５０２ｗが出力ライン、５０３ｕ，５０３ｖ，５０３ｗ，５０４ｕ，５０４ｖ，５０４ｗが入力ライン、５０７が高熱伝導絶縁樹脂である。図８の符号５０６はグランドライン５００と電源ライン５０１の間に設けた絶縁層であるが、前記高熱伝導絶縁樹脂にしても構わない。ここで、絶縁層５０６は比較的薄い絶縁層にして、グランドライン５００と電源ライン５０１を近接に対向させることにより寄生インダクタンスを小さくできる。また、この絶縁層５０６のところにコンデンサを挿入し電源電圧の変動を平滑化してもよい。
本実施では各電力用半導体素子の放熱を両面放熱しやすいという利点がある。また、各電力用半導体が比較的小さい基本ユニットごとに封止されているため、並列にして大電流化する場合も構成が楽であり、熱サイクルに対しても柔軟性がある。このため、高温での使用に適している。本実施例では放熱フィン１２０は高熱伝導絶縁樹脂により出力ライン５０２ｕ，５０２ｖ，５０２ｗと絶縁しているため、上方の放熱フィン１２０が１つで済む。なお、本実施例の場合には放熱フィン１２０を、放熱フィン１２１やグランドライン５００と接続または一体化した構造にすることもできる。
なお、放熱フィン１２０と出力ライン５０２ｕ，５０２ｖ，５０２ｗとの間に高熱伝導絶縁樹脂５０７を設けずに直接接触させる場合には、出力ライン５０２ｕ，５０２ｗ，５０２ｗごとに放熱フィン１２０も分離させる。その場合には、上一方への放熱効果が増加する。その他の構成は実施例１と同じであり同様の効果がある。
図９は、本実施例の電力用半導体装置の平面図と断面図である。本実施例は、実施例８の図８に示した上アーム用のＩＧＢＴ１０１，１０３，１０５，１０７，１０９，１１１を上下反対にした場合である。図９で符号５１７と５１８は金属のように高熱伝導絶縁樹脂５０７より熱抵抗が小さい高熱伝導部材で、高熱伝導部材５１７と５１８を挿入することにより、熱抵抗を小さくすることが可能である。高熱伝導部材５１７は電源ライン５０１と一体化、高熱伝導部材５１８はグランドライン５００と一体化させても構わない。本実施例の場合もＩＧＢＴ１やダイオード２の半導体チップは上下方向に両面放熱できるため熱抵抗が低くなる。その他の構成は実施例８と同じであり同様の効果がある。
図１０は、本実施例の電力用半導体装置の断面図である。本実施例は実施例７の図７に示した上アーム用のＩＧＢＴ１０１の下に下アーム用のＩＧＢＴ１０２が配置されるようにした場合である。本実施例では実装密度が高くできる。
また、本実施例では、回路上、グランドライン５００と電源ライン５０１との間に接続する電源用キャパシタ５１０を水平方向に平行に配置したグランドライン５００と電源ライン５０１の間の配線領域に沿ったスペースに配置した場合を示してある。このため、電源用キャパシタの配置場所を新たに設けることによる大型化を回避できる。また電源配線とグランド配線の寄生インダクタンスも低減できる。ここで、図１０の符号５１０Ｎと５１０Ｐは電源用キャパシタの電極である。その他の構成は実施例９と同じであり同様の効果がある。
図１１は、本実施例の電力用半導体装置の平面図と断面図である。本実施例では図８に示した実施例８で、電カ用半導体チップであるＩＧＢＴ１０１〜１１２を駆動する制御回路５０８ｕ，５０８ｖ，５０８ｗも一体にして実装した場合である。ここで、制御回路５０８ｕ，５０８ｖ，５０８ｗは電力用半導体チップであるＩＧＢＴ１０１〜１１２の駆動に使うプリドライバ素子だけを配置してもよい。本実施例では電力用半導体チップであるＩＧＢＴ１０１〜１１２とプリドライバ素子との配線である入力ライン５０３ｕ，５０３ｖ，５０３ｗ、５０４ｕ，５０４ｖ，５０４ｗの長さを短くできるため高速で雑音が小さい駆動が可能になる。
また、ここで、電力用半導体ユニットの中に封止されている半導体素子が、ＳｉＣやＧａＮやダイヤモンドなどのようなワイドバンドギャップ半導体素子で２００℃程度以上の高温状態で使用する場合には、制御回路５０８ｕ，５０８ｖ，５０８ｗで使われる半導体素子もＳｉＣやＧａＮやダイヤモンドなどのようなワイドバンドギャップ半導体素子で高温環境で使用できるものが望ましい。あるいは、制御回路５０８ｕ，５０８ｖ，５０８ｗで使われる半導体素子は高温でもリーク電流が大きくなりにくい絶縁層で分離されたシリコン半導体素子で実現してもよい。このような構成にすることにより電力用半導体モジュール６００は高温環境で動作できるような素子だけを封止し、電源を安定にするための電源用キャパシタ５１０はヒートシンク５１５とは別に設けたヒートシンク５１６を用い電力用半導体モジュール６００より低温環境で使用することができる。これにより、キャパシタの信頼性を高温環境により劣化させないようにすることが可能となる。なお、電源ライン５０１は配線５１１ａ〜５１１ｅで延長し、グランドライン５００はグランドライン５１３で延長してインバータ回路などの電源ラインとグランドラインとの間に配置する電源用キャパシタ５１０と接続してあるが、電源ラインの配線５１１ｃはグランドライン５１３と薄い絶縁層５１２を隔てて配置してある。このため、配線のインダクタンスも低減できる。その他の構成は実施例８と同じであり同様の効果がある。
図１２は、本実施例の電力用半導体装置の平面図である。本実施例では図１から図１４に示した電力用半導体装置１００を半導体素子ユニット１０１ａ〜１０１ｆとして縦横３個ずつ並べて大電流化した場合である。５０３は共通の制御電極配線、裏面側に設けた５０２は共通の第１電極配線であり、表面側には共通の第２電極配線を設ける（本図には示してない）。すなわち、図１から図１４に示した電力用半導体装置１００のように上下の面に第１電極端子と第２電極端子が、横面から制御電極端子を出す構造の半導体ユニットは並列接続をさせて大電力化を図る場合に適している。また、本図の上方向または下方向または両方向には図１１に示したように必要に応じ絶縁層を介して並列接続した半導体ユニットに対し共通の放熱フィンを設けることが可能である。
図１３は、本発明の第１３の電力用半導体装置の平面図と断面図である。本実施例ではスイッチング素子１だけを搭載した場合で示してある。図１に示した実施例１の半導体装置では電力用半導体装置１００から第１電極端子であるエミッタ電極端子１１、第２電極端子であるコレクタ電極端子１２、ゲート電極端子１３だけを電極として示したが、本実施では第１電極端子としてエミッタ電極端子１１以外に第２の第１電極端子である第２エミッタ電極端子４０も第１電極端子の補助端子として設けた場合の実施例である。第２エミッタ電極端子４０はスルーホール１９ｆ，第１電極端子の電極層１７ｃを通してエミッタ領域（第１電極領域）２６に接続している。エミッタ電極端子１１とゲート電極端子１３だけを利用して電力用半導体装置１００を駆動する場合にはエミッタ電極端子に流れる主電流による電圧降下の影響を受けるため配線の取り出し方によっては制御電圧を正確に印加することが難しい。これに対し、第１電極端子として主電流が主に流れるエミッタ電極端子１１以外に主電流がほとんど流れない第２の第１電極端子（補助第１電極端子）である第２エミッタ電極端子４０を設け、第２エミッタ電極端子４０とゲート電極端子１３の間に制御電圧を印加して電力用半導体装置１００を駆動する場合には、本素子の使用者が配線の取り出し方をあまり気にせずに制御電圧を正確に印加することができるという効果がある。
本実施例ではゲート電極端子１３と第２の第１電極端子４０を半導体チップ１に対し、異なる２辺の方向に各々２個ずつ設けている。このため、このような半導体素子ユニットを並列接続して両面冷却する場合に各々の半導体素子ユニットのゲート電極端子１３と補助第１主端子４０の接続が容易になる。また、ゲート電極端子１３と補助第１主端子４０を接続する配線は平行して配線しやすいため、配線の寄生インダクタンスを低減させることが可能である。本実施例ではチップに対し反対方向の２辺からゲート電極端子１３と補助第１主端子４０を取り出したが、隣接した２辺または３辺または全ての辺からゲート電極端子１３と補助第１主端子４０を取り出しても構わない。また、ゲート電極端子１３と補助第１主端子４０を取り出さない辺から第１電極１１や第２電極１２を延長させて横方向に電極を取り出して半導体素子ユニットの並列接続を容易にするようにしても構わない。
さらに、本実施例では一つの辺からゲート電極端子１３と補助第１主端子４０を両方とも取り出す場合を示したが、１つの辺からはどちらか１つの端子だけを取り出せるようにして、配線幅を広くできるようにしても構わない。
５８，５９は支持部材で、多層基板１０と半導体チップ１をはんだ等の導電性接着部材２３で接続した後に、第１電極１１と第２電極１２を接続させる位置を決めるガイドとしての役割をはたす。支持部材５８、５９は多層基板１０と一体構造にして形成しても構わない。また、絶縁部材が望ましいが、絶縁が取れるなら導体でも構わない。
高熱伝導絶縁樹脂１４は支持部材５８の隙間（平面図の右側と左側）から半導体チップ１を封止できるようにしてある。
図１４は、本発明の第１４の電力用半導体装置の平面図と断面図である。本実施例は図１３に示した実施例１３と同様に第２の第１電極端子である第２エミッタ電極端子４０を設けた場合の実施例である。本実施例ではゲート電極端子１３と第２の第１電極端子である第２エミッタ電極端子４０とを逆方向の面から取り出した場合の実施例である。本実施例の場合には実施例１３の場合に比べ、ゲート電極端子１３と第２の第１電極端子の配線幅を広く取れる。その他の構成と効果は実施例１３と同様である。
図１５は、本発明の第１５の電力用半導体装置の平面図と断面図である。図１など実施例の説明では半導体素子としてＩＧＢＴと還流用ダイオードを半導体素子ユニットとして封止した場合で説明したが、本実施例では下アーム用半導体素子として使用するＩＧＢＴ１ｄと還流用ダイオード２ｄと上アーム用半導体素子として使用するＩＧＢＴ１ｕと還流用ダイオード２ｕを一つの半導体素子ユニットとして両面冷却構造で封止する場合の実施例である。このような半導体素子ユニットを並列に配置接続することにより、大電力化が容易にできる。また、両面冷却も容易に可能になる。また、ＪＦＥＴやＭＯＳＦＥＴの場合には還流モードには同期整流原理を用い、ソース端子からソース端子に電流を流す逆方向動作も低損失に実現できるため、還流ダイオードはなくても構わない。
図１６は本発明の第１６の電力用半導体装置の平面図と断面図である。半導体チップ１ａａ〜１ｄｄが縦型パワーＭＯＳＦＥＴや縦型ＪＦＥＴの場合には断面図の下側がソース電極とゲート電極側で上側がドレイン電極端子側である。本実施例はソース電極端子１１とドレイン電極端子１２は各々半導体チップ１ａａ〜１ｄｄの共通ソース電極端子と共通ドレイン電極端子である。
本実施例では共通制御電極用配線１７ｂａ，１７ｂｂと第２のソース電極配線である補助ソース電極用配線１７ｃａ，１７ｃｂ，１７ｃｃをこれら半導体チップの共通ソース電極端子（ソース電極端子１１）と共通ドレイン電極端子（ドレイン電極端子１２）の間から取り出すことにより、共通補助ソース電極端子１３ａ〜１３ｆと共通ゲート電極端子４０ａ〜４０ｄとの間の電圧が、共通ソース電極と共通ドレイン端子の間に流れる電流の値により影響を受けにくくした。また、多層基板１０の層数を減らせるように半導体チップを並列接続するために使用する共通補助ソース電極端子１３ａ〜１３ｆと共通ゲート電極端子４０ａ〜４０ｄを半導体チップに対し反対側に配置した。
また、共通補助ソース電極端子１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆと共通ゲート電極端子４０ａ，４０ｂ，４０ｃ，４０ｄは高熱伝導絶縁樹脂のような絶縁部材１４の外に延ばして配置させてある。本実施例では共通補助ソース電極端子と共通制御電極端子とを複数個設けた例で示したが、絶縁部材１４内部で結線しておき、絶縁部材１４の外では１つずつ設けるようにしても構わない。
また、本実施例では半導体チップを多層基板１０に接続した段階ではドレイン端子が分離されているため、この段階で個々の半導体素子の特性を確認し、不良品があった場合にはそのチップだけを削除したり、不良チップが正常な半導体チップの動作の障害とならないように絶縁手段をさせた後、共通ドレイン電極端子１２を半導体チップにはんだ等の導電性接着剤で接続させることができる。このため、組立工程での歩留まりを向上できる。
また、ゲートの並列接続にボンディングワイヤを使用しない為、チップ間の配線が短くできるため寄生インダクタンスや寄生抵抗を低減できるというと特徴がある。さらに、発振等の不良現象を抑制するために配線間に抵抗やコンデンサ等の電気部品を多層基板１０の中や上に実装することも可能である。
なお、本実施例では共通ソース電極端子１１と共通ドレイン電極端子１２の大部分を絶縁部材１４で覆い、絶縁部材１４が薄い領域に金属層５２３，５２４を設けた。この金属層５２３，５２４に放熱フィンを接続したり、金属層５２３，５２４を放熱フィンと一体のものにして実現しても構わない。
また、本図では制御電極用配線１７ｂａ，１７ｂｂや補助ソース電極用配線１７ｃａ，１７ｃｂ，１７ｃｃの配線の角は直角で描いてあるが、電界集中防止のため、円弧にしても構わない。
制御配線の一部である１６ｈ，１９ｉ，１６ｎ，１９ｐは制御配線の抵抗低減のために有効であるが半導体チップの配置間隔を狭くしたい場合には削除しても構わない。
本実施例では歩留まりなどの関係で大きなチップを実現しにくいＳｉＣやＧａＮなどのようなワイドバンドギャップ半導体チップを大電力化する場合に好適な構造である。また、ＪＦＥＴやＭＯＳＦＥＴの場合には還流モードには同期整流原理を用い、ソース端子からソース端子に電流を流す逆方向動作も低損失に実現できるため、還流ダイオードはなくても構わないため、本図では示してない。この構造を図１５に示した上アーム素子と下アーム素子を共存させるモジュール構造に適用することも可能である。
その他、実施例１などで示した距離Ｘを十分確保することにより半導体チップ近傍での耐圧劣化を防止できるように多層基板１０を使用した場合で示したが、定格電圧が低い場合や、半導体素子の内部で高耐圧が確保できるようにした場合には多層基板の総数を従来のように減らすことも可能である。
図１７は本発明の第１７の電力用半導体装置の平面図と断面図である。本実施例でも共通ソース電極端子１１と共通ドレイン電極端子１２は各々半導体チップ１ａａ〜１ｄｄの共通ソース電極端子と共通ドレイン電極端子である。
本実施例では断面図の上側の第２電極層であるドレイン電極用配線１２を熱サイクルに強くするために折り曲げたリード配線で実現した場合の実施例である。本実施例では共通ソース電極端子１１の側面が露になっている構造で示したが、絶縁層を介して放熱フィンを配置する構造にして共通ソース電極端子１１は横方向に伸ばて取り出しても構わない。
また、ドレイン電極配線１２はボンディングワイヤにすることも可能である。この場合には、ドレインの寄生インピーダンスは増加するが実装プロセスは簡単になる。
その他は図１６の実施例と同様である。
図１８は本発明の第１８の電力用半導体装置の平面図と断面図である。本実施例では補助ソース電極用配線１７ｘが平面図にて一点鎖線で示した間の領域にしたことが実施例１６と異なる。これにより電界集中が生じにくくなる。また、配線幅を広くできるため配線抵抗を低減できる。
本図では共通補助ソース電極端子１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆと共通ゲート電極端子４０ａ、４０ｂ、４０ｃ、４０ｄを絶縁部材１４の外に配置しやすくするため、平面図に示した共通ドレイン電極端子１２のパターンの上下方向を狭くし、共通補助ソース電極１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆと共通制御電極４０ａ、４０ｂ、４０ｃ、４０ｄを配置するところで絶縁部材１４が段となるように形成することを示すために図１６より平面図を若干詳しく示した。
その他は実施例１６と同様である。
図１９は本発明の第１９の電力用半導体装置の平面図と断面図である。これまでの実施例では主に多層基板１０を使用する場合で説明してきたが、電極配線の位置関係が同様ならば多層基板１０を使用しなくても構わない。本実施例では実施例１８を例にとりその変形例を示す。本実施例では半導体素子１ｃａ，１ｃｂ，１ｃｃ，１ｃｄのソース電極に関しては半導体チップのソース電極パッドからソース電極用配線層１６ｆ，１６ｊ，１６ｋ，１６ｐを使用して、直接共通ソース電極端子１１に接続させている。また、ゲート電極に関しては半導体チップのゲート電極パッドから導電性接着部材を用いて、ゲート電極用配線１６ｇ，１６ｉ，１６ｍ，１６ｐならびにゲート電極用配線１７ｂａ，１７ｂｂとを使用して、共通ゲート電極端子４０ａ〜４０ｄに接続させている。
ここで、ゲート電極用配線１６ｇ，１６ｉ，１６ｍ，１６ｐやソース電極用配線層１６ｆ，１６ｊ，１６ｋ，１６ｐを長くすることにより、実施例１などで説明した寸法Ｘを素子耐圧の劣化がないように設定できる。
共通補助ソース電極端子１３ａ〜１３ｆは実施例１８と同様にソース電極端子を分岐させてとりだしてもよいが、本実施例では半導体チップにできるだけ近い場所から電極をとれるように共通ソース電極端子１１の半導体チップ側にとってある。このため、ゲート・ソース間に印加させる電圧をソース電極端子１１に流れる電流による電圧降下を受けにくくすることが可能になる。また、共通ゲート電極端子４０ａ，４０ｂ，４０ｃ，４０ｄはモジュール内部で接続させて１個だけにしても構わないが、配列する半導体チップの数が多くなる場合には半導体チップの配置場所により異なる出力端子からの信号で駆動させても構わない。すなわち、共通補助ソース電極端子１３ａと共通ゲート電極端子４０ａとの間に印加する駆動回路と共通補助ソース電極端子１３ｃと共通ゲート電極端子４０ｂとの間に印加する駆動回路を別にして、共通ソース電極端子１１内の電位の変動による駆動電圧の差を小さくすることができる。
絶縁層５２５ａ，５２５ｂはゲート電極用配線１７ｂａ，１７ｂｂと共通ソース電極端子１１を分離するために、また、絶縁層５２６ａ，５２６ｂ，５２６ｃは補助ソース電極用配線１７ｃａ，１７ｃｂ，１７ｃｃと共通ソース電極１１を分離するために設けてある。
ソース電極用配線層として使用するソース電極用配線層１６ｆ，１６ｊ，１６ｋ，１６ｑは共通ソース電極端子１１に凸部を形成した一体構造にしても構わない。
図２０は本発明の第２０の電力用半導体装置の平面図と側面図である。本実施例は実施例１９において、補助ソース電極用配線を減らした場合の実施例である。本実施例では半導体チップ側の上下に配置した共通ソース電極端子（ソース電極端子１１）と共通端子（ドレイン電極端子１２）との間で、なおかつ、共通ソース電極端子１１の半導体チップ側の面から共通補助ソース電極端子１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆを取り出した場合の実施例である。本実施例では実施例１９の場合に比べ、ソース電極用配線１６ｆを太くできるため寄生抵抗が小さくできる。共通ソース電極端子１１内の電圧降下分布が小さく、補助ソース電極用配線１７ｃａ，１７ｃｂ，１７ｃｃと共通ソース電極端子１１の電圧がほぼ等しくなる場合には、本実施でも補助ソース電極とゲート電極との間に正確なゲート電圧を印加することができる。
図２１は本発明の第２１の電力用半導体装置の平面図と側面図である。本図は実施例１８において共通補助ソース電極端子１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆと共通ゲート電極端子４０ａ，４０ｂ，４０ｃ，４０ｄの取り出し方がわかりやすくなるように本半導体装置の概観図を示した。本半導体装置の上辺側には共通ドレイン電極端子１２、下辺側には共通ソース電極端子１１、その間に共通ゲート電極端子４０ａ，４０ｂ，４０ｃ，４０ｄと共通補助ソース電極端子１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆを設けてある。
５２４，５２３は金属層でここに放熱フィンを接続できるようにしてあるが、金属層５２４，５２３を設けずに直接放熱フィンを設けても構わない。また、本実施例では金属層５２４，５２３は高熱伝導絶縁樹脂１４で共通ソース電極端子１１や共通ドレイン電極端子１２と電気的に分離してあるが、絶縁が不要な場合には直接させて、電流を上下方向に流するようにしても構わない。
図２２は本発明の第２２の電力用半導体装置の平面図と断面図である。本実施例ではソース電極端子１１に凹部を形成し、その凹部の中に絶縁層５２５ａ，５２５ｂで形成し、ソース電極端子１１と電気的に分離されたゲート電極用配線１７ｂａ，１７ｂｂを設けた。これにより、ソース電極配線として使用する金属配線１６ｆ，１６ｊ，１６ｋ，１６ｑとゲート電極用配線として使用する１６ｇ，１６ｉ，１６ｍ，１６ｐを同じ長さにできる。この長さは実施例１などに記載した耐圧劣化を防止するために必要な寸法Ｘに対応し、ｐｎ接合の横方向広がりの寸法以上の長さ以上、マージンを考えるとｐｎ接合の横方向広がりの寸法以上の長さの１.５倍以上であることが望ましい。
図２３は本発明の第２３の電力用半導体装置の平面図と断面図である。本実施例では多層基板１０の最下層にソース電極層５４がある場合の実施例である。
本実施例の構造は多層基板１０に半導体チップ１ａａ，１ｃｄ等をはんだ等の導電接着部材で接続したのちに共通ソース電極端子１１，共通ドレイン電極端子１２と半導体チップが配置された多層基板１０を前記導電接着部材より融点が高い導電接着部材を接続させ、その後に高熱伝導絶縁樹脂１４で半導体チップ等を封止させ、金属層５２４，５２３を接着させることにより実現できる。支持部材５７，５６，５５はソース電極１１，ドレイン電極端子１２と半導体チップ配置された多層基板１０を接続する場合のガイドとなるように配置しておくが、この支持部材５７，５６，５５は多層基板１０と一体構造の部材で実現しておいて構わない。また、本実施例では多層基板１０を使用することにより、容易に本構造を実現できることを示してあるが、実施例１９や実施例２０と同様に支持部材５７，５６，５５を使用しなくても各電極配線の関係をトポロジカル的に同じにすることにより同様の効果が得られる。
１ ＩＧＢＴ（スイッチング素子）
１ｃａ，１ｃｂ，１ｃｃ，１ｃｄ 半導体素子（半導体チップ）
２ ダイオード
１０ 多層基板
１１ （共通）エミッタ（ソース）電極端子
１２ （共通）コレクタ（ドレイン）電極端子
１３ （共通）ゲート電極端子
４０ａ，４０ｂ，４０ｃ，４０ｄ （共通）ゲート電極端子
１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ （共通）補助ソース電極端子
１４ 高熱伝導絶縁樹脂
１５ 支持体
１６ａ，１６ｂ，１６ｃ 第１電極用配線層
１６ｅ シールド電極層
１７ａ，１７ｂ 第２電極用配線層
１８ 半田バンプ
１８ａ，１８ｃ，１８ｄ，１８ｅ，１８ｆ，３２ａ，３２ｂ，３４，３５ 導電性接着部材
１９ａ，１９ｂ，１９ｃ，１９ｄ，２０ａ，２０ｃ 導電性スルーホール
２１，２２ 支持体の接着部材
２３ エミッタ（ソース）電極パッド
２４ ゲート電極パッド
２６ エミッタ（ソース）領域
２７ 高抵抗コレクタ（ドレイン）領域
２８，３１ フローティングフィールドリング
２９ カソード領域
３０ アノード領域
３３ アノード電極パッド
３６ 導電性部材
３７ コレクタ（ドレイン）領域
４０ 補助エミッタ（ソース）電極端子
１０１〜１１２ ＩＧＢＴ
１２０，１２１ 放熱フィン
２０１ａ〜２０１ｆ 半導体素子ユニット
５００，５１３ グランドライン
５０１ 電源ライン
５０２ｕ，５０２ｖ，５０２ｗ 出力ライン
５０３ｕ，５０３ｖ，５０３ｗ，５０４ｕ，５０４ｖ，５０４ｗ 入力ライン
５０６、５１２ 絶縁層
５０７ 高熱伝導絶縁樹脂
５０８ｕ，５０８ｖ，５０８ｗ 制御回路
５０９ｕ，５０９ｖ，５０９ｗ 制御信号線
５１０ 電源用キャパシタ
５１０Ｎ，５１０Ｐ 電源用キャパシタの電極
５１１ａ〜５１１ｅ 配線
５１４，５１５，５１６ 放熱フィン
５１７，５１８ 高熱伝導部材
５１９，５２０ 導電配線
６００ 電力用半導体モジュール

Claims (4)

  1. 第１電極を半導体基板の第１主面に配置し、第２電極を前記第１主面の裏面である第２主面に配置した半導体チップと、前記第１主面側に設けた第１電極端子と、前記第２主面側に設けた第２電極端子とを有し、前記第１電極と前記第１電極端子とを第１導電体で接続し、前記第２電極と前記第２電極端子とを第２導電体で接続し、前記第１電極端子と前記半導体チップと前記第２電極端子とを絶縁封止材料で接続させた半導体素子ユニットを、複数個配置し、
    前記複数個の半導体素子ユニットの前記第１電極端子を共通第１電極端子に面接触させ、
    前記複数個の半導体素子ユニットの前記第２電極端子を共通第２電極端子に接続し、
    さらに前記半導体素子ユニットが、前記半導体チップの前記第１電極と前記第２電極の流れる主電流を制御する制御電極を備え、
    該制御電極を前記絶縁封止材料の外に延在させて制御電極端子に接続し、
    前記複数個の半導体素子ユニットの制御電極端子同士を共通制御電極端子に接続したことを特徴とする電力用半導体装置。
  2. 請求項１に記載の電力用半導体装置において、
    前記制御電極端子を前記第１主面あるいは前記第２主面とは異なる方向に取り出したことを特徴とする電力用半導体装置。
  3. 請求項１または２に記載のいずれかの電力用半導体装置において、
    前記絶縁封止材料は、エポキシ樹脂成分と無機フィラとを含み、熱伝導率が５Ｗ／ｍＫ以上で体積抵抗率１０ 16 Ωcm以上の絶縁樹脂部材であることを特徴とする電力用半導体装置。
  4. 請求項１ないし３に記載のいずれかの電力用半導体装置において、
    前記半導体チップは、バンドギャップが２.０ｅＶ以上のワイドバンドギャップ半導体基板を用いたことを特徴とする電力用半導体装置。
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