JPWO2006043388A1 - 半導体内蔵モジュール及びその製造方法 - Google Patents

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貴志 一柳
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嘉久 山下
中谷　誠一
誠一 中谷
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Abstract

薄型の半導体素子を配線基板に実装する工程において、半導体素子の割れや破損等による歩留まり低下を抑制できる半導体内蔵モジュール及びその製造方法を提供する。 第１配線基板（１０１）と第２配線基板（１０３）との間の層間接続部材（１０５）に半導体素子（１０７）が内蔵され、第１配線基板（１０１）上に半導体素子（１０７）の裏面側が接着剤（１０８）によりダイボンディングされ、半導体素子（１０７）と第２配線パターン（１０４）とが突起電極（１０９）により電気的に接続されている半導体内蔵モジュールとする。

Description

本発明は、半導体素子を内蔵した半導体内蔵モジュール及びその製造方法に関する。
近年、電子機器の高性能化、小型化の要求に伴い、半導体素子を実装した半導体モジュールの高密度化及び高機能化がいっそう叫ばれている。このような半導体モジュールの一般的な製造方法においては、半導体素子をモールドしたパッケージを支持基板に半田により実装する方法や、半導体素子（ベアチップ）を支持基板上に固定してワイヤーにより電気接続するワイヤーボンディング実装、あるいは半導体素子（ベアチップ）に突起電極を設け直接支持基板上に実装するフリップチップ実装などの方法がとられている。
しかし、さらなる高密度化を実現するために複数の配線基板上に半導体素子を上記のワイヤーボンディング実装やフリップチップ実装により実装したのち、これらの配線基板を多段に積層した多段型の半導体モジュールが、例えば特許文献１に提案されている。
また、多層配線基板の絶縁層内部に半導体素子を埋め込んだ埋設型の半導体モジュールも、例えば特許文献２及び特許文献３に提案されている。
更に、特許文献４には、半導体素子をフェースアップさせた状態で絶縁層に内蔵し、その後に半導体素子と配線基板とを電気接続する方法が提案されている。また、特許文献５には、特許文献４に記載された方法で得られた半導体モジュールを多段積層した多段型の半導体モジュールの製造方法が提案されている。
特開２００１−３５９９７号公報 特開平１１−４５９５５号公報 特開２００３−１７４１４１号公報 特開２００３−１８８３１４号公報 特開２００３−２１８３１９号公報
上記従来の技術を用いれば、半導体素子と配線基板とを電気的に接続することができる。しかし、将来的にはパーソナルコンピュータのモバイル化や、携帯電話に代表される情報端末など、益々小型、薄型の機器が望まれている。その代表的なものとしてカードサイズの情報端末が挙げられる。このカードサイズの情報端末は、カードサイズの無線機器や、携帯電話、個人識別・認証カードなどへの用途展開が考えられる。そのような将来的な要求に適用するためには、半導体モジュールのさらなる小型化・薄型化が必要とされる。
半導体モジュールの小型化・薄型化を図るために、半導体素子の回路面側の反対側（以後、裏面側と記述する。）を研磨した薄型の半導体素子（例えば厚さが１００μｍ以下）を用いると、フリップチップ実装する際の半導体素子の運搬工程や半導体素子と配線基板との位置あわせ工程、あるいは半導体素子と配線基板との接続工程などの作業時に半導体素子の割れなどが多く発生し、取り扱い性が悪化する可能性がある。このように、薄型の半導体素子（特にシリコン半導体）は機械的強度が弱いため、半導体素子の運搬作業時や接続時に半導体素子が破壊される場合がある。
本発明は上記のような問題点を解消するためになされたものであり、その主な目的は、薄型の半導体素子を配線基板に実装する工程において、半導体素子の割れや破損等による歩留まり低下を抑制できる半導体内蔵モジュール及びその製造方法を提供することにある。
本発明の半導体内蔵モジュールは、第１配線基板と、第２配線基板と、前記第１配線基板と前記第２配線基板との間に配置された、電気絶縁性を有する層間接続部材と、前記層間接続部材に内蔵された半導体素子とを含む半導体内蔵モジュールであって、
前記第１配線基板は、その両主面に形成された第１配線パターンを含み、
前記第２配線基板は、その両主面に形成された第２配線パターンを含み、
前記第１配線パターンと前記第２配線パターンとは、前記層間接続部材を貫通するビア導体により電気的に接続されており、
前記半導体素子は、その裏面側が前記第１配線基板に接着剤を介してダイボンディングされており、かつ、その回路面上の第１電極パッドと前記第２配線パターンとが突起電極を介して電気的に接続されていることを特徴とする。
本発明の半導体内蔵モジュールの製造方法は、半導体素子を内蔵した半導体内蔵モジュールの製造方法であって、
ａ）第１配線基板の所望の位置に前記半導体素子の裏面側を、接着剤を介してダイボンディングする工程と、
ｂ）第２配線基板に形成された第２配線パターンと電気的に接続するための突起電極を、前記半導体素子の回路面上の第１電極パッドに形成する工程と、
ｃ）未硬化状態の層間接続部材に貫通孔を形成し、前記貫通孔内に導電性ペーストを充填する工程と、
ｄ）前記第２配線パターンに前記半導体素子がフリップチップ実装され、かつ前記第１配線基板に形成された第１配線パターンと前記第２配線パターンとの間に前記貫通孔が配置されるように、前記第１配線基板、前記層間接続部材及び前記第２配線基板を位置合わせして積層する工程と、
ｅ）積層された前記第１配線基板、前記層間接続部材及び前記第２配線基板を加熱・加圧することで、前記半導体素子を前記層間接続部材に内蔵し、前記第１配線基板と前記層間接続部材と前記第２配線基板とを硬化させて一体化し、前記貫通孔内に形成されたビア導体により前記第１配線パターンと前記第２配線パターンとを電気的に接続する工程とを含むことを特徴とする。
図１は、本発明の実施の形態１に係る半導体内蔵モジュールの断面図である。 図２は、本発明の実施の形態１に係る半導体内蔵モジュールを改変した半導体内蔵モジュールの断面図である。 図３Ａ−Ｅは、本発明の実施の形態１に係る半導体内蔵モジュールの製造方法を示す工程別断面図である。 図４は、本発明の実施の形態２に係る半導体内蔵モジュールの断面図である。 図５Ａ−Ｆは、本発明の実施の形態２に係る半導体内蔵モジュールの製造方法を示す工程別断面図である。 図６Ａ−Ｆは、本発明の実施の形態２に係る半導体内蔵モジュールの別の製造方法を示す工程別断面図である。 図７は、本発明の実施の形態３に係る半導体内蔵モジュールの断面図である。 図８Ａ−Ｅは、本発明の実施の形態３に係る半導体内蔵モジュールの製造方法を示す工程別断面図である。 図９Ａ−Ｃは、本発明の一実施形態に係る半導体内蔵モジュールの断面図である。 図１０Ａ，Ｂは、本発明の一実施形態に係る半導体内蔵モジュールの断面図である。 図１１は、本発明の一実施形態に係る半導体内蔵モジュールの断面図である。 図１２は、本発明の一実施形態に係る半導体内蔵モジュールの断面図である。 図１３Ａ，Ｂは、本発明の一実施形態に係る半導体内蔵モジュールの断面図である。 図１４は、本発明の一実施形態に係る半導体内蔵モジュールの断面図である。 図１５は、本発明の一実施形態に係る半導体内蔵モジュールの断面図である。
本発明の半導体内蔵モジュールは、第１配線基板と、第２配線基板と、前記第１配線基板と前記第２配線基板との間に配置された、電気絶縁性を有する層間接続部材と、前記層間接続部材に内蔵された半導体素子とを含む。第１配線基板は、例えば絶縁基材と、この絶縁基材の両主面に形成された第１配線パターンとから構成されている。第２配線基板も同様に、例えば絶縁基材と、この絶縁基材の両主面に形成された第２配線パターンとから構成されている。
そして、本発明の半導体内蔵モジュールでは、前記第１配線パターンと前記第２配線パターンとが、前記層間接続部材を貫通するビア導体により電気的に接続されており、前記半導体素子の裏面側が前記第１配線基板に接着剤を介してダイボンディングされており、かつ、前記半導体素子の回路面上の第１電極パッドと前記第２配線パターンとが突起電極を介して電気的に接続されている。なお、上記構成において半導体素子は、第１配線基板の絶縁基材上にダイボンディングされていてもよいし、第１配線基板の第１配線パターン上にダイボンディングされていてもよい。また、半導体素子は、単独の半導体チップからなるものであってもよいし、複数の半導体チップが積層されて形成されていてもよい。
本発明の半導体内蔵モジュールによれば、その製造工程において、支持材料となる第１配線基板に半導体素子をダイボンディングした後、この半導体素子を第２配線パターン上にフリップチップ実装できるので、薄型の半導体素子を使用しても、その運搬・搬送工程や突起電極の形成工程、あるいは、その内蔵工程において、半導体素子の割れや破損を防止することができる。
また、本発明の半導体内蔵モジュールにおいては、前記半導体素子が、前記層間接続部材に設けられた空隙部に収納されていてもよい。後述する半導体素子の内蔵工程において、層間接続部材が流動することに起因するビア導体の変形を防止することができるため、ビア導体の接続信頼性を向上させることができるからである。なお、空隙部の大きさは、収納する半導体素子の大きさに応じて適宜設定すればよく、例えば半導体素子と空隙部の内壁との間隙が３０μｍ〜２００μｍの範囲であればよい。
また、本発明の半導体内蔵モジュールにおいては、前記第１配線パターンと前記半導体素子の回路面上の第２電極パッドとが、電気的に接続されていてもよい。半導体素子の接続箇所を第１配線パターンと第２配線パターンに振り分けることで、第２配線基板上のランド数と第２配線パターンの引き回し距離を減らすことができるため、半導体内蔵モジュールの小型化及び高密度化が容易となるからである。この場合、第１配線パターンと第２電極パッドとが、ワイヤーにより電気的に接続されていてもよい。既存の実装方式であるワイヤーボンディング実装及びフリップチップ実装により半導体素子を実装することができるため、既存の設備を用いて半導体素子の実装を行うことが可能となるからである。
本発明の半導体内蔵モジュールにおいて、第１配線パターンと第２電極パッドとがワイヤーにより電気的に接続されている場合、上記ワイヤー及び上記半導体素子が封止樹脂により封止されていてもよい。半導体素子の実装信頼性を長期にわたり確保することができるからである。なお、上記封止樹脂は半導体素子の封止材料として使用できるものであれば特に限定されず、例えばエポキシ樹脂等の熱硬化性樹脂を主成分とする樹脂組成物を使用することができる。
また、本発明の半導体内蔵モジュールにおいて、第１配線パターンと第２電極パッドとがワイヤーにより電気的に接続されている場合、上記ワイヤー及び上記突起電極が同一の材料から形成されていてもよい。ワイヤーと突起電極とを同一の材料からなるもの、例えば金ワイヤーと金バンプとを用いると、同一装置でこれらを形成することができ、製造工程の煩雑さが低減し低コスト化を図ることができるからである。
本発明の半導体内蔵モジュールにおいては、前記層間接続部材が、無機フィラーと熱硬化性樹脂とを含むことが好ましい。半導体素子から発生する熱を素早く放熱させることができるからである。無機フィラーとしては、Ａｌ２Ｏ３、ＭｇＯ、ＢＮ、ＡｌＮ、ＳｉＯ２等が例示できる。また、熱硬化性樹脂として、エポキシ樹脂、フェノール樹脂又はシアネート樹脂を用いると、耐熱性や電気絶縁性を向上させることができる。なお、熱硬化性樹脂の代わりに熱可塑性樹脂を用いてもよい。
本発明の半導体内蔵モジュールにおいては、前記半導体素子の厚さが１００μｍ以下であることが好ましい。従来の半導体素子の実装方法では、半導体素子の厚みが１００μｍ以下の場合、実装工程中の割れによる破損が多く発生したが、本発明の構成によれば、このような問題は発生し難くなる。即ち、本発明は、厚さが１００μｍ以下の半導体素子を使用することにより、その機能がより効果的に発揮される。更に、厚さが１００μｍ以下の半導体素子を使用すると、半導体内蔵モジュールの薄型化が容易となる。
本発明の半導体内蔵モジュールにおいては、前記接着剤が樹脂と金属フィラーとを含むことが好ましい。熱伝導率が高い金属フィラーを含有した接着剤を用いることで、半導体素子から発生した熱を効率よく第１配線基板へ伝えて放熱することができるからである。
本発明の半導体内蔵モジュールにおいては、前記第１配線基板が、前記半導体素子をダイボンディングする位置の直下に更にサーマルビアを含むことが好ましい。半導体素子から発生した熱を、サーマルビアを介して放熱することができるからである。
また、本発明の半導体内蔵モジュールは、前記第１及び第２配線基板の少なくとも一方を複数含み、かつ前記層間接続部材及び前記半導体素子をそれぞれ複数含み、前記複数の配線基板と前記複数の層間接続部材とが多段に積層され多層化されており、前記複数の層間接続部材のそれぞれに、前記半導体素子が少なくとも１つ内蔵されている半導体内蔵モジュールであってもよい。この構成により、半導体素子の３次元的な配置構成や相互接続を簡便に行うことができ、高密度実装を図ることが可能となる。
本発明の半導体内蔵モジュールの製造方法は
ａ）第１配線基板の所望の位置に半導体素子の裏面側を、接着剤を介してダイボンディングする工程と、
ｂ）第２配線基板に形成された第２配線パターンと電気的に接続するための突起電極を、前記半導体素子の回路面上の第１電極パッドに形成する工程と、
ｃ）未硬化状態の層間接続部材に貫通孔を形成し、前記貫通孔内に導電性ペーストを充填する工程と、
ｄ）前記第２配線パターンに前記半導体素子がフリップチップ実装され、かつ前記第１配線基板に形成された第１配線パターンと前記第２配線パターンとの間に前記貫通孔が配置されるように、前記第１配線基板、前記層間接続部材及び前記第２配線基板を位置合わせして積層する工程と、
ｅ）積層された前記第１配線基板、前記層間接続部材及び前記第２配線基板を加熱・加圧することで、前記半導体素子を前記層間接続部材に内蔵し、前記第１配線基板と前記層間接続部材と前記第２配線基板とを硬化させて一体化し、前記貫通孔内に形成されたビア導体により前記第１配線パターンと前記第２配線パターンとを電気的に接続する工程とを含む。
本発明の製造方法によれば、支持材料となる第１配線基板に半導体素子をダイボンディングした後、この半導体素子を第２配線パターン上にフリップチップ実装できるので、薄型の半導体素子を使用しても、製造工程内における半導体素子の割れや破損を防止することができる。
本発明の製造方法においては、前記ａ）工程を行った後、前記ｄ）工程を行う前に、前記第１配線パターンと前記半導体素子の回路面上の第２電極パッドとをワイヤーにより電気的に接続する工程を更に含んでいてもよい。半導体素子の接続箇所を第１配線パターンと第２配線パターンに振り分けることで、第２配線基板上のランド数と第２配線パターンの引き回し距離を減らすことができるため、半導体内蔵モジュールの小型化及び高密度化が容易となるからである。
本発明の製造方法においては、前記ａ）工程の前に、前記半導体素子の裏面側を研磨する工程を更に含んでいてもよい。実装する半導体素子の厚みを自由に調整することができるため、半導体内蔵モジュールの薄型化を図ることができるからである。
本発明の製造方法では、前記ｃ）工程において、前記層間接続部材に前記半導体素子を収納するための空隙部を設けてもよい。半導体素子を内蔵する際において、層間接続部材が流動することに起因するビア導体の変形を防止することができるため、ビア導体の接続信頼性を向上させることができるからである。
本発明の製造方法では、前記ｄ）工程において、前記半導体素子の電気接続部に樹脂系材料を配置してもよい。上記電気接続部を封止できるため、実装した半導体素子の実装信頼性を長期にわたり確保することができるからである。
本発明の製造方法では、前記ｅ）工程において前記半導体素子を内蔵する際、前記層間接続部材の硬化開始温度以下の温度で加熱してもよい。層間接続部材が硬化する前段階で半導体素子を内蔵することにより、内蔵時の加圧により半導体素子にかかる応力を最小限にすることができるからである。特に、前記半導体素子を前記層間接続部材に埋設する際に有効である。
以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施の形態に限定されない。
（実施の形態１）
図１は、実施の形態１に係る半導体内蔵モジュールの構成を模式的に示す断面図である。図１において、１０１は第１配線基板である。１０２は第１配線基板１０１に形成された第１配線パターンである。１０３は第２配線基板である。１０４は第２配線基板１０３に形成された第２配線パターンである。１０５は第１配線基板１０１と第２配線基板１０３の層間を電気的に絶縁した状態で接着させる層間接続部材である。１０６は第１配線パターン１０２と第２配線パターン１０４との間において必要な箇所を電気的に接続するために設けたビア導体である。１０７は第１配線基板１０１と第２配線基板１０３との間において層間接続部材１０５により封止されている半導体素子である。１０８は第１配線基板１０１に半導体素子１０７をダイボンディングするために塗布した接着剤である。１０９はダイボンディングされた半導体素子１０７に形成された第１電極パッド１１０ａと第２配線パターン１０４とを電気的接続するために設けた突起電極である。即ち、半導体素子１０７は、第２配線パターン１０４上に突起電極１０９を介してフリップチップ実装されている。突起電極１０９は、例えば金等からなる金属バンプから構成される。また、突起電極１０９として、ワイヤーボンディング法で作製した２段突起バンプや金めっきにより形成したバンプ、あるいは印刷により形成したバンプなども利用できる。
実施の形態１に係る半導体内蔵モジュールは、層間接続部材１０５に半導体素子１０７が封止され、かつ、第１配線基板１０１に半導体素子１０７の裏面側が接着剤１０８によりダイボンディングされており、半導体素子１０７と第２配線基板１０３とが電気的に接続されていることに特徴がある。これにより、半導体素子１０７を先に支持材料となる第１配線基板１０１にダイボンディングした後、この半導体素子１０７を第２配線パターン１０４上にフリップチップ実装できるので、薄型の半導体素子１０７を使用しても、その運搬・搬送工程や突起電極の形成工程、あるいは、その内蔵工程での半導体素子１０７の割れや破損を防止することができる。また、半導体素子１０７が第１配線基板１０１に面着していることで両者の間の熱伝導性が向上する。
第１配線基板１０１と、第２配線基板１０３は、本実施の形態では、絶縁基材と、この絶縁基材の両主面に形成された配線パターンとから構成されている。絶縁基材の材質は特に限定されるものではなく、セラミック系材料や有機系材料などの公知の材料が用いられる。例えば、セラミック系材料であれば、アルミナやサファイアなどが使用できる。また、有機系材料であれば樹脂を含有した材料、例えば、無機フィラーと熱硬化性樹脂との混合物で構成されたプリプレグの硬化物などが使用できる。特に、プリプレグの硬化物は、それ自身熱伝導性に優れることから、部品実装時に発生した熱を素早く放熱させることができるため好ましい。また、第１配線基板１０１や第２配線基板１０３として多層配線基板を用いてもよい。その場合、上記多層配線基板の各層がスルーホール導体やインナービアなどで電気的接続されていてもよい。
第１配線パターン１０２と第２配線パターン１０４は、たとえば銅箔をパターニングしたものであり、その厚さは１〜５０μｍ程度のものである。また、これらを必要に応じて表面処理してもよい。上記表面処理としては、粗化処理、黒化処理、ニッケルめっき処理、金めっき処理等が例示できる。
層間接続部材１０５は、本実施の形態では樹脂を含む材料から構成されている。例えば、層間接続部材１０５として、熱硬化性樹脂と無機フィラーとを含むコンポジット材料から形成されたシート状の材料を使用できる。なお、無機フィラーを実質的に用いずに、専ら熱硬化性樹脂のみから層間接続部材１０５を構成することも可能である。熱硬化性樹脂は、絶縁材料としての電気的特性、耐熱性及び機械的強度を有するものであれば特に限定されるものではなく、例えば、エポキシ樹脂などが使用できる。無機フィラーを添加する場合、その無機フィラーとしては、例えば、Ａｌ２Ｏ３、ＭｇＯ、ＢＮ、ＡｌＮ、ＳｉＯ２などが使用できる。無機フィラーを添加することにより、半導体素子１０７から発生する熱を素早く放熱させることができる。また、無機フィラーとしてＢＮを用いた場合は、熱伝導性が高く、熱膨張係数が小さい層間接続部材１０５が得られる。また、無機フィラーとしてＳｉＯ２を用いた場合は、誘電率を低減させることができる上、比重も小さくなるため携帯電話などの高周波用途に有用である。また、無機フィラーとして非晶質ＳｉＯ２を用いた場合は、層間接続部材１０５の熱膨張係数が、シリコン半導体のそれに近くなる。なお、層間接続部材１０５にカップリング剤、分散剤、着色剤、離型剤等を添加することも可能である。
また、層間接続部材１０５を貫通するビア導体１０６は、例えばパンチングにより層間接続部材１０５に貫通孔を形成した後、エポキシ系樹脂材料中に銀フィラーを分散させた導電性ペーストを上記貫通孔に印刷法により充填することで形成することができる。なお、貫通孔の形成は、公知の技術であるドリル、サンドブラスト、炭酸ガスレーザーやＹＡＧレーザー等の照射等の方法を用いてもよい。また、上記貫通孔内にめっきによって導体部を形成することにより、ビア導体１０６を形成してもよい。
半導体素子１０７は、シリコン半導体であるパワー素子やバイポーラ素子、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子などの他、機械的強度が弱いシリコン−ゲルマニウム半導体素子、ガリウム砒素半導体素子なども利用できる。また、半導体素子１０７と接続する第２配線パターン１０４は、その表面をニッケルや金等でめっき処理すると、半導体素子１０７上の突起電極１０９との電気接続の信頼性が向上する。
図２は、実施の形態１に係る半導体内蔵モジュールを改変した半導体内蔵モジュールの断面図である。図２に示す半導体内蔵モジュールでは、第１配線基板１０１内における半導体素子１０７のダイボンディング面の直下に、半導体素子１０７から発生した熱を放熱するサーマルビア２０１が設けられている。これにより、半導体素子１０７から発生する熱を、より効率よく放熱することができる。サーマルビア２０１としては、金属フィラーと熱硬化性樹脂とを含む導電性ペーストから形成されたビア導体や、貫通孔内がめっきで充填されたビア導体等を用いることができる。
図３Ａ−Ｅは、実施の形態１に係る半導体内蔵モジュールの製造方法を示す工程別断面図である。
まず、図３Ａに示す第１配線基板１０１を用意する。第１配線基板１０１は、その両主面に第１配線パターン１０２が形成されている。そして、第１配線基板１０１上の所望の位置に接着剤１０８を塗布する。接着剤１０８としては、例えば金、銀、銅、銀−パラジウム合金などを熱硬化性樹脂や熱可塑性樹脂に分散させた導電性を有する接着剤が使用できる。また、接着剤１０８はペースト状の材料でも半硬化状態にしたシート状の材料でも良い。
次に、図３Ｂに示すように、半導体素子１０７の回路面４０１が上向きとなるように、第１配線基板１０１に塗布された接着剤１０８上に半導体素子１０７を搭載し、これらを加熱することで接着剤１０８を硬化させ、半導体素子１０７と第１配線基板１０１とを接着する。
続いて、図３Ｃに示すように、半導体素子１０７の回路面４０１に形成された第１電極パッド１１０ａ上に突起電極１０９を形成する。突起電極１０９としては、金バンプ、ワイヤーボンディング法で作製した２段突起バンプ、金めっきにより形成したバンプ、あるいは印刷により形成したバンプなどが利用できる。
次に、図３Ｄに示すように、両主面に第２配線パターン１０４が形成された第２配線基板１０３と、第１配線パターン１０２と第２配線パターン１０４とを接続するためのビア導体１０６を具備した層間接続部材１０５とを準備し、第１配線基板１０１と層間接続部材１０５と第２配線基板１０３とを位置あわせして積層する。
そして、図３Ｅに示すように、第１配線基板１０１と層間接続部材１０５と第２配線基板１０３とを加熱・加圧する。これにより、層間接続部材１０５が硬化し、半導体素子１０７と第２配線パターン１０４とが突起電極１０９を介して電気的に接続され、第１配線パターン１０２と第２配線パターン１０４とがビア導体１０６により電気的に接続された状態で一体化する。以上の製造方法により、実施の形態１に係る半導体内蔵モジュールを容易に製造することができる。なお、ビア導体１０６を具備した層間接続部材１０５と、所望の配線パターンを形成した配線基板とをそれぞれ複数用い、上述したように積層する工程を繰り返し行うことで、更に多層化された半導体内蔵モジュールを製造することができる。
（実施の形態２）
図４は、本発明の実施の形態２に係る半導体内蔵モジュールの断面図である。図４に示す半導体内蔵モジュールでは、半導体素子１０７に設けられた第２電極パッド１１０ｂと第１配線パターン１０２とが、ワイヤー５０１により電気的に接続されている。本構成によれば、半導体素子１０７の接続箇所を第１配線パターン１０２と第２配線パターン１０４に振り分けることで、第２配線基板１０３上のランド数と第２配線パターン１０４の引き回し距離を減らすことができるため、半導体内蔵モジュールの小型化及び高密度化が容易となる。その他の構成は、実施の形態１に係る半導体内蔵モジュール（図１参照）と同様である。
また、本実施の形態において、例えば、突起電極１０９としてワイヤーボンディング法で形成した２段突起バンプを用い、ワイヤー５０１を上記２段突起バンプと同一材料によって形成すると、同一工程での実装が可能となり煩雑な工程が不要となる。
図５Ａ−Ｆは、実施の形態２に係る半導体内蔵モジュールの製造方法を示す工程別断面図である。まず、図５Ａ，Ｂに示す工程により、半導体素子１０７を第１配線基板１０１上の所望の箇所に接着剤１０８を介してダイボンディングする。これらの工程は、図３Ａ，Ｂの工程と同様である。
次に、図５Ｃに示すように、半導体素子１０７に設けられた第１電極パッド１１０ａ上に突起電極１０９を形成する。
続いて、図５Ｄに示すように、半導体素子１０７に設けられた第２電極パッド１１０ｂと第１配線パターン１０２とをワイヤー５０１により電気的に接続する。
次に、図５Ｅに示すように、両主面に第２配線パターン１０４が形成された第２配線基板１０３と、第１配線パターン１０２と第２配線パターン１０４とを接続するためのビア導体１０６を具備した層間接続部材１０５とを準備し、第１配線基板１０１と層間接続部材１０５と第２配線基板１０３とを位置あわせして積層する。
そして、図５Ｆに示すように、第１配線基板１０１と層間接続部材１０５と第２配線基板１０３とを加熱・加圧する。これにより、層間接続部材１０５が硬化し、半導体素子１０７と第２配線パターン１０４とが突起電極１０９を介して電気的に接続され、第１配線パターン１０２と第２配線パターン１０４とがビア導体１０６により電気的に接続された状態で一体化する。以上の製造方法により、実施の形態２に係る半導体内蔵モジュールを容易に製造することができる。
図６Ａ−Ｆは、実施の形態２の半導体内蔵モジュールの別の製造方法を示す工程別断面図である。図６Ａ，Ｂに示す工程により、半導体素子１０７を第１配線基板１０１上の所望の箇所に接着剤１０８を介してダイボンディングする。これらの工程は、図３Ａ，Ｂの工程と同様である。
次に、図６Ｃに示すように、半導体素子１０７に設けられた第２電極パッド１１０ｂと第１配線パターン１０２とをワイヤー５０１により電気的に接続する。
次に、図６Ｄに示すように、半導体素子１０７に設けられた第１電極パッド１１０ａ上に突起電極１０９を形成する。
続いて、図６Ｅに示すように、両主面に第２配線パターン１０４が形成された第２配線基板１０３と、第１配線パターン１０２と第２配線パターン１０４とを接続するためのビア導体１０６を具備した層間接続部材１０５とを準備し、第１配線基板１０１と層間接続部材１０５と第２配線基板１０３とを位置あわせして積層する。
そして、図６Ｆに示すように、第１配線基板１０１と層間接続部材１０５と第２配線基板１０３とを加熱・加圧する。これにより、層間接続部材１０５が硬化し、半導体素子１０７と第２配線パターン１０４とが突起電極１０９を介して電気的に接続され、第１配線パターン１０２と第２配線パターン１０４とがビア導体１０６により電気的に接続された状態で一体化する。以上の製造方法により、実施の形態２に係る半導体内蔵モジュールを容易に製造することができる。
（実施の形態３）
図７は、実施の形態３に係る半導体内蔵モジュールの断面図である。図７に示す半導体内蔵モジュールでは、層間接続部材１０５に半導体素子１０７を収納する空隙部８０１が設けられている。また、第１配線基板１０１に半導体素子１０７の裏面側が接着剤１０８によりダイボンディングされており、半導体素子１０７と第２配線パターン１０４とが突起電極１０９を介して電気的に接続されている。また、突起電極１０９と第２配線基板１０３とが電気的に接続している部分が樹脂系材料８０２によって封止されている。樹脂系材料８０２には、例えば熱硬化性樹脂又は熱可塑性樹脂と無機フィラーとを混練した絶縁性を有する樹脂系材料が使用できる。なお、空隙部８０１は、公知の技術であるドリル、パンチング、サンドブラスト、炭酸ガスレーザーやＹＡＧレーザー等の照射等による穴加工によって形成することが可能である。
本実施の形態によれば、半導体素子１０７が空隙部８０１に収納されているため、半導体素子１０７の内蔵工程において、層間接続部材１０５が流動することに起因するビア導体１０６の変形を防止することができる。これにより、ビア導体１０６の接続信頼性を向上させることができる。また、半導体素子１０７の電気接続部が樹脂系材料８０２によって封止されているため、実装信頼性を向上させることができる。
図８Ａ−Ｅは、実施の形態３に係る半導体内蔵モジュールの製造方法を示す工程別断面図である。図８Ａ，Ｂに示すように、半導体素子１０７を第１配線基板１０１上の所望の箇所に接着剤１０８を介してダイボンディングする。そして、図８Ｃに示すように、半導体素子１０７の第１電極パッド１１０ａ上に突起電極１０９を形成する。これらの工程は、図３Ａ−Ｃの工程と同様である。
つぎに、図８Ｄに示すように、両主面に第２配線パターン１０４が形成された第２配線基板１０３と、第２配線パターン１０４と突起電極１０９とが電気的に接続する部分を封止するための樹脂系材料８０２と、第１配線パターン１０２と第２配線パターン１０４とを接続するためのビア導体１０６を具備し、かつダイボンディングした半導体素子１０７を収納することができる空隙部８０１が形成された層間接続部材１０５とを準備し、第１配線基板１０１と層間接続部材１０５と樹脂系材料８０２と第２配線基板１０３とを位置あわせして積層する。なお、図８Ｄでは、樹脂系材料８０２として半硬化状態のシート状材料を使用しているが、樹脂系材料８０２としてペースト状材料を使用してもよい。
そして、図８Ｅに示すように、第１配線基板１０１と層間接続部材１０５と樹脂系材料８０２と第２配線基板１０３とを加熱・加圧する。これにより、層間接続部材１０５が硬化し、半導体素子１０７と第２配線パターン１０４とが突起電極１０９を介して電気的に接続され、第１配線パターン１０２と第２配線パターン１０４とがビア導体１０６により電気的に接続された状態で一体化する。以上の製造方法により、実施の形態３に係る半導体内蔵モジュールを容易に製造することができる。
以上、本発明の実施形態について説明したが、本発明は上記実施形態には限定されない。例えば図９Ａ−Ｃに示すように、６層の配線パターンを備えた６層型多層基板を用い、２段に分かれた層間接続部材１０５のそれぞれに、半導体素子１０７を内蔵することも可能である。これにより、一方の半導体素子１０７を半導体メモリとし、もう一方の半導体素子１０７をＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）とするなどして、異なる種類の半導体素子１０７を内蔵することができる。もちろん同一種類の半導体素子１０７を内蔵することも可能である。なお、上記ＬＳＩとしては、ロジックＬＳＩ等が使用できる。
また、図１０Ａ，Ｂに示すように、配線基板の表面に他の半導体素子１０７をフリップチップ実装やワイヤーボンディング実装することも可能である。
また、図９Ａの変形例である図１１に示すように、内蔵される半導体素子１０７をフリップチップ実装及びワイヤーボンディング実装により実装してもよい。また、図９Ａの変形例である図１２に示すように、空隙部８０１と樹脂系材料８０２とを用いた半導体内蔵モジュールとしてもよい。
また、図１１の変形例である図１３Ａに示すように、一方の半導体素子１０７をフリップチップ実装及びワイヤーボンディング実装により実装し、他方の半導体素子１０７をフリップチップ実装により実装してもよい。また、図１３Ａの変形例である図１３Ｂに示すように、フリップチップ実装により実装された半導体素子１０７が、空隙部８０１に収納されており、この収納された半導体素子１０７の電気接続部が樹脂系材料８０２で封止されている半導体内蔵モジュールとしてもよい。
また、図１４に示すように、半導体素子１０７として、半導体チップ１０７ａと半導体チップ１０７ｂとが積層されたものを用いてもよい。また、図１５に示すように、第１配線パターン１０２と第２電極パッド１１０ｂとがワイヤー５０１により電気的に接続され、半導体素子１０７及びワイヤー５０１が封止樹脂６０１により封止されていてもよい。図１５に示す構成によれば、半導体素子１０７の実装信頼性を長期にわたり確保することができる。
以下、実施例に基づき本発明を詳細に説明する。なお、本発明は以下の実施例には限定されない。
本実施例では、本発明の実施の形態１に係る半導体内蔵モジュールを上述した図３Ａ−Ｅに示す方法により作製した。使用した材料を以下に示す。
第１配線基板１０１及び第２配線基板１０３には、アラミド不織布にエポキシ樹脂を含浸したプリプレグ（新神戸電機社製 ＥＬ−１１４、厚み：１４０μｍ）を用いた。接着剤１０８には、ビスフェノールＦ型液状エポキシ樹脂中に銀フィラーを分散させた接着剤（パナソニックファクトリーソリューションズ社製 ＤＢＣ１２０ＳＬ）を用いた。半導体素子１０７には、シリコンメモリー半導体（１０ｍｍ角、厚み：１００μｍ）を用いた。突起電極１０９は、２５μｍ径の金ワイヤ（三菱マテリアル社製）を用いて形成した。層間接続部材１０５には、球状Ａｌ２Ｏ３（昭和電工社製 ＡＳ−４０、直径：１２μｍ）９０質量％と、液状エポキシ樹脂（日本レック社製 ＥＦ−４５０）９．５質量％と、チタネート系カップリング剤（味の素社製 ４６Ｂ）０．５質量％とを混練し、これを厚み１５０μｍに製膜したものを用いた。ビア導体１０６は、球状銅粒子８５質量％と、ビスフェノールＡ型エポキシ樹脂（油化シェルエポキシ社製 エピコート８２８）３質量％と、グリシジルエステル系エポキシ樹脂（東都化成社製 ＹＤ−１７１）９質量％と、アミンアダクト硬化剤（味の素社製 ＭＹ−２４）３質量％とを混練したペーストから形成した。なお、図３Ｂに示す工程においては、温度１８０℃の条件で３分間加熱することで接着剤１０８を硬化させた。また、図３Ｅに示す工程においては、圧力５ＭＰａ、温度１７０℃の条件で６０分間加熱・加圧して、各層を一体化させた。
上記実施例の半導体内蔵モジュールの実装信頼性評価として、半田リフロー試験及び温度サイクル試験を行った。半田リフロー試験では、最高温度が２６０℃で処理時間が１０秒のベルト式リフロー試験機に上記実施例の半導体内蔵モジュールを１０回通した。また温度サイクル試験では、高温側を１２５℃、低温側を−６０℃に設定し、各温度下に上記実施例の半導体内蔵モジュールを３０分間保持し、これを２００サイクル繰り返した。いずれの試験においても、試験後の実施例の半導体内蔵モジュールにはクラックが発生せず、超音波探傷装置による検査でも特に異常は認められなかった。これにより本発明の半導体内蔵モジュールは、実装信頼性が高いことが分かった。また、層間接続部材１０５に形成したビア導体１０６の接続抵抗も試験前とほとんど差異は見られなかった。
本発明によれば、薄型の半導体素子を用いても、実装信頼性の高い半導体内蔵モジュールを提供することができる。
本発明は、半導体素子を内蔵した半導体内蔵モジュール及びその製造方法に関する。
近年、電子機器の高性能化、小型化の要求に伴い、半導体素子を実装した半導体モジュールの高密度化及び高機能化がいっそう叫ばれている。このような半導体モジュールの一般的な製造方法においては、半導体素子をモールドしたパッケージを支持基板に半田により実装する方法や、半導体素子（ベアチップ）を支持基板上に固定してワイヤーにより電気接続するワイヤーボンディング実装、あるいは半導体素子（ベアチップ）に突起電極を設け直接支持基板上に実装するフリップチップ実装などの方法がとられている。
しかし、さらなる高密度化を実現するために複数の配線基板上に半導体素子を上記のワイヤーボンディング実装やフリップチップ実装により実装したのち、これらの配線基板を多段に積層した多段型の半導体モジュールが、例えば特許文献１に提案されている。
また、多層配線基板の絶縁層内部に半導体素子を埋め込んだ埋設型の半導体モジュールも、例えば特許文献２及び特許文献３に提案されている。
更に、特許文献４には、半導体素子をフェースアップさせた状態で絶縁層に内蔵し、その後に半導体素子と配線基板とを電気接続する方法が提案されている。また、特許文献５には、特許文献４に記載された方法で得られた半導体モジュールを多段積層した多段型の半導体モジュールの製造方法が提案されている。
特開２００１−３５９９７号公報 特開平１１−４５９５５号公報 特開２００３−１７４１４１号公報 特開２００３−１８８３１４号公報 特開２００３−２１８３１９号公報
上記従来の技術を用いれば、半導体素子と配線基板とを電気的に接続することができる。しかし、将来的にはパーソナルコンピュータのモバイル化や、携帯電話に代表される情報端末など、益々小型、薄型の機器が望まれている。その代表的なものとしてカードサイズの情報端末が挙げられる。このカードサイズの情報端末は、カードサイズの無線機器や、携帯電話、個人識別・認証カードなどへの用途展開が考えられる。そのような将来的な要求に適用するためには、半導体モジュールのさらなる小型化・薄型化が必要とされる。
半導体モジュールの小型化・薄型化を図るために、半導体素子の回路面側の反対側（以後、裏面側と記述する。）を研磨した薄型の半導体素子（例えば厚さが１００μｍ以下）を用いると、フリップチップ実装する際の半導体素子の運搬工程や半導体素子と配線基板との位置あわせ工程、あるいは半導体素子と配線基板との接続工程などの作業時に半導体素子の割れなどが多く発生し、取り扱い性が悪化する可能性がある。このように、薄型の半導体素子（特にシリコン半導体）は機械的強度が弱いため、半導体素子の運搬作業時や接続時に半導体素子が破壊される場合がある。
本発明は上記のような問題点を解消するためになされたものであり、その主な目的は、薄型の半導体素子を配線基板に実装する工程において、半導体素子の割れや破損等による歩留まり低下を抑制できる半導体内蔵モジュール及びその製造方法を提供することにある。
本発明の半導体内蔵モジュールは、第１配線基板と、第２配線基板と、前記第１配線基板と前記第２配線基板との間に配置された、電気絶縁性を有する層間接続部材と、前記層間接続部材に内蔵された半導体素子とを含む半導体内蔵モジュールであって、
前記第１配線基板は、その両主面に形成された第１配線パターンを含み、
前記第２配線基板は、その両主面に形成された第２配線パターンを含み、
前記第１配線パターンと前記第２配線パターンとは、前記層間接続部材を貫通するビア導体により電気的に接続されており、
前記半導体素子は、その裏面側が前記第１配線基板に接着剤を介してダイボンディングされており、かつ、その回路面上の第１電極パッドと前記第２配線パターンとが突起電極を介して電気的に接続されていることを特徴とする。
本発明の半導体内蔵モジュールの製造方法は、半導体素子を内蔵した半導体内蔵モジュールの製造方法であって、
ａ）第１配線基板の所望の位置に前記半導体素子の裏面側を、接着剤を介してダイボンディングする工程と、
ｂ）第２配線基板に形成された第２配線パターンと電気的に接続するための突起電極を、前記半導体素子の回路面上の第１電極パッドに形成する工程と、
ｃ）未硬化状態の層間接続部材に貫通孔を形成し、前記貫通孔内に導電性ペーストを充填する工程と、
ｄ）前記第２配線パターンに前記半導体素子がフリップチップ実装され、かつ前記第１配線基板に形成された第１配線パターンと前記第２配線パターンとの間に前記貫通孔が配置されるように、前記第１配線基板、前記層間接続部材及び前記第２配線基板を位置合わせして積層する工程と、
ｅ）積層された前記第１配線基板、前記層間接続部材及び前記第２配線基板を加熱・加圧することで、前記半導体素子を前記層間接続部材に内蔵し、前記第１配線基板と前記層間接続部材と前記第２配線基板とを硬化させて一体化し、前記貫通孔内に形成されたビア導体により前記第１配線パターンと前記第２配線パターンとを電気的に接続する工程とを含むことを特徴とする。
本発明によれば、薄型の半導体素子を用いても、実装信頼性の高い半導体内蔵モジュールを提供することができる。
本発明の半導体内蔵モジュールは、第１配線基板と、第２配線基板と、前記第１配線基板と前記第２配線基板との間に配置された、電気絶縁性を有する層間接続部材と、前記層間接続部材に内蔵された半導体素子とを含む。第１配線基板は、例えば絶縁基材と、この絶縁基材の両主面に形成された第１配線パターンとから構成されている。第２配線基板も同様に、例えば絶縁基材と、この絶縁基材の両主面に形成された第２配線パターンとから構成されている。
そして、本発明の半導体内蔵モジュールでは、前記第１配線パターンと前記第２配線パターンとが、前記層間接続部材を貫通するビア導体により電気的に接続されており、前記半導体素子の裏面側が前記第１配線基板に接着剤を介してダイボンディングされており、かつ、前記半導体素子の回路面上の第１電極パッドと前記第２配線パターンとが突起電極を介して電気的に接続されている。なお、上記構成において半導体素子は、第１配線基板の絶縁基材上にダイボンディングされていてもよいし、第１配線基板の第１配線パターン上にダイボンディングされていてもよい。また、半導体素子は、単独の半導体チップからなるものであってもよいし、複数の半導体チップが積層されて形成されていてもよい。
本発明の半導体内蔵モジュールによれば、その製造工程において、支持材料となる第１配線基板に半導体素子をダイボンディングした後、この半導体素子を第２配線パターン上にフリップチップ実装できるので、薄型の半導体素子を使用しても、その運搬・搬送工程や突起電極の形成工程、あるいは、その内蔵工程において、半導体素子の割れや破損を防止することができる。
また、本発明の半導体内蔵モジュールにおいては、前記半導体素子が、前記層間接続部材に設けられた空隙部に収納されていてもよい。後述する半導体素子の内蔵工程において、層間接続部材が流動することに起因するビア導体の変形を防止することができるため、ビア導体の接続信頼性を向上させることができるからである。なお、空隙部の大きさは、収納する半導体素子の大きさに応じて適宜設定すればよく、例えば半導体素子と空隙部の内壁との間隙が３０μｍ〜２００μｍの範囲であればよい。
また、本発明の半導体内蔵モジュールにおいては、前記第１配線パターンと前記半導体素子の回路面上の第２電極パッドとが、電気的に接続されていてもよい。半導体素子の接続箇所を第１配線パターンと第２配線パターンに振り分けることで、第２配線基板上のランド数と第２配線パターンの引き回し距離を減らすことができるため、半導体内蔵モジュールの小型化及び高密度化が容易となるからである。この場合、第１配線パターンと第２電極パッドとが、ワイヤーにより電気的に接続されていてもよい。既存の実装方式であるワイヤーボンディング実装及びフリップチップ実装により半導体素子を実装することができるため、既存の設備を用いて半導体素子の実装を行うことが可能となるからである。
本発明の半導体内蔵モジュールにおいて、第１配線パターンと第２電極パッドとがワイヤーにより電気的に接続されている場合、上記ワイヤー及び上記半導体素子が封止樹脂により封止されていてもよい。半導体素子の実装信頼性を長期にわたり確保することができるからである。なお、上記封止樹脂は半導体素子の封止材料として使用できるものであれば特に限定されず、例えばエポキシ樹脂等の熱硬化性樹脂を主成分とする樹脂組成物を使用することができる。
また、本発明の半導体内蔵モジュールにおいて、第１配線パターンと第２電極パッドとがワイヤーにより電気的に接続されている場合、上記ワイヤー及び上記突起電極が同一の材料から形成されていてもよい。ワイヤーと突起電極とを同一の材料からなるもの、例えば金ワイヤーと金バンプとを用いると、同一装置でこれらを形成することができ、製造工程の煩雑さが低減し低コスト化を図ることができるからである。
本発明の半導体内蔵モジュールにおいては、前記層間接続部材が、無機フィラーと熱硬化性樹脂とを含むことが好ましい。半導体素子から発生する熱を素早く放熱させることができるからである。無機フィラーとしては、Ａｌ2Ｏ3、ＭｇＯ、ＢＮ、ＡｌＮ、ＳｉＯ2等が例示できる。また、熱硬化性樹脂として、エポキシ樹脂、フェノール樹脂又はシアネート樹脂を用いると、耐熱性や電気絶縁性を向上させることができる。なお、熱硬化性樹脂の代わりに熱可塑性樹脂を用いてもよい。
本発明の半導体内蔵モジュールにおいては、前記半導体素子の厚さが１００μｍ以下であることが好ましい。従来の半導体素子の実装方法では、半導体素子の厚みが１００μｍ以下の場合、実装工程中の割れによる破損が多く発生したが、本発明の構成によれば、このような問題は発生し難くなる。即ち、本発明は、厚さが１００μｍ以下の半導体素子を使用することにより、その機能がより効果的に発揮される。更に、厚さが１００μｍ以下の半導体素子を使用すると、半導体内蔵モジュールの薄型化が容易となる。
本発明の半導体内蔵モジュールにおいては、前記接着剤が樹脂と金属フィラーとを含むことが好ましい。熱伝導率が高い金属フィラーを含有した接着剤を用いることで、半導体素子から発生した熱を効率よく第１配線基板へ伝えて放熱することができるからである。
本発明の半導体内蔵モジュールにおいては、前記第１配線基板が、前記半導体素子をダイボンディングする位置の直下に更にサーマルビアを含むことが好ましい。半導体素子から発生した熱を、サーマルビアを介して放熱することができるからである。
また、本発明の半導体内蔵モジュールは、前記第１及び第２配線基板の少なくとも一方を複数含み、かつ前記層間接続部材及び前記半導体素子をそれぞれ複数含み、前記複数の配線基板と前記複数の層間接続部材とが多段に積層され多層化されており、前記複数の層間接続部材のそれぞれに、前記半導体素子が少なくとも１つ内蔵されている半導体内蔵モジュールであってもよい。この構成により、半導体素子の３次元的な配置構成や相互接続を簡便に行うことができ、高密度実装を図ることが可能となる。
本発明の半導体内蔵モジュールの製造方法は
ａ）第１配線基板の所望の位置に半導体素子の裏面側を、接着剤を介してダイボンディングする工程と、
ｂ）第２配線基板に形成された第２配線パターンと電気的に接続するための突起電極を、前記半導体素子の回路面上の第１電極パッドに形成する工程と、
ｃ）未硬化状態の層間接続部材に貫通孔を形成し、前記貫通孔内に導電性ペーストを充填する工程と、
ｄ）前記第２配線パターンに前記半導体素子がフリップチップ実装され、かつ前記第１配線基板に形成された第１配線パターンと前記第２配線パターンとの間に前記貫通孔が配置されるように、前記第１配線基板、前記層間接続部材及び前記第２配線基板を位置合わせして積層する工程と、
ｅ）積層された前記第１配線基板、前記層間接続部材及び前記第２配線基板を加熱・加圧することで、前記半導体素子を前記層間接続部材に内蔵し、前記第１配線基板と前記層間接続部材と前記第２配線基板とを硬化させて一体化し、前記貫通孔内に形成されたビア導体により前記第１配線パターンと前記第２配線パターンとを電気的に接続する工程とを含む。
本発明の製造方法によれば、支持材料となる第１配線基板に半導体素子をダイボンディングした後、この半導体素子を第２配線パターン上にフリップチップ実装できるので、薄型の半導体素子を使用しても、製造工程内における半導体素子の割れや破損を防止することができる。
本発明の製造方法においては、前記ａ）工程を行った後、前記ｄ）工程を行う前に、前記第１配線パターンと前記半導体素子の回路面上の第２電極パッドとをワイヤーにより電気的に接続する工程を更に含んでいてもよい。半導体素子の接続箇所を第１配線パターンと第２配線パターンに振り分けることで、第２配線基板上のランド数と第２配線パターンの引き回し距離を減らすことができるため、半導体内蔵モジュールの小型化及び高密度化が容易となるからである。
本発明の製造方法においては、前記ａ）工程の前に、前記半導体素子の裏面側を研磨する工程を更に含んでいてもよい。実装する半導体素子の厚みを自由に調整することができるため、半導体内蔵モジュールの薄型化を図ることができるからである。
本発明の製造方法では、前記ｃ）工程において、前記層間接続部材に前記半導体素子を収納するための空隙部を設けてもよい。半導体素子を内蔵する際において、層間接続部材が流動することに起因するビア導体の変形を防止することができるため、ビア導体の接続信頼性を向上させることができるからである。
本発明の製造方法では、前記ｄ）工程において、前記半導体素子の電気接続部に樹脂系材料を配置してもよい。上記電気接続部を封止できるため、実装した半導体素子の実装信頼性を長期にわたり確保することができるからである。
本発明の製造方法では、前記ｅ）工程において前記半導体素子を内蔵する際、前記層間接続部材の硬化開始温度以下の温度で加熱してもよい。層間接続部材が硬化する前段階で半導体素子を内蔵することにより、内蔵時の加圧により半導体素子にかかる応力を最小限にすることができるからである。特に、前記半導体素子を前記層間接続部材に埋設する際に有効である。
以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施の形態に限定されない。
（実施の形態１）
図１は、実施の形態１に係る半導体内蔵モジュールの構成を模式的に示す断面図である。図１において、１０１は第１配線基板である。１０２は第１配線基板１０１に形成された第１配線パターンである。１０３は第２配線基板である。１０４は第２配線基板１０３に形成された第２配線パターンである。１０５は第１配線基板１０１と第２配線基板１０３の層間を電気的に絶縁した状態で接着させる層間接続部材である。１０６は第１配線パターン１０２と第２配線パターン１０４との間において必要な箇所を電気的に接続するために設けたビア導体である。１０７は第１配線基板１０１と第２配線基板１０３との間において層間接続部材１０５により封止されている半導体素子である。１０８は第１配線基板１０１に半導体素子１０７をダイボンディングするために塗布した接着剤である。１０９はダイボンディングされた半導体素子１０７に形成された第１電極パッド１１０ａと第２配線パターン１０４とを電気的接続するために設けた突起電極である。即ち、半導体素子１０７は、第２配線パターン１０４上に突起電極１０９を介してフリップチップ実装されている。突起電極１０９は、例えば金等からなる金属バンプから構成される。また、突起電極１０９として、ワイヤーボンディング法で作製した２段突起バンプや金めっきにより形成したバンプ、あるいは印刷により形成したバンプなども利用できる。
実施の形態１に係る半導体内蔵モジュールは、層間接続部材１０５に半導体素子１０７が封止され、かつ、第１配線基板１０１に半導体素子１０７の裏面側が接着剤１０８によりダイボンディングされており、半導体素子１０７と第２配線基板１０３とが電気的に接続されていることに特徴がある。これにより、半導体素子１０７を先に支持材料となる第１配線基板１０１にダイボンディングした後、この半導体素子１０７を第２配線パターン１０４上にフリップチップ実装できるので、薄型の半導体素子１０７を使用しても、その運搬・搬送工程や突起電極の形成工程、あるいは、その内蔵工程での半導体素子１０７の割れや破損を防止することができる。また、半導体素子１０７が第１配線基板１０１に面着していることで両者の間の熱伝導性が向上する。
第１配線基板１０１と、第２配線基板１０３は、本実施の形態では、絶縁基材と、この絶縁基材の両主面に形成された配線パターンとから構成されている。絶縁基材の材質は特に限定されるものではなく、セラミック系材料や有機系材料などの公知の材料が用いられる。例えば、セラミック系材料であれば、アルミナやサファイアなどが使用できる。また、有機系材料であれば樹脂を含有した材料、例えば、無機フィラーと熱硬化性樹脂との混合物で構成されたプリプレグの硬化物などが使用できる。特に、プリプレグの硬化物は、それ自身熱伝導性に優れることから、部品実装時に発生した熱を素早く放熱させることができるため好ましい。また、第１配線基板１０１や第２配線基板１０３として多層配線基板を用いてもよい。その場合、上記多層配線基板の各層がスルーホール導体やインナービアなどで電気的接続されていてもよい。
第１配線パターン１０２と第２配線パターン１０４は、たとえば銅箔をパターニングしたものであり、その厚さは１〜５０μｍ程度のものである。また、これらを必要に応じて表面処理してもよい。上記表面処理としては、粗化処理、黒化処理、ニッケルめっき処理、金めっき処理等が例示できる。
層間接続部材１０５は、本実施の形態では樹脂を含む材料から構成されている。例えば、層間接続部材１０５として、熱硬化性樹脂と無機フィラーとを含むコンポジット材料から形成されたシート状の材料を使用できる。なお、無機フィラーを実質的に用いずに、専ら熱硬化性樹脂のみから層間接続部材１０５を構成することも可能である。熱硬化性樹脂は、絶縁材料としての電気的特性、耐熱性及び機械的強度を有するものであれば特に限定されるものではなく、例えば、エポキシ樹脂などが使用できる。無機フィラーを添加する場合、その無機フィラーとしては、例えば、Ａｌ2Ｏ3、ＭｇＯ、ＢＮ、ＡｌＮ、ＳｉＯ2などが使用できる。無機フィラーを添加することにより、半導体素子１０７から発生する熱を素早く放熱させることができる。また、無機フィラーとしてＢＮを用いた場合は、熱伝導性が高く、熱膨張係数が小さい層間接続部材１０５が得られる。また、無機フィラーとしてＳｉＯ2を用いた場合は、誘電率を低減させることができる上、比重も小さくなるため携帯電話などの高周波用途に有用である。また、無機フィラーとして非晶質ＳｉＯ2を用いた場合は、層間接続部材１０５の熱膨張係数が、シリコン半導体のそれに近くなる。なお、層間接続部材１０５にカップリング剤、分散剤、着色剤、離型剤等を添加することも可能である。
また、層間接続部材１０５を貫通するビア導体１０６は、例えばパンチングにより層間接続部材１０５に貫通孔を形成した後、エポキシ系樹脂材料中に銀フィラーを分散させた導電性ペーストを上記貫通孔に印刷法により充填することで形成することができる。なお、貫通孔の形成は、公知の技術であるドリル、サンドブラスト、炭酸ガスレーザーやＹＡＧレーザー等の照射等の方法を用いてもよい。また、上記貫通孔内にめっきによって導体部を形成することにより、ビア導体１０６を形成してもよい。
半導体素子１０７は、シリコン半導体であるパワー素子やバイポーラ素子、ＭＯＳ（Metal-Oxide-Semiconductor）素子などの他、機械的強度が弱いシリコン−ゲルマニウム半導体素子、ガリウム砒素半導体素子なども利用できる。また、半導体素子１０７と接続する第２配線パターン１０４は、その表面をニッケルや金等でめっき処理すると、半導体素子１０７上の突起電極１０９との電気接続の信頼性が向上する。
図２は、実施の形態１に係る半導体内蔵モジュールを改変した半導体内蔵モジュールの断面図である。図２に示す半導体内蔵モジュールでは、第１配線基板１０１内における半導体素子１０７のダイボンディング面の直下に、半導体素子１０７から発生した熱を放熱するサーマルビア２０１が設けられている。これにより、半導体素子１０７から発生する熱を、より効率よく放熱することができる。サーマルビア２０１としては、金属フィラーと熱硬化性樹脂とを含む導電性ペーストから形成されたビア導体や、貫通孔内がめっきで充填されたビア導体等を用いることができる。
図３Ａ−Ｅは、実施の形態１に係る半導体内蔵モジュールの製造方法を示す工程別断面図である。
まず、図３Ａに示す第１配線基板１０１を用意する。第１配線基板１０１は、その両主面に第１配線パターン１０２が形成されている。そして、第１配線基板１０１上の所望の位置に接着剤１０８を塗布する。接着剤１０８としては、例えば金、銀、銅、銀−パラジウム合金などを熱硬化性樹脂や熱可塑性樹脂に分散させた導電性を有する接着剤が使用できる。また、接着剤１０８はペースト状の材料でも半硬化状態にしたシート状の材料でも良い。
次に、図３Ｂに示すように、半導体素子１０７の回路面４０１が上向きとなるように、第１配線基板１０１に塗布された接着剤１０８上に半導体素子１０７を搭載し、これらを加熱することで接着剤１０８を硬化させ、半導体素子１０７と第１配線基板１０１とを接着する。
続いて、図３Ｃに示すように、半導体素子１０７の回路面４０１に形成された第１電極パッド１１０ａ上に突起電極１０９を形成する。突起電極１０９としては、金バンプ、ワイヤーボンディング法で作製した２段突起バンプ、金めっきにより形成したバンプ、あるいは印刷により形成したバンプなどが利用できる。
次に、図３Ｄに示すように、両主面に第２配線パターン１０４が形成された第２配線基板１０３と、第１配線パターン１０２と第２配線パターン１０４とを接続するためのビア導体１０６を具備した層間接続部材１０５とを準備し、第１配線基板１０１と層間接続部材１０５と第２配線基板１０３とを位置あわせして積層する。
そして、図３Ｅに示すように、第１配線基板１０１と層間接続部材１０５と第２配線基板１０３とを加熱・加圧する。これにより、層間接続部材１０５が硬化し、半導体素子１０７と第２配線パターン１０４とが突起電極１０９を介して電気的に接続され、第１配線パターン１０２と第２配線パターン１０４とがビア導体１０６により電気的に接続された状態で一体化する。以上の製造方法により、実施の形態１に係る半導体内蔵モジュールを容易に製造することができる。なお、ビア導体１０６を具備した層間接続部材１０５と、所望の配線パターンを形成した配線基板とをそれぞれ複数用い、上述したように積層する工程を繰り返し行うことで、更に多層化された半導体内蔵モジュールを製造することができる。
（実施の形態２）
図４は、本発明の実施の形態２に係る半導体内蔵モジュールの断面図である。図４に示す半導体内蔵モジュールでは、半導体素子１０７に設けられた第２電極パッド１１０ｂと第１配線パターン１０２とが、ワイヤー５０１により電気的に接続されている。本構成によれば、半導体素子１０７の接続箇所を第１配線パターン１０２と第２配線パターン１０４に振り分けることで、第２配線基板１０３上のランド数と第２配線パターン１０４の引き回し距離を減らすことができるため、半導体内蔵モジュールの小型化及び高密度化が容易となる。その他の構成は、実施の形態１に係る半導体内蔵モジュール（図１参照）と同様である。
また、本実施の形態において、例えば、突起電極１０９としてワイヤーボンディング法で形成した２段突起バンプを用い、ワイヤー５０１を上記２段突起バンプと同一材料によって形成すると、同一工程での実装が可能となり煩雑な工程が不要となる。
図５Ａ−Ｆは、実施の形態２に係る半導体内蔵モジュールの製造方法を示す工程別断面図である。まず、図５Ａ，Ｂに示す工程により、半導体素子１０７を第１配線基板１０１上の所望の箇所に接着剤１０８を介してダイボンディングする。これらの工程は、図３Ａ，Ｂの工程と同様である。
次に、図５Ｃに示すように、半導体素子１０７に設けられた第１電極パッド１１０ａ上に突起電極１０９を形成する。
続いて、図５Ｄに示すように、半導体素子１０７に設けられた第２電極パッド１１０ｂと第１配線パターン１０２とをワイヤー５０１により電気的に接続する。
次に、図５Ｅに示すように、両主面に第２配線パターン１０４が形成された第２配線基板１０３と、第１配線パターン１０２と第２配線パターン１０４とを接続するためのビア導体１０６を具備した層間接続部材１０５とを準備し、第１配線基板１０１と層間接続部材１０５と第２配線基板１０３とを位置あわせして積層する。
そして、図５Ｆに示すように、第１配線基板１０１と層間接続部材１０５と第２配線基板１０３とを加熱・加圧する。これにより、層間接続部材１０５が硬化し、半導体素子１０７と第２配線パターン１０４とが突起電極１０９を介して電気的に接続され、第１配線パターン１０２と第２配線パターン１０４とがビア導体１０６により電気的に接続された状態で一体化する。以上の製造方法により、実施の形態２に係る半導体内蔵モジュールを容易に製造することができる。
図６Ａ−Ｆは、実施の形態２の半導体内蔵モジュールの別の製造方法を示す工程別断面図である。図６Ａ，Ｂに示す工程により、半導体素子１０７を第１配線基板１０１上の所望の箇所に接着剤１０８を介してダイボンディングする。これらの工程は、図３Ａ，Ｂの工程と同様である。
次に、図６Ｃに示すように、半導体素子１０７に設けられた第２電極パッド１１０ｂと第１配線パターン１０２とをワイヤー５０１により電気的に接続する。
次に、図６Ｄに示すように、半導体素子１０７に設けられた第１電極パッド１１０ａ上に突起電極１０９を形成する。
続いて、図６Ｅに示すように、両主面に第２配線パターン１０４が形成された第２配線基板１０３と、第１配線パターン１０２と第２配線パターン１０４とを接続するためのビア導体１０６を具備した層間接続部材１０５とを準備し、第１配線基板１０１と層間接続部材１０５と第２配線基板１０３とを位置あわせして積層する。
そして、図６Ｆに示すように、第１配線基板１０１と層間接続部材１０５と第２配線基板１０３とを加熱・加圧する。これにより、層間接続部材１０５が硬化し、半導体素子１０７と第２配線パターン１０４とが突起電極１０９を介して電気的に接続され、第１配線パターン１０２と第２配線パターン１０４とがビア導体１０６により電気的に接続された状態で一体化する。以上の製造方法により、実施の形態２に係る半導体内蔵モジュールを容易に製造することができる。
（実施の形態３）
図７は、実施の形態３に係る半導体内蔵モジュールの断面図である。図７に示す半導体内蔵モジュールでは、層間接続部材１０５に半導体素子１０７を収納する空隙部８０１が設けられている。また、第１配線基板１０１に半導体素子１０７の裏面側が接着剤１０８によりダイボンディングされており、半導体素子１０７と第２配線パターン１０４とが突起電極１０９を介して電気的に接続されている。また、突起電極１０９と第２配線基板１０３とが電気的に接続している部分が樹脂系材料８０２によって封止されている。樹脂系材料８０２には、例えば熱硬化性樹脂又は熱可塑性樹脂と無機フィラーとを混練した絶縁性を有する樹脂系材料が使用できる。なお、空隙部８０１は、公知の技術であるドリル、パンチング、サンドブラスト、炭酸ガスレーザーやＹＡＧレーザー等の照射等による穴加工によって形成することが可能である。
本実施の形態によれば、半導体素子１０７が空隙部８０１に収納されているため、半導体素子１０７の内蔵工程において、層間接続部材１０５が流動することに起因するビア導体１０６の変形を防止することができる。これにより、ビア導体１０６の接続信頼性を向上させることができる。また、半導体素子１０７の電気接続部が樹脂系材料８０２によって封止されているため、実装信頼性を向上させることができる。
図８Ａ−Ｅは、実施の形態３に係る半導体内蔵モジュールの製造方法を示す工程別断面図である。図８Ａ，Ｂに示すように、半導体素子１０７を第１配線基板１０１上の所望の箇所に接着剤１０８を介してダイボンディングする。そして、図８Ｃに示すように、半導体素子１０７の第１電極パッド１１０ａ上に突起電極１０９を形成する。これらの工程は、図３Ａ−Ｃの工程と同様である。
つぎに、図８Ｄに示すように、両主面に第２配線パターン１０４が形成された第２配線基板１０３と、第２配線パターン１０４と突起電極１０９とが電気的に接続する部分を封止するための樹脂系材料８０２と、第１配線パターン１０２と第２配線パターン１０４とを接続するためのビア導体１０６を具備し、かつダイボンディングした半導体素子１０７を収納することができる空隙部８０１が形成された層間接続部材１０５とを準備し、第１配線基板１０１と層間接続部材１０５と樹脂系材料８０２と第２配線基板１０３とを位置あわせして積層する。なお、図８Ｄでは、樹脂系材料８０２として半硬化状態のシート状材料を使用しているが、樹脂系材料８０２としてペースト状材料を使用してもよい。
そして、図８Ｅに示すように、第１配線基板１０１と層間接続部材１０５と樹脂系材料８０２と第２配線基板１０３とを加熱・加圧する。これにより、層間接続部材１０５が硬化し、半導体素子１０７と第２配線パターン１０４とが突起電極１０９を介して電気的に接続され、第１配線パターン１０２と第２配線パターン１０４とがビア導体１０６により電気的に接続された状態で一体化する。以上の製造方法により、実施の形態３に係る半導体内蔵モジュールを容易に製造することができる。
以上、本発明の実施形態について説明したが、本発明は上記実施形態には限定されない。例えば図９Ａ−Ｃに示すように、６層の配線パターンを備えた６層型多層基板を用い、２段に分かれた層間接続部材１０５のそれぞれに、半導体素子１０７を内蔵することも可能である。これにより、一方の半導体素子１０７を半導体メモリとし、もう一方の半導体素子１０７をＬＳＩ（Large Scale Integration）とするなどして、異なる種類の半導体素子１０７を内蔵することができる。もちろん同一種類の半導体素子１０７を内蔵することも可能である。なお、上記ＬＳＩとしては、ロジックＬＳＩ等が使用できる。
また、図１０Ａ，Ｂに示すように、配線基板の表面に他の半導体素子１０７をフリップチップ実装やワイヤーボンディング実装することも可能である。
また、図９Ａの変形例である図１１に示すように、内蔵される半導体素子１０７をフリップチップ実装及びワイヤーボンディング実装により実装してもよい。また、図９Ａの変形例である図１２に示すように、空隙部８０１と樹脂系材料８０２とを用いた半導体内蔵モジュールとしてもよい。
また、図１１の変形例である図１３Ａに示すように、一方の半導体素子１０７をフリップチップ実装及びワイヤーボンディング実装により実装し、他方の半導体素子１０７をフリップチップ実装により実装してもよい。また、図１３Ａの変形例である図１３Ｂに示すように、フリップチップ実装により実装された半導体素子１０７が、空隙部８０１に収納されており、この収納された半導体素子１０７の電気接続部が樹脂系材料８０２で封止されている半導体内蔵モジュールとしてもよい。
また、図１４に示すように、半導体素子１０７として、半導体チップ１０７ａと半導体チップ１０７ｂとが積層されたものを用いてもよい。また、図１５に示すように、第１配線パターン１０２と第２電極パッド１１０ｂとがワイヤー５０１により電気的に接続され、半導体素子１０７及びワイヤー５０１が封止樹脂６０１により封止されていてもよい。図１５に示す構成によれば、半導体素子１０７の実装信頼性を長期にわたり確保することができる。
以下、実施例に基づき本発明を詳細に説明する。なお、本発明は以下の実施例には限定されない。
本実施例では、本発明の実施の形態１に係る半導体内蔵モジュールを上述した図３Ａ−Ｅに示す方法により作製した。使用した材料を以下に示す。
第１配線基板１０１及び第２配線基板１０３には、アラミド不織布にエポキシ樹脂を含浸したプリプレグ（新神戸電機社製 ＥＬ−１１４、厚み：１４０μｍ）を用いた。接着剤１０８には、ビスフェノールＦ型液状エポキシ樹脂中に銀フィラーを分散させた接着剤（パナソニックファクトリーソリューションズ社製 ＤＢＣ１２０ＳＬ）を用いた。半導体素子１０７には、シリコンメモリー半導体（１０ｍｍ角、厚み：１００μｍ）を用いた。突起電極１０９は、２５μｍ径の金ワイヤ（三菱マテリアル社製）を用いて形成した。層間接続部材１０５には、球状Ａｌ2Ｏ3（昭和電工社製 ＡＳ−４０、直径：１２μｍ）９０質量％と、液状エポキシ樹脂（日本レック社製 ＥＦ−４５０）９．５質量％と、チタネート系カップリング剤（味の素社製 ４６Ｂ）０．５質量％とを混練し、これを厚み１５０μｍに製膜したものを用いた。ビア導体１０６は、球状銅粒子８５質量％と、ビスフェノールＡ型エポキシ樹脂（油化シェルエポキシ社製 エピコート８２８）３質量％と、グリシジルエステル系エポキシ樹脂（東都化成社製 ＹＤ−１７１）９質量％と、アミンアダクト硬化剤（味の素社製 ＭＹ−２４）３質量％とを混練したペーストから形成した。なお、図３Ｂに示す工程においては、温度１８０℃の条件で３分間加熱することで接着剤１０８を硬化させた。また、図３Ｅに示す工程においては、圧力５ＭＰａ、温度１７０℃の条件で６０分間加熱・加圧して、各層を一体化させた。
上記実施例の半導体内蔵モジュールの実装信頼性評価として、半田リフロー試験及び温度サイクル試験を行った。半田リフロー試験では、最高温度が２６０℃で処理時間が１０秒のベルト式リフロー試験機に上記実施例の半導体内蔵モジュールを１０回通した。また温度サイクル試験では、高温側を１２５℃、低温側を−６０℃に設定し、各温度下に上記実施例の半導体内蔵モジュールを３０分間保持し、これを２００サイクル繰り返した。いずれの試験においても、試験後の実施例の半導体内蔵モジュールにはクラックが発生せず、超音波探傷装置による検査でも特に異常は認められなかった。これにより本発明の半導体内蔵モジュールは、実装信頼性が高いことが分かった。また、層間接続部材１０５に形成したビア導体１０６の接続抵抗も試験前とほとんど差異は見られなかった。
本発明によれば、薄型の半導体素子を用いても、実装信頼性の高い半導体内蔵モジュールを提供することができる。
本発明の実施の形態１に係る半導体内蔵モジュールの断面図である。 本発明の実施の形態１に係る半導体内蔵モジュールを改変した半導体内蔵モジュールの断面図である。 Ａ−Ｅは、本発明の実施の形態１に係る半導体内蔵モジュールの製造方法を示す工程別断面図である。 本発明の実施の形態２に係る半導体内蔵モジュールの断面図である。 Ａ−Ｆは、本発明の実施の形態２に係る半導体内蔵モジュールの製造方法を示す工程別断面図である。 Ａ−Ｆは、本発明の実施の形態２に係る半導体内蔵モジュールの別の製造方法を示す工程別断面図である。 本発明の実施の形態３に係る半導体内蔵モジュールの断面図である。 Ａ−Ｅは、本発明の実施の形態３に係る半導体内蔵モジュールの製造方法を示す工程別断面図である。 Ａ−Ｃは、本発明の一実施形態に係る半導体内蔵モジュールの断面図である。 Ａ，Ｂは、本発明の一実施形態に係る半導体内蔵モジュールの断面図である。 本発明の一実施形態に係る半導体内蔵モジュールの断面図である。 本発明の一実施形態に係る半導体内蔵モジュールの断面図である。 Ａ，Ｂは、本発明の一実施形態に係る半導体内蔵モジュールの断面図である。 本発明の一実施形態に係る半導体内蔵モジュールの断面図である。 本発明の一実施形態に係る半導体内蔵モジュールの断面図である。
符号の説明
１０１ 第１配線基板
１０２ 第１配線パターン
１０３ 第２配線基板
１０４ 第２配線パターン
１０５ 層間接続部材
１０６ ビア導体
１０７ 半導体素子
１０７ａ，１０７ｂ 半導体チップ
１０８ 接着剤
１０９ 突起電極
１１０ａ 第１電極パッド
１１０ｂ 第２電極パッド
２０１ サーマルビア
４０１ 回路面
５０１ ワイヤー
６０１ 封止樹脂
８０１ 空隙部
８０２ 樹脂系材料

Claims (18)

  1. 第１配線基板と、第２配線基板と、前記第１配線基板と前記第２配線基板との間に配置された、電気絶縁性を有する層間接続部材と、前記層間接続部材に内蔵された半導体素子とを含む半導体内蔵モジュールであって、
    前記第１配線基板は、その両主面に形成された第１配線パターンを含み、
    前記第２配線基板は、その両主面に形成された第２配線パターンを含み、
    前記第１配線パターンと前記第２配線パターンとは、前記層間接続部材を貫通するビア導体により電気的に接続されており、
    前記半導体素子は、その裏面側が前記第１配線基板に接着剤を介してダイボンディングされており、かつ、その回路面上の第１電極パッドと前記第２配線パターンとが突起電極を介して電気的に接続されていることを特徴とする半導体内蔵モジュール。
  2. 前記半導体素子は、前記層間接続部材に設けられた空隙部に収納されている請求項１に記載の半導体内蔵モジュール。
  3. 前記半導体素子は、複数の半導体チップが積層されて形成されている請求項１に記載の半導体内蔵モジュール。
  4. 前記第１配線パターンと前記半導体素子の回路面上の第２電極パッドとが、電気的に接続されている請求項１に記載の半導体内蔵モジュール。
  5. 前記第１配線パターンと前記第２電極パッドとは、ワイヤーにより電気的に接続されている請求項４に記載の半導体内蔵モジュール。
  6. 前記第１配線パターンと前記半導体素子の回路面上の第２電極パッドとが、ワイヤーにより電気的に接続されており、
    前記ワイヤー及び前記半導体素子は、封止樹脂により封止されている請求項１に記載の半導体内蔵モジュール。
  7. 前記第１配線パターンと前記半導体素子の回路面上の第２電極パッドとが、ワイヤーにより電気的に接続されており、
    前記ワイヤー及び前記突起電極は、同一の材料からなる請求項１に記載の半導体内蔵モジュール。
  8. 前記層間接続部材は、無機フィラーと熱硬化性樹脂とを含む請求項１に記載の半導体内蔵モジュール。
  9. 前記半導体素子は、厚さが１００μｍ以下である請求項１に記載の半導体内蔵モジュール。
  10. 前記接着剤は、樹脂と金属フィラーとを含む請求項１に記載の半導体内蔵モジュール。
  11. 前記第１配線基板は、前記半導体素子をダイボンディングする位置の直下に、更にサーマルビアを含む請求項１に記載の半導体内蔵モジュール。
  12. 前記半導体内蔵モジュールは、前記第１及び第２配線基板の少なくとも一方を複数含み、かつ前記層間接続部材及び前記半導体素子をそれぞれ複数含み、
    前記複数の配線基板と前記複数の層間接続部材とが多段に積層され多層化されており、
    前記複数の層間接続部材のそれぞれに、前記半導体素子が少なくとも１つ内蔵されている請求項１に記載の半導体内蔵モジュール。
  13. 半導体素子を内蔵した半導体内蔵モジュールの製造方法であって、
    ａ）第１配線基板の所望の位置に前記半導体素子の裏面側を、接着剤を介してダイボンディングする工程と、
    ｂ）第２配線基板に形成された第２配線パターンと電気的に接続するための突起電極を、前記半導体素子の回路面上の第１電極パッドに形成する工程と、
    ｃ）未硬化状態の層間接続部材に貫通孔を形成し、前記貫通孔内に導電性ペーストを充填する工程と、
    ｄ）前記第２配線パターンに前記半導体素子がフリップチップ実装され、かつ前記第１配線基板に形成された第１配線パターンと前記第２配線パターンとの間に前記貫通孔が配置されるように、前記第１配線基板、前記層間接続部材及び前記第２配線基板を位置合わせして積層する工程と、
    ｅ）積層された前記第１配線基板、前記層間接続部材及び前記第２配線基板を加熱・加圧することで、前記半導体素子を前記層間接続部材に内蔵し、前記第１配線基板と前記層間接続部材と前記第２配線基板とを硬化させて一体化し、前記貫通孔内に形成されたビア導体により前記第１配線パターンと前記第２配線パターンとを電気的に接続する工程とを含むことを特徴とする半導体内蔵モジュールの製造方法。
  14. 前記ａ）工程を行った後、前記ｄ）工程を行う前に、前記第１配線パターンと前記半導体素子の回路面上の第２電極パッドとをワイヤーにより電気的に接続する工程を更に含む請求項１３に記載の半導体内蔵モジュールの製造方法。
  15. 前記ａ）工程の前に、前記半導体素子の裏面側を研磨する工程を更に含む請求項１３に記載の半導体内蔵モジュールの製造方法。
  16. 前記ｃ）工程において、前記層間接続部材に前記半導体素子を収納するための空隙部を設ける請求項１３に記載の半導体内蔵モジュールの製造方法。
  17. 前記ｄ）工程において、前記半導体素子の電気接続部に樹脂系材料を配置する請求項１３に記載の半導体内蔵モジュールの製造方法。
  18. 前記ｅ）工程において前記半導体素子を内蔵する際、前記層間接続部材の硬化開始温度以下の温度で加熱する請求項１３に記載の半導体内蔵モジュールの製造方法。
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