KR101877307B1 - 반도체 패키지 기판 및 이를 이용한 반도체 패키지 제조 방법 - Google Patents

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KR101877307B1
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Abstract

반도체 패키지 제조 공정에 사용되는 반도체 패키지의 두께를 증가시켜, 반도체 패키지 제조 공정 중 반도체 칩과 반도체 패키지 기판 사이의 접촉 불량 발생을 방지 및/또는 경감시킬 수 있는 반도체 패키지 기판을 제공하는 것이다. 상기 반도체 패키지 기판은 서로 대향하는 제1 면 및 제2 면을 포함하고, 상기 제1 면에 반도체 칩이 실장되는 제1 배선 기판, 제1 서포트 캐리어, 및 상기 제2 면과 제1 서포트 캐리어를 연결하는 접착막을 포함한다.

Description

반도체 패키지 기판 및 이를 이용한 반도체 패키지 제조 방법{Substrate for semiconductor package and method for fabricating semiconductor package using the same}
본 발명은 반도체 패키지 기판 및 이를 이용한 반도체 패키지 제조 방법에 관한 것이다.
최근 반도체 패키지를 사용하는 제품은 소형화 및 슬림(slim)화가 진행되고 있어, 이런 제품에 사용되는 반도체 패키지 또한 소형화 및 슬림화되고 있다. 반도체 패키지가 얇아짐에 따라, 반도체 패키지에 사용되는 회로 기판도 얇아지고 있고, 이에 따라 반도체 패키지의 휨(warpage)가 발생하고 있다. 이런 반도체 패키지의 휨은 반도체 소자의 특성에 중요한 영향을 미치기 때문에, 반도체 패키지의 휨을 경감 또는 제거하기 위해 다양한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 반도체 패키지 제조 공정에 사용되는 반도체 패키지의 두께를 증가시켜, 반도체 패키지 제조 공정 중 반도체 칩과 반도체 패키지 기판 사이의 접촉 불량 발생을 방지 및/또는 경감시킬 수 있는 반도체 패키지 기판을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 반도체 패키지 기판을 이용하여, 반도체 패키지를 제조하는 반도체 패키지 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지 기판의 일 태양(aspect)은 서로 대향하는 제1 면 및 제2 면을 포함하고, 상기 제1 면에 반도체 칩이 실장되는 제1 배선 기판, 제1 서포트 캐리어, 및 상기 제2 면과 제1 서포트 캐리어를 연결하는 접착막을 포함한다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 서포트 캐리어는 제2 배선 기판이고, 상기 제2 배선 기판은 서로 대향하는 제3 면 및 제4 면을 포함하고, 상기 접착막은 상기 제2 면과 상기 제4 면을 연결한다.
본 발명의 몇몇 실시예에 있어서, 상기 제3 면에 반도체 칩이 실장된다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 면 및 상기 제4 면 중 적어도 한 면에 배치되는 외부 단자를 더 포함한다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 배선 기판의 두께와 상기 제2 배선 기판의 두께는 동일하다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 배선 기판과 상기 제2 배선 기판 사이에 제2 서포트 캐리어를 더 포함한다.
본 발명의 몇몇 실시예에 있어서, 상기 접착막은 상부 접착막과 하부 접착막을 포함하고, 상기 상부 접착막은 상기 제2 면과 상기 제2 서포트 캐리어를 연결하고, 상기 하부 접착막은 상기 제4 면과 상기 제2 서포트 캐리어를 연결한다.
본 발명의 몇몇 실시예에 있어서, 상기 접착막은 분리막을 더 포함하고, 상기 분리막은 상기 접착막을 두 부분으로 나눈다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 배선 기판은 다층 배선 기판이다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지 기판의 다른 태양은 서로 대향하는 제1 면 및 제2 면을 포함하고, 상기 제1 면에 반도체 칩이 실장되는 제1 다층 배선 기판, 서로 대향하는 제3 면 및 제4 면을 포함하고, 상기 제3 면에 반도체 칩이 실장되는 제2 다층 배선 기판, 및 서로 마주보는 상기 제2 면과 상기 제4 면을 연결하는 접착막을 포함한다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 다층 배선 기판은 상기 제2 면에 배치되는 제1 외부 단자를 더 포함하고, 상기 제1 외부 단자는 상기 접착막에 의해 둘러싸인다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 다층 배선 기판은 상기 제4 면에 배치되는 제2 외부 단자를 더 포함하고, 상기 제2 외부 단자는 상기 접착막에 의해 둘러싸인다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 다층 배선 기판의 두께와 상기 제2 다층 배선 기판의 두께는 동일하다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 다층 배선 기판과 상기 제2 다층 배선 기판 사이에 배치되는 서포트 캐리어를 더 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 패키지 제조 방법의 일 태양은 서로 대향하는 제1 면 및 제2 면을 포함하는 제1 배선 기판과, 서로 대향하는 제3 면 및 제4 면을 포함하는 제2 배선 기판과, 상기 제2 면과 상기 제4 면을 연결하는 접착막을 포함하는 반도체 패키지 기판을 제공하고, 상기 제1 면 상에 제1 반도체 칩을 실장하고, 상기 제1 반도체 칩을 실장한 후, 상기 제3 면 상에 제2 반도체 칩을 실장하고, 상기 제1 반도체 칩 및 상기 제2 반도체 칩이 각각 실장된 상기 제1 배선 기판 및 상기 제2 배선 기판을 분리하는 것을 포함한다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 반도체 칩을 실장하는 것과 상기 제2 반도체 칩을 실장하는 것 사이에, 상기 제1 반도체 칩을 감싸는 제1 몰딩재를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 반도체 칩을 실장하는 것과 상기 제1 배선 기판 및 상기 제2 배선 기판을 분리하는 것 사이에, 상기 제2 반도체 칩을 감싸는 제2 몰딩재를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 배선 기판과 상기 제2 배선 기판을 분리한 후, 상기 제2 반도체 칩을 감싸는 제2 상부 몰딩재를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에 있어서, 상기 제2 반도체 칩을 실장하는 것과 상기 제1 배선 기판 및 상기 제2 배선 기판을 분리하는 것 사이에, 상기 제2 반도체 칩과 상기 제3 면 사이를 메우는 제2 하부 몰딩재를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에 있어서, 상기 접착막은 분리막을 더 포함하고, 상기 제1 배선 기판과 상기 제2 배선 기판을 분리하는 것은 상기 분리막을 기준으로 상기 접착막을 제1 영역과 제2 영역으로 나누는 것이다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지 기판을 나타내는 측면도이다.
도 1b는 도 1a의 A부분을 나타내는 확대도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지 기판의 변형예를 나타내는 측면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지 기판을 나타내는 측면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지 기판의 변형예를 나타내는 측면도이다.
도 5은 본 발명의 또 다른 실시예에 따른 반도체 패키지 기판을 나타내는 측면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지 기판의 변형예를 나타내는 측면도이다.
도 7 내지 도 13은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 중간 단계의 측면도이다.
도 14 및 도 15은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 변형예를 설명하기 위한 중간 단계의 측면도이다.
도 16 및 도 17은 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 중간 단계의 측면도이다.
도 18 및 도 19는 본 발명의 또 다른 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 중간 단계의 측면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1a 내지 도 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지 기판에 대해서 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지 기판을 나타내는 측면도이다. 도 1b는 도 1a의 A부분을 나타내는 확대도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 패키지 기판의 변형예를 나타내는 측면도이다.
도 1a 및 도 1b를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지 기판(10)은 제1 배선 기판(100), 제1 서포트 캐리어(110) 및 접착막(120)을 포함한다.
구체적으로, 제1 배선 기판(100)은 서로 대향하는 제1 면(100u)과 제2 면(100b)을 포함한다. 제1 배선 기판(100)에서, 제1 면(100u)은 예를 들어, 반도체 칩이 실장되는 면일 수 있고, 제2 면(100b)은 예를 들어, 외부 전원과 전기적으로 연결되는 외부 단자가 배치되는 면일 수 있다. 제1 배선 기판(100)은 예를 들어, 평면적으로 사각형의 형태를 가질 수 있다.
제1 배선 기판(100)은 반도체 칩을 실장하기 위해 내부에 배선을 포함하는 기판일 수 있고, 예를 들어, 인쇄용 회로 기판(PCB) 또는 세라믹 기판 등일 수 있다. 본 발명의 실시예들에 따른 설명에서, 제1 배선 기판(100)은 인쇄용 회로 기판일 경우 설명하나, 이에 제한되는 것은 아니다. 제1 배선 기판(100)은 예를 들어, 단면 인쇄 회로 기판, 양면 인쇄 회로 기판 또는 다층 인쇄 회로 기판 등일 수 있다. 제1 배선 기판(100)은 예를 들어, 관통 홀(Through Hole) 인쇄 회로 기판 또는 비관통 홀(Non-Through Hole) 인쇄 회로 기판 등일 수 있다. 제1 배선 기판(100)은 예를 들어, 경성(rigid) 인쇄 회로 기판 또는 연성(flexible) 인쇄 회로 기판 등일 수 있다. 제1 배선 기판(100)의 재질은 예를 들어, 종이 페놀(paper phenol), 유리 에폭시(glass epoxy), 폴리아미드(polyamide), 폴리에스터(polyester) 또는 몰드 플라스틱(molded plastic) 등일 수 있으나, 이에 제한되는 것은 아니다. 제1 배선 기판(100)은 예를 들어, 포일 식각 공정(etched foil process) 또는 애딕티브 공정(addictive process) 등에 의해 제조될 수 있다.
제1 배선 기판(100)은 제1 코어 절연막(106), 제1 상부 적층체(102) 및 제1 하부 적층체(104)를 포함할 수 있다. 제1 코어 절연막(106)은 일면에는 제1 상부 적층체(102)가 배치되고, 타면에는 제1 하부 적층체(104)가 배치될 수 있다. 제1 코어 절연막(106)은 예를 들어, 내부에 제1 하부 적층체(104)와 제1 상부 적층체(102)를 전기적으로 연결하는 비아(미도시)를 포함할 수 있다. 제1 코어 절연막(106)은 예를 들어, 에폭시 계열의 수지에 유리 필라(filler), 세라믹 가루 등을 포함하는 물질일 수 있다.
제1 상부 적층체(102)가 제1 코어 절연막(106)과 접하지 않는 면은 예를 들어, 제1 배선 기판의 제1 면(100u)일 수 있다. 제1 하부 적층체(104)가 제1 코어 절연막(106)과 접하지 않는 면은 예를 들어, 제1 배선 기판의 제2 면(100b)일 수 있다. 제1 배선 기판의 제1 면(100u)은 반도체 칩이 실장되는 면일 수 있으므로, 반도체 칩과 전기적으로 연결되는 제1 본딩 핑거(102p)가 제1 면(100u) 상에 배치될 수 있다. 즉, 제1 상부 적층체(102)는 제1 본딩 핑거(102p)를 포함한다. 제1 배선 기판의 제2 면(100b)은 외부 단자가 배치될 수 있으므로, 외부 단자와 전기적으로 연결되는 제1 단자 패드(104p)가 제2 면(100b) 상에 배치될 수 있다. 즉, 제1 하부 적층체(104)는 제1 단자 패드(104p)를 포함한다.
도 1a 및 1b를 참조하여, 제1 상부 적층체(102)는 예를 들어, 복수의 상부 전도성 패턴(103a, 103b, 103c, 103d)과 상부 전도성 패턴 사이에 배치되는 상부 절연막(102a, 102b, 102c, 102d)을 포함할 수 있다. 복수의 상부 전도성 패턴(103a, 103b, 103c, 103d)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au), 니켈(Ni) 또는 구리를 포함하는 물질 등일 수 있다. 복수의 상부 절연막(102a, 102b, 102c, 102d)은 예를 들어, 메쉬 형태의 강화 섬유에 에폭시 수지 또는 아크릴 레이트 등을 함침한 프리프레그(prepreg) 등일 수 있다. 하지만, 제1 본딩 핑거(102p)를 감싸는 부분은 예를 들어, 에폭시 수지 계열의 포토 솔더 리지스트(photo solder resist)일 수 있다. 도 1b와 같이, 본 발명의 실시예들에 따른 반도체 패키지 기판에서, 제1 배선 기판(100)은 다층 배선 인쇄 회로 기판을 이용하여 설명한다. 구체적으로, 제1 상부 적층체(102) 및 제1 하부 적층체(104)는 예를 들어, 동일한 개수의 전도성 패턴을 가질 수 있으나, 이에 제한되는 것은 아니다. 또한, 제1 및 제2 상부 적층체(102, 104)에 포함되는 전도성 패턴의 각각의 두께는 서로 달라도 무방하다.
제1 서포트 캐리어(110)는 예를 들어, 평면적으로 사각형의 형태를 가질 수 있다. 제1 서포트 캐리어(110)는 예를 들어, 제1 배선 기판(100)과 동일한 형태를 가질 수 있으나, 이에 제한되는 것은 아니다. 즉, 제1 서포트 캐리어(110)는 예를 들어, 반도체 패키지 제조 공정 중 반도체 패키지의 휨을 방지하기 위한 역할을 하므로, 제1 서포트 캐리어(110)의 형상은 어떤 형상을 하여도 무방하다. 하지만, 제1 서포트 캐리어(110)는 반도체 패키지의 휨 방지 역할을 하는 것이므로, 제1 서포트 캐리어는 경성(rigid)일 필요가 있다. 또한, 제1 서포트 캐리어(110)는 열의 변화에 따라 수축 또는 팽창이 최소화될 필요가 있으므로, 제1 서포트 캐리어(110)는 예를 들어, 열적 절연체(thermal insulator)일 수 있다.
접착막(120)은 예를 들어, 제1 배선 기판(100)의 제2 면(100b)과 제1 서포트 캐리어(110)를 물리적으로 연결할 수 있다. 즉, 접착막(120)은 반도체 칩이 실장되는 면이 아닌 제2 면(100b)과 제1 서포트 캐리어(110)를 접착시킬 수 있다. 접착막(120)은 예를 들어, 글루(glue)일 수 있으나, 이에 제한되는 것은 아니다.
접착막(120)은 분리막(125)을 더 포함할 수 있다. 분리막(125)은 예를 들어, 특정 화학 물질에 반응을 하는 물질이거나, 특정한 빛에 반응을 하는 물질일 수 있다. 구체적으로, 분리막(125)을 포함하는 접착막(120)을 특정 화학 물질에 노출시키면, 분리막(125)은 특정 화학 물질에 용해될 수 있다. 분리막(125)의 용해로 인하여, 접착막(120)은 두 부분으로 나뉠 수 있다. 또는, 분리막(125)을 포함하는 접착막(120)을 특정한 빛에 노출시키면, 분리막(125)과 접착막(120) 사이의 접착 강도가 약화될 수 있다. 이를 통해, 접착막(120)은 두 부분으로 분리될 수 있다.
분리막(125)은 예를 들어, 접착막(120)의 폭 중심에 위치할 수 있으나, 이에 제한되는 것은 아니다. 즉, 접착막(120)을 두 부분으로 분리시키고 싶은 위치에 분리막(125)은 배치될 수 있고, 분리막(125)을 처리하여 접착막(120)을 두 부분으로 나눌 수 있다. 도 1와 달리, 제1 배선 기판(100)이 외부 단자를 포함하고 있지 않은 경우, 분리막(125)은 제1 배선 기판(100)과 접착막(120)의 경계에 배치될 수 있다. 따라서, 분리막(125)는 접착막(120)을 두 부분으로 구분 지을 수 있고, 반도체 패키지 제조 공정 중에는 접착막을 두 부분으로 분리시키는 역할을 할 수 있다.
이하에서, 반도체 패키지 기판의 휨과 관련될 수 있는 제1 배선 기판(100), 제1 서포트 캐리어(110) 및 접착막(120)의 각각의 두께 및 각각의 열팽창 계수에 관하여 기술한다.
먼저, 제1 배선 기판(100), 제1 서포트 캐리어(110) 및 접착막(120)의 각각의 두께 관계에 관하여 기술한다.
반도체 패키지 제조 공정 중, 반도체 칩과 반도체 패키지 기판의 전기적 접속을 시켜주기 위한 열 공정이 사용된다. 반도체 패키지의 두께가 얇아짐에 따라, 반도체 패키지는 더욱더 열 공정에 의해 영향을 많이 받고, 열 공정의 영향에 의해 반도체 패키지의 휨 현상도 심화된다. 이와 같은 휨 현상을 경감 또는 방지하기 위해, 반도체 패키지 기판의 두께 d는 증가할 필요가 있다. 하지만, 반도체 패키지 기판의 두께 d를 증가시키면, 전체적인 반도체 패키지의 두께가 증가하는 결과를 초래한다. 이를 위해, 반도체 패키지 제조 공정 중에 두꺼운 반도체 패키지 기판을 사용한다. 하지만, 이 후 공정을 통해 반도체 패키지 기판의 두께를 경감시킬 수 있으면, 전체적인 반도체 패키지의 두께는 증가하지 않게 된다.
반도체 패키지 제조 공정 중 반도체 패키지의 휨을 방지하기 위해, 제1 서포트 캐리어(110)는 본 발명의 반도체 패키지 기판(10)의 두께 d를 증가시키는 역할을 한다. 따라서, 제1 배선 기판(100)의 종류에 따라, 제1 서포트 캐리어(110)의 두께 d3는 변할 수 있다. 또한, 제1 배선 기판(100)의 두께 d1에 따라, 제1 서포트 캐리어(110)의 두께 d3는 변할 수 있다.
제1 배선 기판(100)을 이루는 물질이 열 공정에 취약하여 제1 배선 기판(100)의 변형이 클 경우, 제1 배선 기판(100)의 휨을 억제하기 위한 제1 서포트 캐리어(110)의 두께 d3는 증가할 수 있다. 제1 서포트 캐리어(110)의 두께 d3를 증가시켜줌으로써, 제1 서포트 캐리어(110)는 제1 배선 기판(100)의 변형을 잘 흡수하여, 제1 배선 기판(100)의 휨을 경감 또는 방지시킬 수 있기 때문이다. 반대로, 제1 배선 기판(100)을 이루는 물질이 열 공정에 강하여 제1 배선 기판(100)의 변형이 작을 경우, 제1 배선 기판(100)의 휨을 억제하기 위한 제1 서포트 캐리어(110)의 두께 d3는 감소할 수 있다.
반도체 패키지의 슬림화에 따라 제1 배선 기판(100)의 두께 d1가 감소할 경우, 열 공정에 의한 제1 배선 기판(100)의 변형은 커질 수 있다. 이처럼 제1 배선 기판(100)의 두께 d1이 감소하게 되면, 제1 서포트 캐리어(110)의 두께 d3는 증가할 수 있다. 제1 서포트 캐리어(110)의 두께 d3를 증가시켜줌으로써, 제1 서포트 캐리어(110)는 제1 배선 기판(100)의 변형을 잘 흡수하여, 제1 배선 기판(100)의 휨을 경감 또는 방지시킬 수 있기 때문이다. 반대로, 제1 배선 기판(100)의 두께 d1이 증가하게 되면, 제1 서포트 캐리어(110)의 두께 d3는 감소할 수 있다.
상기 기술한 것과 달리, 반도체 패키지 제조 공정 중 반도체 패키지의 휨을 방지하기 위해, 접착막(120) 역시 본 발명의 반도체 패키지 기판(10)의 두께 d를 증가시키는 역할을 할 수 있다. 제1 배선 기판(100)을 이루는 물질이 열 공정에 취약하여 제1 배선 기판(100)의 변형이 크거나, 제1 배선 기판(100)의 두께 d1가 감소할 경우를 가정하자. 이와 같은 경우, 제1 서포트 캐리어(110)의 두께 d3는 고정시키고, 접착막(120)의 두께 d2를 증가시킬 수 있다. 접착막(120)의 두께 d2를 증가시켜줌으로써, 접착막(120)은 제1 배선 기판(100)의 변형을 잘 흡수하여, 제1 배선 기판(100)의 휨을 경감 또는 방지시킬 수 있기 때문이다.
다음으로, 제1 배선 기판(100), 제1 서포트 캐리어(110) 및 접착막(120) 각각의 열팽창 계수(CTE, coefficient of thermal expansion)에 관하여 기술한다. 상기 설명한 것과 같이, 제1 배선 기판(100)은 여러 가지 물질을 포함하고 있다. 다시 말하면, 제1 배선 기판(100)은 서로 다른 열팽창 계수를 갖는 물질들이 포함되어 있다. 이와 같이 서로 다른 열팽창 계수를 갖는 물질들로 이뤄진 제1 배선 기판(100)은 예를 들어, 전체적인 열팽창 계수(GCTE, global coefficient of thermal expansion)로 열팽창 계수를 나타낼 수도 있다. 여기서, "열팽창 계수"는 전체적인 열팽창 계수(GCTE)를 포함하는 의미이다.
반도체 패키지 제조 공정 중 사용되는 열 공정에 의해, 제1 배선 기판(100)뿐만 아니라 제1 서포트 캐리어(110) 및 접착막(120)도 예를 들어, 휨(warpage)과 같은 변형이 발생할 수 있다. 제1 배선 기판(100), 제1 서포트 캐리어(110) 및 접착막(120) 각각의 열팽창 계수가 다르게 되면, 제1 배선 기판(100), 제1 서포트 캐리어(110) 및 접착막(120) 각각의 변형 정도가 달라질 수 있다. 이와 같은 경우, 반도체 패키지 기판(10)은 예기치 못한 변형이 발생할 수 있고, 이를 통해 제1 배선 기판(100)의 휨이 증가할 수 있다. 따라서, 제1 배선 기판(100)의 열팽창 계수와, 제1 서포트 캐리어(110)의 열팽창 계수와, 접착막(120)의 열팽창 계수는 실질적으로 동일하거나 일정 범위의 차이를 가질 수 있다. 하지만, 제1 배선 기판(100)의 열팽창 계수와, 제1 서포트 캐리어(110)의 열팽창 계수와, 접착막(120)의 열팽창 계수가 서로 상이하여도, 각각의 열팽창 계수를 조절하여, 반도체 패키지 기판(10)에 포함되는 제1 배선 기판(100)의 휨을 방지 또는 경감시킬 수 있음은 물론이다.
도 2를 통하여, 본 발명의 일 실시예에 따른 반도체 패키지 기판에 대한 변형예를 설명한다. 본 변형예는 제1 외부 단자를 제외하고는 전술한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 2를 참조하여, 반도체 패키지 기판(12)는 제1 배선 기판(100), 제1 서포트 캐리어(110) 및 접착막(120)을 포함한다. 제1 배선 기판(100)은 제2 면(100b) 상에 배치되는 제1 외부 단자(108)를 더 포함한다.
제2 면(100b)에 배치되는 제1 외부 단자(108)는 예를 들어, 제조되는 반도체 패키지를 외부 장치에 전기적으로 연결할 수 있다. 제1 외부 단자(108)는 제1 단자 패드(104p) 상에 배치될 수 있다. 제1 외부 단자(108)는 예를 들어, 솔더 볼(solder ball)일 수 있고, 열 공정에 의해 제1 단자 패드(104p)에 웨팅(wetting)될 수 있다.
제1 배선 기판(100)과 제1 서포트 캐리어(110)가 접착막(120)에 의해 연결되기 전에, 제1 외부 단자(108)는 제1 단자 패드(104p) 상에 배치된다. 따라서, 접착막(120)은 제1 외부 단자(108)를 감쌀 수 있다. 다시 말하면, 반도체 패키지 기판(12)에서, 제1 외부 단자(108)는 접착막(120) 내부에 배치될 수 있다.
도 3 및 도 4를 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지 기판에 대해서 설명한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지 기판을 나타내는 측면도이다. 도 4는 본 발명의 다른 실시예에 따른 반도체 패키지 기판의 변형예를 나타내는 측면도이다.
도 3을 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지 기판(20)은 제1 배선 기판(100), 제2 배선 기판(130) 및 접착막(120)을 포함한다. 제1 서포트 캐리어(110)가 제2 배선 기판(130)으로 바뀐 것이 도 1a의 반도체 패키지 기판(10)과 도 3의 반도체 패키지 기판(20)의 차이점이 될 수 있다.
구체적으로, 제1 배선 기판(100)은 서로 대향하는 제1 면(100u)과 제2 면을 포함한다. 제1 배선 기판(100)에서, 제1 면(100u)은 예를 들어, 반도체 칩이 실장되는 면일 수 있다. 제2 배선 기판(130)은 서로 대향하는 제3 면(130u)과 제4 면(130b)을 포함한다. 제2 배선 기판(130)에서, 제3 면(130u)은 예를 들어, 반도체 칩이 실장되는 면일 수 있고, 제4 면(130b)은 외부 전원과 전기적으로 연결되는 외부 단자가 배치되는 면일 수 있다. 접착막(120)은 예를 들어, 서로 마주보는 제1 배선 기판(100)의 제2 면(100b)과 제2 배선 기판(130)의 제4 면(130b)을 연결할 수 있다. 즉, 접착막(120)은 제2 면(100b)과 제4 면(130b)을 물리적으로 연결할 수 있다.
제2 배선 기판(130)은 예를 들어, 제1 배선 기판(100)과 평면적으로 동일한 형태를 가질 수 있고, 구체적으로 제2 배선 기판(130)의 폭은 제1 배선 기판(100)의 폭과 동일 할 수 있으나, 이에 제한되는 것은 아니다.
제1 배선 기판(100)의 제1 면(100u)에 제1 본딩 핑거(102p)가 배치되고, 제2 면(100b)에 제1 단자 패드(104p)가 배치될 수 있다. 제2 배선 기판(130)의 제3 면(130u)에 제2 본딩 핑거(132p)가 배치되고, 제4 면(130b)에 제2 단자 패드(134p)가 배치될 수 있다. 접착막(120)에 의해, 제1 본딩 핑거(102p)와 제2 본딩 핑거(132p)는 외부에 노출되지 않는다. 또한, 제1 본딩 핑거(102p)과 제2 본딩 핑거(132p)는 접착막(120)을 사이에 두고 마주볼 수 있으나, 이에 제한되는 것은 아니다.
제1 배선 기판(100)은 제1 상부 적층체(102), 제1 코어 절연막(106) 및 제1 하부 적층체(104)를 포함한다. 제2 배선 기판(130)은 제2 상부 적층체(132), 제2 코어 절연막(136) 및 제2 하부 적층체(134)를 포함한다. 제1 배선 기판(100) 및 제2 배선 기판(130)은 예를 들어, 다층 배선 인쇄 회로 기판일 수 있으나, 이에 제한되는 것은 아니다. 즉, 제1 배선 기판(100) 및 제2 배선 기판(130) 중 하나만이 다층 배선 인쇄 회로 기판일 수도 있고, 제1 배선 기판(100) 및 제2 배선 기판(130) 모두 단층 인쇄 회로 기판일 수 있다.
도 3을 참조하여, 제1 배선 기판(100)의 두께 d1은 제2 배선 기판(130)의 두께 d4와 실질적으로 동일할 수 있다. 즉, 반도체 패키지 기판(20)은 예를 들어, 동일한 반도체 패키지를 제조하기 위한 2개의 배선 기판이 접착막(120)에 의해서 접합되어 있는 것일 수 있다. 여기서, "동일한 두께"의 의미는 비교되는 2개 이상의 두께가 완전히 동일한 것뿐만 아니라, 공정 과정상의 미진 등으로 인해 발생할 수 있는 두께의 차이를 포함하는 의미이다. 또한, "동일한 반도체 패키지"의 의미는 비교되는 2개 이상의 형태 및 기능이 완전히 동일한 것뿐만 아니라, 공정 과정상의 마진 등으로 인해 발생할 수 있는 반도체 패키지의 형태의 차이를 포함하는 의미이다.
제1 배선 기판(100)의 두께 d1과 제2 배선 기판(130)의 두께 d2는 서로 다른 다를 수 있다. 제1 배선 기판(100)의 두께 d1이 감소하여, 제1 배선 기판(100)의 휨이 심화될 경우, 제2 배선 기판(130)의 두께 d4를 증가시켜, 제1 배선 기판(100)의 휨을 경감 또는 방지시킬 수 있다. 반대로, 제1 배선 기판(100)의 두께 d1이 증가하여, 제1 배선 기판(100)의 휨이 줄어들 경우, 제1 배선 기판(100)의 휨은 제2 배선 기판(130)의 두께 d4에 덜 민감하게 반응할 수 있다.
또한, 제1 배선 기판(100)의 두께 d1 및 제2 배선 기판(130)의 두께 d4가 아닌 접착막(120)의 두께 d2를 이용하여, 반도체 패키지 제조 공정 중 제1 배선 기판(100) 및 제2 배선 기판(130)의 휨을 경감 또는 방지할 수 있음은 물론이다.
제1 배선 기판(100)의 열팽창 계수와, 제2 배선 기판(130)의 열팽창 계수와 접착막(120)의 열팽창 계수는 실질적으로 동일할 수 있다. 하지만, 하지만, 제1 배선 기판(100)의 열팽창 계수와, 제2 배선 기판(130)의 열팽창 계수와, 접착막(120)의 열팽창 계수가 조절하여, 반도체 패키지 기판(20)에 포함되는 제1 배선 기판(100)의 휨을 방지 또는 경감시킬 수 있음은 물론이다.
또한, 제1 배선 기판(100)의 두께 d1과 제2 배선 기판(130)의 두께 d4가 서로 동일하여도, 제1 배선 기판(100)의 열팽창 계수와 제2 배선 기판(130)의 열팽창 계수는 서로 다를 수 있다. 제1 배선 기판(100)에 포함되는 도전성 패턴의 두께 및 제1 배선 기판(100)에 포함되는 도전성 패턴의 두께가 서로 다를 경우, 제1 배선 기판(100)의 열팽창 계수와 제2 배선 기판(130)의 열팽창 계수는 달라질 수 있기 때문이다. 이와 같은 경우, 제1 배선 기판(100)의 열팽창 계수와 제2 배선 기판(130)의 열팽창 계수를 실질적으로 동일하게 만들어주기 위해, 제1 배선 기판(100)의 두께 d1과 제2 배선 기판(130)의 두께 d4를 다르게 할 수도 있다.
도 4를 통하여, 본 발명의 다른 실시예에 따른 반도체 패키지 기판에 대한 변형예를 설명한다.
도 4를 참조하여, 반도체 패키지 기판(22)는 제1 배선 기판(100), 제2 배선 기판(130) 및 접착막(120)을 포함한다. 제1 배선 기판(100)은 제2 면(100b) 상에 배치되는 제1 외부 단자(108)를 더 포함할 수 있다. 제2 배선 기판(130)은 제4 면(130b) 상에 배치되는 제2 외부 단자(138)를 더 포함할 수 있다. 본 발명의 실시예에 따른 반도체 패키지 기판(22)은 제1 외부 단자(108) 및 제2 외부 단자(138)를 포함하지만, 이에 제한되는 것은 아니다. 다시 말하면, 제1 배선 기판(100)의 제2 면(100b) 및 제2 배선 기판(130)의 제4 면(130b) 중 적어도 한 면에 제1 외부 단자(108) 또는 제2 외부 단자(138)가 배치될 수 있다.
제1 외부 단자(108)는 제1 단자 패드(104p) 상에 배치될 수 있고, 제2 외부 단자(138)는 제2 단자 패드(134p) 상에 배치될 수 있다. 제1 외부 단자(108) 및 제2 외부 단자(138)는 접착막(120)을 사이에 두고 서로 마주보며 배치될 수 있으나, 이에 제한되는 것은 아니다.
제1 배선 기판(100) 및 제2 배선 기판(130)이 접착막(120)에 의해 연결되기 전에, 제1 외부 단자(108) 및 제2 외부 단자(138)는 제2 면(100b) 및 제4 면(130b) 상에 각각 배치된다. 따라서, 제1 외부 단자(108) 및 제2 외부 단자(138)는 접착막(120) 내에 배치될 수 있고, 접착막(120)에 의해 둘러싸일 수 있다. 접착막(120)의 두께는 제1 외부 단자(108) 및 제2 외부 단자(138) 높이의 합보다 큰 것으로 도시되었으나, 이에 제한되는 것은 아니다. 즉, 제1 외부 단자(108) 및 제2 외부 단자(138)가 지그-재그(zig-zag)로 배치될 경우, 접착막(120)의 두께 d2는 제1 외부 단자(108) 및 제2 외부 단자(138) 높이 중 큰 값과 같거나 클 수 있다.
도 5 및 도 6를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지 기판에 대해서 설명한다.
도 5은 본 발명의 또 다른 실시예에 따른 반도체 패키지 기판을 나타내는 측면도이다. 도 6은 본 발명의 다른 실시예에 따른 반도체 패키지 기판의 변형예를 나타내는 측면도이다.
도 5를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지 기판(20)은 제1 배선 기판(100), 제2 배선 기판(130), 제2 서포트 캐리어(140) 및 접착막(120)을 포함한다. 제2 서포트 캐리어(140)는 제1 배선 기판(100)과 제2 배선 기판(130) 사이에 배치될 수 있다. 제2 서포트 캐리어(140)를 더 포함하는 것이 도 3의 반도체 패키지 기판(20)과 도 5의 반도체 패키지 기판(30)의 차이점이 될 수 있다.
접착막(120)은 상부 접착막(122) 및 하부 접착막(124)을 포함할 수 있다. 상부 접착막(122)은 제2 서포트 캐리어(140)의 일면과 제1 배선 기판(100)의 제2 면(100b)을 연결한다. 하부 접착막(124)은 제2 서포트 캐리어(140)의 타면과 제2 배선 기판(130)의 제4 면(130b)을 연결한다. 본 발명의 반도체 패키지 기판(30)은 제2 배선 기판(130), 하부 접착막(124), 제2 서포트 캐리어(140), 상부 접착막(122) 및 제1 배선 기판(100)이 순차적으로 적층된 형태일 수 있다. 도 5에는 도시되지 않았지만, 상부 접착막(122) 및 하부 접착막(124)은 각각 분리막을 더 포함할 수 있다.
제2 서포트 캐리어(140)는 예를 들어, 서로 대향하는 제1 배선 기판(100)의 제2 면(100b)과 제2 배선 기판(130)의 제4 면(130b) 사이에 배치될 수 있다. 제2 서포트 캐리어(140)는 예를 들어, 평면적으로 제1 배선 기판(100) 및/또는 제2 배선 기판(130)과 동일한 형태를 가질 수 있다. 도 5에서, 제2 서포트 캐리어(140)는 접착막(120)을 두 부분으로 나누는 것으로 도시되었으나, 제2 서포트 캐리어(140)가 접착막(120)에 의해 둘러싸일 수 있음은 물론이다. 제2 서포트 캐리어(140)는 반도체 패키지 제조 공정 중 반도체 패키지의 휨 방지 역할을 하므로, 경성(rigid)일 필요가 있다. 또한, 제2 서포트 캐리어(140)는 열의 변화에 따라 수축 또는 팽창 등의 변형이 최소화될 필요가 있으므로, 제2 서포트 캐리어(140)는 예를 들어, 열적 절연체(thermal insulator)일 수 있다.
제2 서포트 캐리어(140)의 두께 d5는 제1 배선 기판(100) 및 제2 배선 기판(130)의 두께에 따라 달라질 수 있다. 예를 들어, 제1 배선 기판(100)과 제2 배선 기판(130)의 두께가 매우 얇고, 접착막(120)의 두께를 증가시켜도 제1 배선 기판(100) 및 제2 배선 기판(130)의 휨이 심화될 경우를 가정하자. 열적인 절연체인 제2 서포트 캐리어(140)는 제1 배선 기판(100)과 제2 배선 기판(130) 사이에 배치되어, 반도체 패키지 제조 공정 중 제1 배선 기판(100) 및 제2 배선 기판(130)의 휨을 경감 또는 방지할 수 있다. 제1 배선 기판(100) 및 제2 배선 기판(130)의 두께에 따라, 제2 서포트 캐리어(140)의 두께 d5는 변할 수 있다. 또한, 제1 배선 기판(100) 및 제2 배선 기판(130) 각각의 두께를 고려하여, 제2 서포트 캐리어(140)가 제1 배선 기판(100) 및 제2 배선 기판(130) 사이에서 배치되는 위치를 조절할 수 있다.
도 6을 통하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지 기판에 대한 변형예를 설명한다.
도 6을 참조하여, 반도체 패키지 기판(32)는 제1 배선 기판(100), 제2 배선 기판(130), 접착막(120) 및 제2 서포트 캐리어(140)를 포함한다. 접착막(120)은 상부 접착막(122) 및 하부 접착막(124)을 포함한다. 제1 배선 기판(100) 및 제2 배선 기판(130)은 각각 제1 외부 단자(108) 및 제2 외부 단자(138)를 더 포함한다. 도 6과 달리, 제1 배선 기판(100)의 제2 면(100b) 및 제2 배선 기판(130)의 제4 면(130b) 중 적어도 한 면에 제1 외부 단자(108) 또는 제2 외부 단자(138)가 배치될 수 있다.
제1 단자 패드(104p) 상에 배치되는 제1 외부 단자(108)는 상부 접착막(122) 내에 배치될 수 있고, 상부 접착막(122)에 의해 둘러싸일 수 있다. 제2 단자 패드(134p) 상에 배치되는 제2 외부 단자(138)는 하부 접착막(124) 내에 배치될 수 있고, 하부 접착막(124)에 의해 둘러싸일 수 있다.
도 7 내지 도 13을 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법에 대해서 설명한다. 이하의 실시예에서 도 4를 통하여 설명된 반도체 패키지 기판(22)를 사용하여, 반도체 패키지를 제조하는 방법에 대해서 설명하도록 한다.
도 7 내지 도 13은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 중간 단계의 측면도이다.
도 7을 참조하여, 반도체 패키지 기판(22) 상에 제1 하부 반도체 칩(200)을 실장할 수 있다. 반도체 패키지 기판(22)는 제1 배선 기판(100), 제2 배선 기판(130) 및 접착막(120)을 포함한다. 제1 배선 기판(100) 및 제2 배선 기판(130)은 각각 제1 외부 단자(108) 및 제2 외부 단자(138)를 더 포함한다. 제1 배선 기판(100)은 서로 대향하는 제1 면(100u) 및 제2 면(100b)을 포함하고, 제2 배선 기판(130)은 서로 대향하는 제3 면(130u) 및 제4 면(130b)을 포함한다. 제1 외부 단자(108) 및 제2 외부 단자(138)는 각각 제2 면(100b) 및 제4 면(130b) 상에 배치되고, 접착막(120)에 의해 둘러싸야 있을 수 있다. 접착막(120)은 접착막(120)을 두 부분으로 구분 짓는 분리막(125)을 더 포함한다.
구체적으로, 제1 하부 반도체 칩(200)은 제1 배선 기판(100)의 제1 면(100u) 상에 실장될 수 있다. 제1 하부 반도체 칩(200)은 제1 하부 솔더볼(202)에 의해 제1 배선 기판(100)과 전기적으로 연결될 수 있다. 구체적으로, 제1 하부 솔더볼(202)을 포함하는 제1 하부 반도체 칩(200)은 제1 면(100u) 상에 배치될 수 있다. 즉, 제1 하부 솔더볼(202)은 제1 면(100u) 상의 제1 본딩 핑거(102p) 상에 배치될 수 있다. 제1 하부 반도체 칩(200)이 배치된 반도체 패키지 기판(22)을 열처리할 수 있다. 열처리 공정에 의해, 제1 하부 솔더볼(202)은 예를 들어, 리플로우(reflow)되어 제1 본딩 핑거(102p)에 웨팅(wetting)될 수 있다. 제1 하부 솔더볼(202)과 제1 본딩 핑거(102p)의 웨팅에 의해, 제1 배선 기판(100)과 제1 하부 반도체 칩(200)은 전기적으로 연결될 수 있다.
제1 하부 반도체 칩(200)은 예를 들어, 메모리 칩 또는 로직 칩 등일 수 있다. 제1 하부 반도체 칩(200)이 로직 칩일 경우, 수행되는 연산 등을 고려하여 다양하게 설계될 수 있다. 제1 하부 반도체 칩(200)이 메모리 칩을 경우, 메모리 칩은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 구체적으로, 메모리 칩(100)은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩(100)은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다. 한편, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 메모리 칩(100)은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다. 제1 하부 반도체 칩(200)은 예를 들어, 플립칩(flip chip)의 형태를 할 수 있고, 제1 하부 솔더볼(202)은 반도체 소자 회로가 형성된 면에 형성될 수 있다. 또는, 제1 하부 솔더볼(202)은 제1 하부 반도체 칩(200)을 관통하는 실리콘 관통 전극(TSV, Through Hole Via)과 연결될 수 있다. 도 7의 도시된 것과 달리, 제1 하부 반도체 칩(200)은 제1 배선 기판(100)과 와이어에 의해 연결될 수도 있다. 본 발명의 실시예에 따른 설명에서는, 제1 하부 반도체 칩(200)은 제1 배선 기판(100)과 솔더볼에 의해 전기적으로 연결되는 경우를 설명한다.
도 8을 참조하여, 제1 하부 반도체 칩(200)과 제1 면(100u) 사이를 메우는 제1 하부 몰딩재(212)를 형성할 수 있다. 구체적으로, 제1 하부 반도체 칩(200)의 일측에 디스펜서(300)를 배치하고, 디스펜서(300)로부터 제1 하부 반도체 칩(200)과 제1 면(100u) 사이에 언더필재를 주입할 수 있다. 주입된 언더 필재는 제1 하부 반도체 칩(200)과 제1 배선 기판(100) 사이의 공간을 메워 제1 하부 몰딩재(212)를 형성할 수 있다. 제1 하부 몰딩재(212)는 제1 하부 솔더볼(202)를 완전히 감쌀 수 있으나, 이에 제한되는 것은 아니다. 제1 하부 몰딩재(212)는 예를 들어, 에폭시 수지를 포함할 수 있다.
제1 하부 반도체 칩(200)과 제1 면(100u) 사이의 공간을 메우는 제1 하부 몰딩재(212)의 형상은 제1 하부 반도체 칩(200)과 제1 면(100u) 사이에 국한되어 형성되는 것으로 도시되었다. 그러나, 도 8에서의 제1 하부 몰딩재(212)의 형상은 본 발명의 실시예를 설명하기 위한 것일 뿐, 이에 제한되는 것은 아니다. 따라서, 제1 하부 몰딩재(212)는 제1 하부 반도체 칩(200)의 측면 일부를 감쌀 수 있다. 또는, 제1 하부 몰딩재(212)는 제1 하부 반도체 칩(200)의 측면을 전부 감싸고, 일부는 제1 하부 솔더볼(202)이 배치된 면과 대향된 면의 일부를 덮을 수도 있다.
반도체 패키지 제조 공정 중 제1 배선 기판(100)의 휨으로 인한 제1 하부 솔더볼(202)과 제1 본딩 핑거(102p) 사이의 비-웨팅(non-wetting) 문제는 예를 들어, 제1 하부 몰딩재(212)를 형성한 후에는 잘 발생되지 않을 수 있다.
도 9a 및 도 9b를 참조하여, 제1 하부 반도체 칩(200)을 감싸는 제1 상부 몰딩재(210)를 형성할 수 있다. 제1 상부 몰딩재(210)는 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound)일 수 있다. 제1 상부 몰딩재(210)는 예를 들어, 몰디드 언더 필(MUF, Molded Underfill) 방법으로 형성될 수 있다.
도 9a를 참조하여, 제1 상부 몰딩재(210)는 제1 하부 반도체 칩(200)의 측면 및 제1 하부 몰딩재(212)를 완전히 감쌀 수 있다. 또한, 제1 상부 몰딩재(210)는 제1 배선 기판(100)의 제1 면(100u)을 덮을 수 있다. 하지만, 제1 상부 몰딩재(210)에 의해 제1 하부 반도체 칩(200)의 상면은 노출될 수 있다. 제1 하부 반도체 칩(200)의 상면을 노출시킴으로써, 반도체 패키지 기판(22)을 분리한 후, 반도체 패키지의 두께를 감소시킬 수 있다.
도 9b를 참조하여, 제1 상부 몰딩재(210)는 제1 하부 반도체 칩(200), 제1 하부 몰딩재(212) 및 제1 면(100u)을 감쌀 수 있다. 도 9a와 달리, 제1 상부 몰딩재(210)는 제1 하부 반도체 칩(200)의 상면도 모두 덮을 수 있다.
도 10을 참조하여, 제2 배선 기판(130)의 제3 면(130u) 상에 제2 하부 반도체 칩(250)을 실장할 수 있다. 제2 하부 반도체 칩(250)은 제2 하부 솔더볼(252)에 의해 제2 배선 기판(130)과 전기적으로 연결될 수 있다. 구체적으로, 제2 하부 솔더볼(252)을 포함하는 제2 하부 반도체 칩(250)는 제3 면(130u) 상에 배치될 수 있다. 즉, 제2 하부 솔더볼(252)은 제3 면(130u) 상의 제2 본딩 핑거(132p) 상에 배치될 수 있다. 예를 들어, 리플로우 공정을 통해, 제2 하부 솔더볼(252)은 제2 본딩 핑거 웨팅될 수 있다. 제2 하부 솔더볼(252)과 제2 본딩 핑거(132p)의 웨팅에 의해, 제2 배선 기판(130)과 제2 하부 반도체 칩(250)은 전기적으로 연결될 수 있다. 제2 하부 반도체 칩(250)은 예를 들어, 메모리 칩 또는 로직 칩 등일 수 있다. 제2 하부 반도체 칩(250)은 예를 들어, 플립칩 형태로 제3 면(130u)에 실장될 수 있다. 또는, 제2 하부 솔더볼(252)은 제2 하부 반도체 칩(250)을 관통하는 관통 전극을 제2 배선 기판(130)과 전기적으로 연결시킬 수 있다.
도 11을 참조하여, 제2 하부 반도체 칩(250)과 제3 면(130u) 사이를 메우는 제2 하부 몰딩재(262)를 형성할 수 있다. 제2 하부 몰딩재(262)의 형성은 도 8에서 설명한 제1 하부 몰딩재의 형성 방법과 동일할 수 있다. 제2 하부 몰딩재(262)는 제2 하부 반도체 칩(250)과 제3 면(130u) 사이에 국한되어 형성될 수 있고, 제2 하부 반도체 칩(250)의 측면 일부를 감쌀 수도 있고, 제2 하부 반도체 칩(250)의 측면을 전부 감싸고, 일부는 제2 하부 솔더볼(252)이 배치된 면과 대향된 면의 일부를 덮을 수도 있다.
도 12를 참조하여, 제2 하부 반도체 칩(250)을 감싸는 제2 상부 몰딩재(260)를 형성할 수 있다. 제2 상부 몰딩재(260)는 제2 하부 반도체 칩(250)의 측면 및 제2 하부 몰딩재(262)를 완전히 감쌀 수 있다. 또한, 제2 상부 몰딩재(260)는 제2 배선 기판(130)의 제3 면(130u)을 덮을 수 있다. 하지만, 제2 상부 몰딩재(260)에 의해 제2 하부 반도체 칩(250)의 상면은 노출될 수 있다.
제1 하부 반도체 칩(200)의 상면과 제2 하부 반도체 칩(250)의 상면은 각각 제1 상부 몰딩재(210) 및 제2 상부 몰딩재(260)에 의해 노출될 수 있다. 하지만, 이에 제한되는 것은 아니며, 제1 하부 반도체 칩(200)의 상면 및 제2 하부 반도체 칩(250)의 상면 중 하나만이 노출될 수도 있다. 또는, 제1 하부 반도체 칩(200)의 상면과 제2 하부 반도체 칩(250)의 상면은 모두 제1 상부 몰딩재(210) 및 제2 상부 몰딩재(260)에 의해 각각 덮일 수 있다.
도 13을 참조하여, 제1 하부 반도체 칩(200)이 실장된 제1 배선 기판(100)과 제2 하부 반도체 칩(250)이 실장된 제2 배선 기판(130)을 분리할 수 있다. 접착막(120)을 제1 영역(120a)와 제2 영역(120b)로 분리함으로써, 제1 배선 기판(100) 및 제2 배선 기판(130)은 서로 분리될 수 있다. 구체적으로, 분리막(125)을 포함하는 접착막(120)을 제1 영역(120a) 및 제2 영역(120b)으로 나눠줌으로써, 제1 배선 기판(100) 및 제2 배선 기판(130)은 분리될 수 있다.
제1 배선 기판(100)과 제2 배선 기판(130) 분리시키는 방법(310)은 예를 들어, 화학적 방법 또는 물리적인 방법이 있을 수 있다. 화학적인 방법은 예를 들어, 분리막(125)에 반응하는 화학 물질을 사용할 수 있다. 이를 통해, 접착막(120)을 제1 영역(120a) 및 제2 영역(120b)로 나눠, 제1 배선 기판(100) 및 제2 배선 기판(130)을 분리할 수 있다. 물리적인 방법은 예를 들어, 자외선(UV) 또는 레이저를 분리막(125)에 조사할 수 있다. 분리막(125)에 자외선 또는 레이저가 조사되면, 분리막(125)과 접착막(120) 사이의 결합력을 약해질 수 있다. 결합력이 약해진 분리막(125)과 접착막(120) 사이의 계면을 분리하면, 접착막(120)은 제1 영역(120a) 및 제2 영역(120b)로 나뉠 수 있다.
분리된 제1 배선 기판(100)의 제2 면(100b) 및 제2 배선 기판(130)의 제4 면(130b)에는 접착막이 남아있게 된다. 이 후에, 남아있는 접착막을 세척하여, 반도체 패키지를 제조할 수 있다.
도 14 및 도 15를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법에 대한 변형예를 설명한다. 본 변형예는 하나의 배선 기판 상에 복수의 반도체 칩을 실장하는 것을 제외하고는 전술한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 14 및 도 15은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 변형예를 설명하기 위한 중간 단계의 측면도이다.
도 14 및 도 15를 참조하여, 제1 하부 반도체 칩(200)을 제1 배선 기판(100)의 제1 면(100u) 상에 실장할 수 있다. 제1 하부 반도체 칩(200)은 제1 하부 솔더볼(202)에 의해 제1 본딩 핑거(102p)와 연결될 수 있다. 이 후, 제1 하부 반도체 칩(200)과 제1 면(100u) 사이를 메우는 제1 하부 몰딩재(212)를 형성할 수 있다. 제1 하부 몰딩재(212)는 제1 하부 솔더볼(202)을 감쌀 수 있다. 제1 하부 몰딩재(212)가 형성된 제1 하부 반도체 칩(200) 상에 제1 상부 반도체 칩(220)을 실장할 수 있다. 제1 상부 반도체 칩(220)는 제1 상부 솔더볼(222)에 의해 제1 하부 반도체 칩(200)과 전기적으로 연결될 수 있다. 제1 상부 반도체 칩(220)은 예를 들어, 로직 칩 또는 메모리 칩일 수 있다. 제1 상부 반도체 칩(220)은 예를 들어, 플립칩 형태로 제1 하부 반도체 칩(200) 상에 실장될 수 있다. 또는, 제1 상부 솔더볼(222)은 제1 상부 반도체 칩(220)을 관통하는 관통 전극을 제1 하부 반도체 칩(200)과 전기적으로 연결시킬 수 있다. 제1 상부 반도체 칩(220)과 제1 하부 반도체 칩(200) 사이를 메우는 제3 하부 몰딩재(214)를 형성할 수 있다. 제3 하부 몰딩재(214)는 제1 상부 솔더볼(222)를 감쌀 수 있다. 또한, 제3 하부 몰딩재(214)는 제1 하부 반도체 칩(200)의 상면 및 측면과 제1 하부 몰딩재(212)를 감쌀 수도 있다.
이 후, 제1 상부 반도체 칩(220) 및 제1 하부 반도체 칩(200)을 감싸는 제1 상부 몰딩재(210)를 형성할 수 있다. 제1 상부 몰딩재(210)는 제1 하부 반도체 칩(200)을 완전히 감싼다. 하지만, 제1 상부 반도체 칩(220)은 측면만을 감싸고, 제1 상부 반도체 칩(220)의 상면은 제1 상부 몰딩재(210)에 의해 노출될 수 있으나, 이에 제한되지 않는다.
제2 배선 기판(130) 상에도 상기와 같은 방법으로 복수의 반도체 칩을 실장할 수 있음은 물론이다.
도 7 내지 도 11, 도 16 및 도 17을 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법에 대해서 설명한다.
도 16 및 도 17은 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 중간 단계의 측면도이다.
도 16을 참조하여, 제1 배선 기판(100)의 제1 면(100u) 상에는 제1 하부 반도체 칩(200)이 실장되어 있다. 제1 하부 반도체 칩(200)은 제1 상부 몰딩재(210)에 의해 둘러싸여 있고, 제1 하부 반도체 칩(200)의 상면은 제1 상부 몰딩재(210)에 의해 노출되어 있다. 제2 배선 기판(130)의 제3 면(130u) 상에는 제2 하부 반도체 칩(250)이 실장되어 있다. 제3 면(130u)과 제2 하부 반도체 칩(250) 사이에는 제2 하부 몰딩재(262)가 형성되어 있다.
제2 하부 몰딩재(262)를 형성한 후, 제1 배선 기판(100)과 제2 배선 기판(130)을 분리할 수 있다. 구체적으로, 분리막(도 11의 125)를 예를 들어, 화학 물질, 자외선 또는 레이저에 노출시켜서, 접착막(120)을 제1 영역(120a)와 제2 영역(120b)로 분리할 수 있다.
제2 배선 기판(130)과 제2 하부 반도체 칩(250) 사이의 공간을 메우는 제2 하부 몰딩재(262)를 형성한 후에는, 제2 하부 솔더볼(252)이 제2 본딩 핑거(132p)와 분리되는 문제는 잘 발생하지 않는다. 따라서, 제2 하부 몰딩재(262)를 형성한 후, 접착막(120)을 두 부분으로 분리하여 반도체 패키지 기판이 두 부분으로 분리되어도, 제2 하부 반도체 칩(250)과 제2 배선 기판(130) 사이의 접촉 불량 문제는 방지 또는 경감시킬 수 있다.
도 17을 참조하여, 분리된 제2 배선 기판(130) 상에 실장된 제2 하부 반도체 칩(250)을 감싸는 제2 상부 몰딩재를 형성할 수 있다. 제2 상부 몰딩재(260)는 제2 하부 반도체 칩(250)의 측면 및 제2 하부 몰딩재(262)를 완전히 감쌀 수 있다. 또한, 제2 상부 몰딩재(260)는 제2 배선 기판(130)의 제3 면(130u)을 덮을 수 있다. 제2 상부 몰딩재(260)에 의해 제2 하부 반도체 칩(250)의 상면은 노출될 수 있으나, 이에 제한되는 것은 아니다.
도 18 및 도 19를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지 제조 방법에 대해서 설명한다. 도 4를 통해 설명한 반도체 패키지 기판(22)을 이용하여, 본 실시예를 설명하도록 한다.
도 18 및 도 19는 본 발명의 또 다른 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 중간 단계의 측면도이다.
도 18을 참조하여, 제1 배선 기판(100)의 제1 면(100u) 상에 제1 하부 고정막(230)을 형성할 수 있다. 제1 하부 고정막(230)은 예를 들어, 비도전성 필름(NCF, Non Conductive Film)일 수 있다. 제1 하부 고정막(230)은 제1 본딩 핑거(102p)를 덮고 있을 수 있다. 제1 하부 고정막(230)에 압력을 가할 경우, 제1 하부 고정막(230) 중 압력을 받은 부분은 관통될 수 있다. 제1 면(100u) 상에 제1 하부 고정막(230)만이 형성되는 것으로 도시되었으나, 제3 면(130u)에 상에도 제2 하부 고정막이 형성될 수 있다.
도 19를 참조하여, 제1 하부 반도체 칩(200)은 제1 배선 기판(100)의 제1 면 상에 실장될 수 있다. 제1 하부 반도체 칩(200)은 제1 하부 솔더볼(202)에 의해 제1 배선 기판(100)과 전기적으로 연결될 수 있다. 제1 하부 솔더볼(202)과 제1 본딩 핑거(102p) 사이에 제1 하부 고정막(230)이 배치되어 있다. 하지만, 제1 하부 고정막(230)은 압력을 가할 경우 관통될 수 있기 때문에, 제1 하부 반도체 칩(200)에 압력을 가할 경우, 제1 하부 솔더볼(202)은 제1 하부 고정막(230)을 관통할 수 있다. 관통된 제1 하부 솔더볼(202)은 예를 들어, 리플로우 공정을 통해 제1 본딩 핑거(102p)에 웨팅될 수 있다. 제1 하부 솔더볼(202)과 제1 본딩 핑거(102p)의 웨팅에 의해, 제1 배선 기판(100)과 제1 하부 반도체 칩(200)은 전기적으로 연결될 수 있다.
이 후의 반도체 패키지 제조 공정은 도 9a 내지 도 13을 통해 설명한 것과 실질적으로 동일할 수 있으므로, 이하 설명은 생략한다. 다만, 제2 배선 기판(130)과 제2 하부 반도체 칩(250) 사이에 제2 하부 몰딩재(262) 대신 제2 하부 고정막이 배치될 수 있음은 물론이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 배선 기판 110: 제1 서포트 캐리어
120: 접착막 125: 분리막
130: 제2 배선 기판 140: 제2 서포트 캐리어
200, 220, 250: 반도체 칩

Claims (10)

  1. 서로 대향하는 제1 면 및 제2 면을 포함하고, 상기 제1 면에 반도체 칩이 실장되고, 상기 제2 면에 패드가 배치되는 제1 배선 기판;
    제1 서포트 캐리어;
    상기 제2 면과 제1 서포트 캐리어를 연결하는 접착막; 및
    상기 패드와 연결되고, 상기 접착막 내에 배치되는 외부 단자를 포함하고,
    상기 접착막은, 상기 접착막을 두 부분으로 나누는 분리막을 포함하는 반도체 패키지 기판.
  2. 제1 항에 있어서,
    상기 제1 서포트 캐리어는 제2 배선 기판이고,
    상기 제2 배선 기판은 서로 대향하는 제3 면 및 제4 면을 포함하고, 상기 접착막은 상기 제2 면과 상기 제4 면을 연결하는 반도체 패키지 기판.
  3. 제2 항에 있어서,
    상기 제3 면에 반도체 칩이 실장되는 반도체 패키지 기판.
  4. 삭제
  5. 제2 항에 있어서,
    상기 제1 배선 기판의 두께와 상기 제2 배선 기판의 두께는 동일한 반도체 패키지 기판.
  6. 제2 항에 있어서,
    상기 제1 배선 기판과 상기 제2 배선 기판 사이에 제2 서포트 캐리어를 더 포함하는 반도체 패키지 기판.
  7. 제1 항에 있어서,
    상기 제1 배선 기판은 다층 배선 기판인 반도체 패키지 기판.
  8. 서로 대향하는 제1 면 및 제2 면을 포함하고, 패드 및 상기 패드와 연결되는 외부 단자를 포함하는 제1 배선 기판과, 서로 대향하는 제3 면 및 제4 면을 포함하는 제2 배선 기판과, 상기 제2 면과 상기 제4 면을 연결하는 접착막을 포함하는 반도체 패키지 기판을 제공하고,
    상기 제1 면 상에 제1 반도체 칩을 실장하고,
    상기 제1 반도체 칩을 실장한 후, 상기 제3 면 상에 제2 반도체 칩을 실장하고,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩이 각각 실장된 상기 제1 배선 기판 및 상기 제2 배선 기판을 분리하는 것을 포함하고,
    상기 패드는 상기 제2 면에 배치되고,
    상기 외부 단자는 상기 접착막 내에 배치되고,
    상기 접착막은, 상기 접착막을 두 부분으로 나누는 분리막을 포함하는 반도체 패키지 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 반도체 칩을 실장하는 것과 상기 제2 반도체 칩을 실장하는 것 사이에,
    상기 제1 반도체 칩을 감싸는 제1 몰딩재를 형성하는 것을 더 포함하는 반도체 패키지 제조 방법.
  10. 제9 항에 있어서,
    상기 제2 반도체 칩을 실장하는 것과 상기 제1 배선 기판 및 상기 제2 배선 기판을 분리하는 것 사이에,
    상기 제2 반도체 칩을 감싸는 제2 몰딩재를 형성하는 것을 더 포함하는 반도체 패키지 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015164790A1 (en) * 2014-04-25 2015-10-29 Aquatrols Corporation Of America Osmoregulating coated seed and method
CN105072826A (zh) * 2015-07-14 2015-11-18 三星半导体(中国)研究开发有限公司 印刷电路板及其制造方法、制造半导体封装件的方法
US20190043776A1 (en) * 2016-04-02 2019-02-07 Intel Corporation Dual-sided package assembly processing
CN107527554B (zh) * 2017-08-23 2020-12-11 京东方科技集团股份有限公司 柔性显示面板及其制备方法、柔性显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050076612A (ko) * 2004-01-19 2005-07-26 신꼬오덴기 고교 가부시키가이샤 회로 기판의 제조 방법
JP2007158174A (ja) * 2005-12-07 2007-06-21 Shinko Electric Ind Co Ltd 配線基板の製造方法及び電子部品実装構造体の製造方法
JP2010208915A (ja) * 2009-03-12 2010-09-24 Mitsubishi Materials Corp 強誘電体薄膜形成用組成物、強誘電体薄膜の形成方法並びに該方法により形成された強誘電体薄膜

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100225237B1 (ko) 1996-12-06 1999-10-15 김규현 반도체 패키지
KR20000075058A (ko) 1999-05-28 2000-12-15 이형도 휨이 방지된 인쇄회로기판
US6875931B2 (en) 2002-07-18 2005-04-05 Intel Corporation Retainer for circuit board assembly and method for using the same
JPWO2006043388A1 (ja) * 2004-10-21 2008-05-22 松下電器産業株式会社 半導体内蔵モジュール及びその製造方法
KR20070083021A (ko) 2006-02-20 2007-08-23 삼성전자주식회사 휨 방지용 인쇄회로기판
US7435664B2 (en) 2006-06-30 2008-10-14 Intel Corporation Wafer-level bonding for mechanically reinforced ultra-thin die
KR100744151B1 (ko) 2006-09-11 2007-08-01 삼성전자주식회사 솔더 넌-엣 불량을 억제하는 구조의 패키지 온 패키지
KR100897668B1 (ko) 2007-09-18 2009-05-14 삼성전기주식회사 캐리어를 이용한 인쇄회로기판의 제조 방법
KR101044103B1 (ko) * 2008-04-03 2011-06-28 삼성전기주식회사 다층 인쇄회로기판 및 그 제조방법
KR100956688B1 (ko) 2008-05-13 2010-05-10 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101009107B1 (ko) 2008-10-20 2011-01-18 삼성전기주식회사 스택비아 포스트를 갖는 다층 인쇄회로기판
KR101044105B1 (ko) 2009-11-16 2011-06-28 삼성전기주식회사 휨 발생 방지를 위한 기판의 제조방법
GB2477492B (en) 2010-01-27 2014-04-09 Thales Holdings Uk Plc Integrated circuit package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050076612A (ko) * 2004-01-19 2005-07-26 신꼬오덴기 고교 가부시키가이샤 회로 기판의 제조 방법
JP2007158174A (ja) * 2005-12-07 2007-06-21 Shinko Electric Ind Co Ltd 配線基板の製造方法及び電子部品実装構造体の製造方法
JP2010208915A (ja) * 2009-03-12 2010-09-24 Mitsubishi Materials Corp 強誘電体薄膜形成用組成物、強誘電体薄膜の形成方法並びに該方法により形成された強誘電体薄膜

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