KR20220086321A - 인쇄회로기판 및 전자부품 패키지 - Google Patents

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KR20220086321A
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Abstract

본 개시의 일 실시예에 따른 인쇄회로기판은 절연층; 및 상기 절연층에 일면이 노출되도록 매립되는 외부접속패드;를 포함하며, 상기 외부접속패드는, 상기 절연층의 측면과 접하며 제1 폭을 가지는 제1 패턴부와 상기 제1 패턴부에서 상기 제1 폭보다 좁은 제2 폭을 가지고 돌출되며 상기 절연층의 측면과 틈을 가지는 제2 패턴부를 가지는 베이스 패드부; 및 상기 제2 패턴부와 상기 절연층 사이의 틈과 상기 제2 패턴부의 상부면에 도포되는 표면처리층을 포함할 수 있다.

Description

인쇄회로기판 및 전자부품 패키지{PRINTED CIRCUIT BOARD AND ELECTRONIC COMPONENT PACKAGE}
본 개시는 인쇄회로기판 및 이를 포함하는 전자부품 패키지에 관한 것이다.
반도체 칩의 노드의 피치가 축소됨에 따라 반도체 칩과 연결되는 인쇄회로기판에 형성된 접속패드의 피치도 미세화되고 있다. 또한 모바일 등 소형 전자제품에 적용되기 위한 인쇄회로기판은 전자제품 두께의 제한으로 원칩(one chip), 스택칩(stack chip)과 같은 반도체 칩을 실장하여 패키징된다.
미세한 피치 간격을 가지는 접속패드를 가진 인쇄회로기판을 얇은 두께로 제조하기 위한 인쇄회로기판의 제조방법으로 매립패턴형기판(Embeded Trace Substrate; ETS) 공법이 있으며, 이로 제조된 인쇄회로기판이 상용화되고 있다.
ETS 공법으로 제조된 인쇄회로기판의 와이어 본딩 패드를 표면처리하면 표면처리층이 절연층의 외부에서 수직으로 도금될 뿐만 아니라 측면으로 도금되어, 미세 피치가 필요한 와이어 본딩 패드와 인접한 와이어 본딩 패드 사이의 관리에 한계가 있다.
전자제품 두께의 제약이 있는 상황에서 극히 미세화 된 칩 노드와 연결되는 와이어 본딩 패드의 피치를 미세화하여 동일면적당 와이어 본딩 패드의 개수를 늘릴 수 있는 기술의 제공이 요구된다.
본 개시의 여러 목적 중 하나는, 외부접속패드와 인접한 외부접속패드가 미세 피치로 유지되는 인쇄회로기판을 제공하는 것이다.
본 개시의 여러 목적 중 하나는, 표면처리층이 절연층 내에서 측면 도금이 되고 절연층 외부에서는 측면 도금이 실질적으로 일어나지 않고 수직 도금이 되도록 하여, 와이어 본딩 패드와 인접한 와이어 본딩 패드 사이에서 쇼트가 발생하는 것을 줄이는 인쇄회로기판을 제공하는 것이다.
본 개시의 여러 목적 중 하나는, 표면처리층 형성에 있어서 절연층 외부에서 측면 도금이 발생하는 것을 방지하여 와이어 본딩 패드가 미세피치로 형성되는 인쇄회로기판을 포함하는 전자부품 패키지를 제공하는 것이다.
본 개시의 일 실시예에 따른 인쇄회로기판은 절연층; 및 상기 절연층에 일면이 노출되도록 매립되는 외부접속패드;를 포함하며, 상기 외부접속패드는, 상기 절연층의 측면과 접하며 제1 폭을 가지는 제1 패턴부와 상기 제1 패턴부에서 상기 제1 폭보다 좁은 제2 폭을 가지고 돌출되며 상기 절연층의 측면과 틈을 가지는 제2 패턴부를 가지는 베이스 패드부; 및 상기 제2 패턴부와 상기 절연층 사이의 틈과 상기 제2 패턴부의 상부면에 도포되는 표면처리층;을 포함할 수 있다.
또한, 본 개시의 다른 일 실시예에 따른 인쇄회로기판은 절연층; 상기 절연층에 매립되어 노출되는 제1 외부접속패드; 및 상기 제1 외부접속패드와 미세 피치 거리로 배치되고 상기 절연층에 매립되어 노출되는 제2 외부접속패드;를 포함하며, 상기 제1 외부접속패드와 상기 제2 외부접속패드 중 적어도 하나는, 상기 절연층의 측면과 접하며 제1 폭을 가지는 제1 패턴부와 상기 제1 패턴부에서 상기 제1 폭보다 좁은 제2 폭을 가지고 돌출되며 상기 절연층의 측면과 틈을 가지고 상기 절연층에 매립되는 제2 패턴부를 가지는 베이스 패드부; 상기 제2 패턴부의 측면과 상기 제2 패턴부의 상부면에 배치되는 제1 금속층; 및 상기 제1 금속층 상에 배치되는 제2 금속층;을 포함할 수 있다.
또한, 본 개시의 또 다른 일 실시예에 따른 전자부품 패키지는 절연층; 상기 절연층에 매립되고 다른 폭을 가진 계단형 단면형상을 가진 베이스 패드부; 및 상기 베이스 패드부와 상기 절연층 사이에 형성되는 틈과 상기 베이스 패드부의 상부면에 배치되는 표면처리층;을 포함하는 인쇄회로기판; 상기 표면처리층과 연결되는 반도체 칩; 및 상기 반도체 칩을 봉지하는 봉지층;을 포함할 수 있다.
본 개시의 인쇄회로기판에 의하면, 절연층 내에서 외부접속패드와 인접한 외부접속패드가 미세 피치로 유지될 수 있다.
본 개시의 인쇄회로기판에 의하면, 표면처리층이 절연층 내에서 측면 도금이 되고 절연층 외부에서는 측면 도금이 실질적으로 일어나지 않고 수직 도금만 되도록 하여, 와이어 본딩 패드와 인접한 와이어 본딩 패드가 미세 피치를 유지하면서도 쇼트가 발생하는 것을 방지할 수 있다.
본 개시의 인쇄회로기판을 포함하는 전자부품 패키지에 의하면, 외부접속패드 사이의 간격이 초미세 피치를 이룰 수 있어, 반도체 칩 노드의 설계 자유도와 집적도를 제고하며 와이어 본딩의 신뢰성도 확보할 수 있다.
도 1은 본 개시의 일례에 따른 인쇄회로기판의 단면을 개략적으로 나타낸 단면도이다.
도 2는 도 1의 인쇄회로기판의 A부분의 제1 실시예를 확대하여 도시한 개략도이다.
도 3은 도 1의 인쇄회로기판의 A부분의 제2 실시예를 확대하여 도시한 개략도이다.
도 4a 내지 도 4p는 도 1의 인쇄회로기판의 A 부분을 제조하기 위한 제조방법을 도시한 단면도이다.
도 5 및 도 6는 본 개시의 일례에 따른 인쇄회로기판과 반도체칩의 결합하여 이루어진 전자부품 패키지를 개략적으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 개시의 바람직한 실시예들을 설명한다.
본 개시의 실시예들은 여러 가지 다른 형태로 변경될 수 있으며, 당업계의 평균적인 지식을 가진 자에게 더욱 완전하게 설명하기 위해 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소를 지칭한다.
본 개시에서, "연결"의 의미는 "직접 연결된 것"뿐만 아니라, 다른 구성을 통하여 "간접적으로 연결된 것"을 포함하는 개념이다. 또한, 경우에 따라 "전기적으로 연결된 것"을 모두 포함하는 개념이다.
본 개시에서, "제1", "제2" 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
인쇄회로기판
도 1은 본 개시의 일례에 따른 인쇄회로기판의 단면을 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 본 개시의 일례에 따른 인쇄회로기판(1)은 절연층(10) 및 외부접속패드(50)를 포함한다.
절연층(10)에 일면이 노출되도록 매립되는 외부접속패드(5)는 제1 패턴부(52) 및 제2 패턴부(54)를 포함한다. 제1 패턴부(52)와 제2 패턴부(54)는 계단형 단면형상을 가지며, 표면처리층(70)에 상대한 개념으로 베이스 패드부(50)로 규정될 수 있다.
베이스 패드부(50)는 전해도금, 화학도금 또는 스퍼터링의 방법으로 형성된 전도성 금속층으로, 구리(Cu)로 형성될 수 있다.
제1 패턴부(52)은 절연층(10)의 측면(15)과 접하며 제1 폭(W1)을 가진다. 제2 패턴부(54)는 제1 패턴부(52)에서 제1 폭(W1)보다 좁은 제2 폭(W2)을 가지고 돌출되며 상기 절연층(10)의 측면(15)과 틈(G)이 형성된다.
표면처리층(70)은 제2 패턴부(54)와 상기 절연층(10) 사이의 틈(G)과 상기 제2 패턴부(54)의 상부면에 도포된다. 표면처리층(70)은 반도체 칩과 와이어 본딩 또는 플립칩 본딩 실장된다.
인쇄회로기판(1)은 복수의 절연층과 배선패턴이 적층되어 구성될 수 있고, 외부접속패드(5)는 인쇄회로기판(1)의 최외층의 절연층(10)에 형성되어 외부의 반도체 칩과 연결된다. 인쇄회로기판(1)의 최외층의 절연층(10)에 형성되는 외부접속패드는 제1 외부접속패드(5), 제2 접속패드(7)를 포함하여 복수개를 가지며, 제1 외부접속패드(5) 및 제2 외부접속패드(7) 사이의 간격은 미세 피치를 이룰 수 있다.
한편 최외층의 절연층(10)을 제1 절연층이라 할 때, 제2 절연층(20)은 제1 절연층(10)의 타면에 배치되며, 제2 절연층(20)에는 제1 배선패턴(22)이 매립된다. 또한, 제2 절연층(20)에는 제1 배선패턴(22)과 이격된 제2 배선패턴(24)이 매립된다. 여기서 제2 배선패턴(24) 또는 제1 배선패턴(22)은 외부접속패드(5)와 전기적으로 연결될 수 있다. 제2 배선패턴(24)은 제3 절연층(40) 상에 형성되는 제3 배선패턴(42)과 비아(60)로 연결될 수 있다.
제2 절연층(20) 및 제3 절연층(40)은 반복하여 빌드업되어 다층 인쇄회로기판(Multi layered circuit board)이 될 수 있으며, 층수는 필요에 따라 선택될 수 있다.
제1 절연층(10) 또는 제2 절연층(20)은 글래스 함유 절연재 또는 글래스 비함유 무기절연수지로 형성될 수 있다. 글래스 함유 절연재는 프리프레그(PPG)를 사용할 수 있으며, 글래스 비함유 무기절연수지로 ABF 필름을 사용할 수 있다. 절연재는 특별하게 한정되는 것이 아니다.
한편, 표면처리층(70)은 상기 베이스 패드부(50)와 접하는 제1 금속층(72)과 제1 금속층(72)과 접하는 제2 금속층(74)을 포함한다.
제1 금속층(72)은 금(Au)층, 은(Ag)층, 니켈층(Ni) 층 중 어느 하나로 형성될 수 있다. 제1 금속층(72)은 절연층(10)의 베이스 패드부(50)와 전기적 연결이 가능한 금속층이면 특별히 제한되지 않으며, 니켈(Ni)로 도금하여 형성된 금속층일 수 있다. 또한 제2 금속층은 은층, 니켈층이 적층된 복층으로 형성될 수도 있다.
제2 금속층(74)은 금(Au)층, 은(Ag)층, 니켈층(Ni) 층 중 어느 하나로 형성될 수 있다. 제2 금속층(74)은 패키지 형성시 반도체 칩과 전기적으로 연결되는 금속패드로, 와이어 본딩에 유리하도록 금(Au)으로 도금하여 형성된 금속층일 수 있다.
본 실시예의 인쇄회로기판(1)의 절연층(10) 상에는 솔더 레지스트층(45)이 외부접속패드(5, 7)를 보호하기 위하여 적층될 수 있다. 솔드 레지스트층(45)은 외부접속패드(5, 7)를 보호하기 위하여, 감광성 솔더 레지스트(Photo Solder Resist, PSR) 잉크를 사용하여 스크린 인쇄공법으로 적층될 수 있다. 솔더 레지스트의 도포 영역과 크기는 설계된 외부접속패드(5, 7)의 패턴형태와 크기 등에 관계하여 결정된다. 솔더 레지스트층(45)은 상기 외부접속패드(5, 7)를 노출시키는 개구(452)가 형성될 수 있다. 개구(452)를 레이저로 형성하는 경우, 솔더 레지스트층(45)은 비감광성 열경화성수지가 사용된다.
도 2는 도 1의 인쇄회로기판의 A부분의 제1 실시예를 확대하여 도시한 개략도이며, 도 3은 도 1의 인쇄회로기판의 A부분의 제2 실시예를 확대하여 도시한 개략도이다.
도 2를 참조하면, 제2 금속층(74)은 베이스 패드부(50)의 제2 패턴부(54)와 절연층(10) 사이의 틈(G)의 전부를 채우고 있으며, 도 3을 참조하면, 제2 금속층(74)은 베이스 패드부(50)의 제2 패턴부(54)와 절연층(10) 사이의 틈(G)의 일부를 채운다. 제2 패턴부(54)와 절연층(10) 사이의 틈(G)에는 제2 금속층(74) 전부가 충진되지 않아 약간의 공간이 남아 있음을 알 수 있다.
도 2 및 도 3의 실시예 모두 베이스 패드부(50)의 제1 패턴부(52)의 제 폭(W1)이 제2 패턴부(54)의 제2 폭(W2)보다 넓으며, 제2 패턴부(54)의 상부면은 상기 절연층(10)의 상부면과 실질적으로 동일한 평면을 이룬다. 여기서, 실질적 동일은 제조 공정상에 발생하는 공정오차나 측정 시의 위치편차나 오차를 포함하여 동일하다는 의미로 해석될 수 있다.
한편, 도 2 및 도 3 실시예에서, 표면처리층(70)의 상부면은 상기 절연층(10)의 상부면보다 약간 높게 돌출된다. 표면처리층(70)의 제2 금속층(74)은 절연층(10) 내에서는 측면 도금이 형성되지만 절연층(10) 외에서는 실질적으로 수직 도금이 형성된다고 할 수 있다. 다시 설명하면, 틈(G) 외측의 절연층(10)의 상부면에서 측면 도금으로 인한 제2 금속층(74)이 형성되지 않을 수 있다.
도 4a 내지 도 4p는 도 1의 인쇄회로기판의 A 부분(절연층에 매립된 외부접속패드)을 제조하기 위한 제조방법을 도시한 단면도이다.
도 4a 내지 도 4p는 본 발명의 일실시예의 인쇄회로기판을 제조하기 위한 제조방법을 설명하기 위한 일실시예로 각 과정들은 문맥상 명백하게 특정 순서를 기재한 것이 아닌 한 각 과정들은 다른 순서로 진행될 수 있다.
도 4a에서, 상면에 도금 시드층(미도시)이 구비된 제1 드라이 필름(100) 상에 제2 드라이 필름(110)을 적층하고, 제2 드라이 필름(110)을 노광하고 현상하여 베이스 패드부(50)의 제2 패턴부(54)의 제2 폭(W2)에 대응하는 제1 개구(112)를 형성한다.
도 4b에서, 제2 드라이 필름(110)에 형성된 제1 개구(112)에 도금 공정을 등을 통하여 금속으로 채워 제2 패턴부(54)를 형성한다.
도 4c 내지 도 4e에서, 제2 패턴부(54)가 형성된 제2 드라이 필름(110) 상에 제3 드라이 필름(120)을 적층하고, 제2 폭(W2)보다 넓은 제1 폭(W1)에 대응하는 제2 개구(122)를 형성한다. 그리고 제2 개구(122)에 도금 공정을 통하여 금속으로 채워 제1 패턴부(52)를 형성한다. 제1 개구(112) 및 제2 개구(122)를 채우는 금속은 구리(Gu)일 수 있다. 제2 개구(122)를 구리 도금하여 제1 패턴부(52)를 형성한 후에 제2 드라이 필름(110)과 제3 드라이 필름(120)을 박리한다.
도 4f 내지 도 4h에서, 절연층(10)을 적층한 후 제1 드라이 필름(100)을 상하 반전하고, 절연층(10)의 상면에 제2 패턴부(54)가 노출되도록 제1 드라이 필름(100)을 박리한다.
도 4i 에서, 절연층(10)과 제2 패턴부(54)에 동박(220, copper foil)을 적층한다.
도 4j 내지 도 4m에서, 베이스 패드부(50)의 제2 패턴부(54)와 절연층(10)에 적층된 동박(220) 위에 절연재료의 에칭 레지스트(320)를 적층한다. 그리고 에칭 레지스트(320)를 노광하여 현상하여 베이스 패드부(50) 상의 동박(220)이 노출되도록 제3 개구(302)를 형성한다. 여기서 제3 개구(302)의 폭은 제1 패턴부(52)의 제1 폭(W1)과 실질적으로 동일하게 형성한다. 그리고 제3 개구(302)에서 동박(220)이 샌드 블래스팅에 제거될 수 있을 정도로 얇게 에칭하여 에칭된 동박(222)를 형성하고, 에칭 레지스트(320)를 박리한다.
도 4n에서, 동박(220)을 마스크로 하여 에칭된 동박(222)에 샌드 블래스팅을 진행한다. 샌드 블래스팅을 통하여 에칭된 동박(222)과 제2 패턴부(54) 주위의 절연층(10)을 제거하여, 절연층(10)과 제2 패턴부(54) 사이에 틈(G)을 형성한다. 여기서, 샌드 블래스팅의 강도는 에칭된 동박(222)과 절연층(10)은 제거되지만, 동박(220), 제1 패턴부(52) 및 제2 패턴부(54)는 제거되지 않을 정도로 선택되어야 한다.
도 4o 및 도 4p에서, 우선, 니켈(Ni) 도금을 진행하여 제1 금속층(72)을 형성하고, 그 위에 금(Au) 도금을 진행하여 제2 금속층(74)을 형성한다. 여기서, 제2 패턴부(54)와 절연층(10) 사이의 틈(G)은 절연층 내에 제1 금속층(72)과 제2 금속층(74)이 측면 도금이 일어나게 하고 절연층의 외부에서 수직 도금이 될 수 있도록 제어한다.
측면 도금의 정도에 따라 틈(G)의 일부에 제2 금속층(74)이 전부 충진되지 않도록 하여 제2 금속층(74)의 절연층(10) 상부로 돌출되는 정도를 더 낮게 할 수도 있다.
다시 도 1 내지 도 4p를 참조하여, 개시된 인쇄회로기판(1)의 일례를 다시 설명한다.
인쇄회로기판은 절연층(10), 제1 외부접속패드(5) 및 제2 외부접속패드(7)를 포함한다.
제1 외부접속패드(5)와 제2 외부접속패드(5)는 절연층(10)에 매립되어 상부면이 노출되며, 미세 피치 거리로 형성된다.
제1 외부접속패드(5)와 상기 제2 외부접속패드(7) 중 적어도 하나는 베이스 패드부(50)와 표면처리층인 제1 금속층(72)과 제2 금속층(74)을 포함한다.
베이스 패드부(50)는 절연층(10)의 측면(15)과 접하며 제1 폭(W1)을 가지는 제1 패턴부(52)와 상기 제1 패턴부(52)에서 상기 제1 폭(W1)보다 좁은 제2 폭(W2)을 가지고 돌출되며 상기 절연층(10)의 측면(15)과 틈(G)을 가지고 상기 절연층(10)에 매립되는 제2 패턴부(54)를 가진다.
제1 금속층(72)은 제2 패턴부(54)의 측면과 제2 패턴부(54)의 상부면에 배치되며, 제2 금속층(74)은 제1 금속층(72) 상에 배치된다.
제1 금속층(72)은 니켈(Ni)을 포함하며, 제2 금속층(74)은 금(Au)을 포함할 수 있다.
또한, 도 2의 실시예와 같이 제2 금속층(74)은 상기 절연층(10)의 측면(15)과 제1 금속층(72)의 측면 사이의 틈(G)의 전부를 채울 수 있고, 도 3의 실시예와 같이 제2 금속층(74)은 상기 절연층(10)의 측면(15)과 제1 금속층(72)의 측면 사이의 틈(G)의 일부에 배치될 수 있다.
한편, 제2 패턴부(54)의 상부면은 절연층(10)의 상부면과 실질적으로 동일한 평면을 이루어 제1 금속층(72)과 제2 금속층(74)의 절연층(10)으로부터 돌출높이를 낮게 형성할 수 있다.
다만, 제2 금속층(74)의 상부면은 상기 절연층(10)의 상부면보다 높게 유지된다.
또한, 솔더 레지스트층(45)은 절연층(10) 상에 배치되며, 제1 외부접속패드(5)와 제2 외부접속패드(7)를 노출시키는 개구(452)를 포함한다. 이 솔더 레지스트층(45)은 반도체 칩이 와이어 본딩 또는 플립칩 본딩으로 제1 외부접속패드(5) 와 제2 외부접속패드(7)에 실장될 때 본딩의 신뢰성을 높이고 외부접속패드를 보호한다.
전자부품 패키지
도 5 및 도 6은 본 개시의 일례에 따른 인쇄회로기판과 반도체칩의 결합하여 이루어진 전자부품 패키지를 개략적으로 나타낸 도면이다.
도 5 및 도 6을 참조하면, 본 개시의 일례에 따른 전자부품 패키지(1000)는 상술한 인쇄회로기판(1), 반도체 칩(1100) 및 봉지층(1200)을 포함한다.
인쇄회로기판(1)은 절연층(10), 절연층(10)에 매립되고 다른 폭을 가진 계단형 단면형상을 가진 베이스 패드부(50), 및 베이스 패드부(50)와 절연층(10)의 측면 사이에 형성되는 틈(G)과 베이스 패드부(50)의 상부면에 배치되는 표면처리층(70);을 포함한다.
반도체 칩(1100)은 인쇄회로기판(1)의 외부접속패드(5, 7)의 표면처리층(70)과 연결되어 인쇄회로기판(1)과 전기적 신호를 교환할 수 있다. 여기서, 외부접속패드(5, 7)는 반도체 칩(1100)과 와이어 본딩(1500) 및 플립칩 본딩 중 적어도 하나로 연결될 수 있다. 플립칩 본딩의 경우 반도체 칩(1000)의 연결단자(1400)와 인쇄회로기판의 외부접속패드(50)와 솔더 범프(1420)로 연결된다.
도 6에 도시된 봉지층(1200)은 반도체 칩(1100)을 몰딩하여 전자부품을 외부환경으로부터 보호한다. 또한 최외층 배선패턴인 제3 배선패턴(42)에 솔더볼(1600)과 같은 접속 구조물이 제공될 수 있다. 봉지층(1200)은 절연물질이 사용될 수 있는데, 절연물질로 에폭시 수지와 같은 열경화성 수지나 폴리이미드와 같은 열가소성 수지를 이용할 수 있다. 또한, 이들 수지에 실리카 등의 무기필러가 포함된 것을 이용할 수도 있다. 예를 들면, 봉합재의 재료로는 ABF가 이용될 수 있다. 다만, 이에 한정되는 것은 아니며, 다른 종류의 EMC(Epoxy Molding Compound)가 이용될 수 있고, PIE(Photo Image-able Dielectric)가 이용될 수도 있다.
본 개시의 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것은 아니며 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의하여 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 인쇄회로기판 5, 7: 제1, 제2 외부접속패드
10: 절연층 50: 베이스 패드부
52: 제1 패턴부 54: 제2 패턴부
70: 표면처리층 72: 제1 금속층
74: 제2 금속층 1000: 전자부품 패키지
1100: 반도체 칩

Claims (17)

  1. 절연층; 및
    상기 절연층에 일면이 노출되도록 매립되는 외부접속패드;를 포함하며,
    상기 외부접속패드는,
    상기 절연층의 측면과 접하며 제1 폭을 가지는 제1 패턴부와 상기 제1 패턴부에서 상기 제1 폭보다 좁은 제2 폭을 가지고 돌출되며 상기 절연층의 측면과 틈을 가지는 제2 패턴부를 가지는 베이스 패드부; 및
    상기 제2 패턴부와 상기 절연층 사이의 틈과 상기 제2 패턴부의 상부면에 도포되는 표면처리층;을 포함하는 인쇄회로기판.
  2. 제1항에 있어서,
    상기 표면처리층은 상기 베이스 패드부와 접하는 니켈(Ni)을 포함하는 제1 금속층과 상기 제1 금속층과 접하는 금(Au)을 포함하는 제2 금속층을 포함하는 인쇄회로기판.
  3. 제2항에 있어서,
    상기 제2 금속층은 상기 제2 패턴부와 상기 절연층 사이의 틈의 일부를 채우는 인쇄회로기판.
  4. 제2항에 있어서,
    상기 제2 금속층은 상기 제2 패턴부와 상기 절연층 사이의 틈의 전부를 채우는 인쇄회로기판.
  5. 제1항에 있어서,
    상기 제2 패턴부의 상부면은 상기 절연층의 상부면과 실질적으로 동일한 평면을 이루는 인쇄회로기판.
  6. 제1항에 있어서,
    상기 표면처리층의 상부면은 상기 절연층의 상부면보다 높은 인쇄회로기판.
  7. 제1항에 있어서,
    상기 절연층 상에 배치되며, 상기 외부접속패드를 노출시키는 개구가 형성되는 솔더 레지스트층을 더 포함하는 인쇄회로기판.
  8. 절연층;
    상기 절연층에 매립되어 노출되는 제1 외부접속패드; 및
    상기 제1 외부접속패드와 미세 피치 거리로 배치되고 상기 절연층에 매립되어 노출되는 제2 외부접속패드;를 포함하며,
    상기 제1 외부접속패드와 상기 제2 외부접속패드 중 적어도 하나는,
    상기 절연층의 측면과 접하며 제1 폭을 가지는 제1 패턴부와 상기 제1 패턴부에서 상기 제1 폭보다 좁은 제2 폭을 가지고 돌출되며 상기 절연층의 측면과 틈을 가지고 상기 절연층에 매립되는 제2 패턴부를 가지는 베이스 패드부;
    상기 제2 패턴부의 측면과 상기 제2 패턴부의 상부면에 배치되는 제1 금속층; 및
    상기 제1 금속층 상에 배치되는 제2 금속층;을 포함하는 인쇄회로기판.
  9. 제8항에 있어서,
    상기 제1 금속층은 니켈(Ni)을 포함하며,
    상기 제2 금속층은 금(Au)을 포함하는 인쇄회로기판.
  10. 제8항에 있어서,
    상기 제2 금속층은 상기 절연층의 측면과 제1 금속층 측면 사이의 틈의 일부에 배치되는 인쇄회로기판.
  11. 제8항에 있어서,
    상기 제2 금속층은 상기 절연층의 측면과 제1 금속층 측면 사이의 틈의 전부를 채우는 인쇄회로기판.
  12. 제8항에 있어서,
    상기 제2 패턴부의 상부면은 상기 절연층의 상부면과 실질적으로 동일한 평면을 이루는 인쇄회로기판.
  13. 제8항에 있어서,
    상기 제2 금속층의 상부면은 상기 절연층의 상부면보다 높은 인쇄회로기판.
  14. 제8항에 있어서,
    상기 절연층 상에 배치되며, 상기 외부접속패드를 노출시키는 개구가 형성되는 솔더 레지스트층을 더 포함하는 인쇄회로기판.
  15. 절연층; 상기 절연층에 매립되고 다른 폭을 가진 계단형 단면형상을 가진 베이스 패드부; 및 상기 베이스 패드부와 상기 절연층 사이에 형성되는 틈과 상기 베이스 패드부의 상부면에 배치되는 표면처리층;을 포함하는 인쇄회로기판;
    상기 표면처리층과 연결되는 반도체 칩; 및
    상기 반도체 칩을 봉지하는 봉지층;을 포함하는 전자부품 패키지.
  16. 제15항에 있어서,
    상기 베이스 패드부의 상부면은 절연층의 상부면과 실질적으로 동일한 전자부품 패키지.
  17. 제15항에 있어서,
    상기 표면처리층은 상기 반도체 칩과 와이어 본딩 및 플립칩 본딩 중 적어도 하나로 연결되는 전자부품 패키지.
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