KR20150065029A - 인쇄회로기판, 그 제조방법 및 반도체 패키지 - Google Patents

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KR20150065029A
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KR
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layer
circuit pattern
circuit
insulating layer
electronic component
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봉강욱
이진원
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삼성전기주식회사
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Abstract

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것으로, 보다 상세하게는 회로패턴이 랜드 역할을 수행할 수 있도록 제작됨으로써 상기 회로패턴을 비아 내부에 매립시켜 제한된 영역 내에 보다 많은 회로를 형성할 수 있으며, 내장되는 전자부품과 표면 실장 부품과의 최단 거리를 구현하여 노이즈를 저감시키고, 전기적 특성을 향상시킨 인쇄회로기판 및 그 제조방법에 관한 것이다.

Description

인쇄회로기판, 그 제조방법 및 반도체 패키지{Printed circuit board, manufacturing method thereof and semiconductor package}
본 발명은 인쇄회로기판, 그 제조방법 및 반도체 패키지에 관한 것이다.
전자 산업의 발달에 의해 전자부품의 고성능화, 고기능화, 소형화가 요구되고 있다. 이러한 추세에 대응하기 위하여 반도체 패키지 등 고밀도의 표면 실장 부품용 기판이 떠오르고 있으며, 소자를 인쇄회로기판(PCB) 내부에 내장하는 내장 PCB 기술이 개발되고 있다.
기판의 고밀도화 요구에 응하기 위해서는 회로패턴의 층간의 고밀도 접속이 필요하다. 도금에 의한 기술은 비아홀을 가공한 후, 비어 홀의 내주면을 도금하거나 비어홀 내에 도금층을 충전해 층간 접속을 구현하는 방식이다. 그러나, 상술한 종래 기술은 층간의 고밀도 접속에는 한계가 있기 때문에, 완전한 생산 기술로서 적용될 수 없는 실정이다.
이에 회로패턴의 층간 접속을 고밀도화 또는 회로설계의 자유도를 높여 회로의 고밀도화를 구현할 수 있는 구조가 요구되고 있다.
한편, 내장 인쇄회로기판(PCB) 구현을 하기 위해서는 소자의 패키지를 통해 내장(Embedding) 공정 후 전기적 도통이 가능하도록 하는 것이 필요하다. 최근 내장 기술에서도 고집적화 추세에 따라 전자부품을 내장 시 고집적을 위한 미세회로 구현이 요구되고 있다.
이에 미세 회로 구현이 가능하면서 표면 실장 부품을 내장하여 박형화가 가능한 구조가 요구되고 있다.
일본공개특허 제2008-160144호
본 발명의 일 실시형태는 인쇄회로기판의 비아 내부에 랜드 역할을 할 수 있는 회로패턴을 매립하며, 내장되는 전자부품과 표면 실장 부품과의 최단 거리를 구현하여 노이즈를 저감시키고, 전기적 특성을 향상시킬 수 있는 인쇄회로기판, 그 제조방법 및 반도체 패키지에 관한 것이다.
본 발명의 일 실시형태는 절연층; 상기 절연층의 제 1 면에 상면이 노출되도록 매립되는 제 1 회로패턴을 포함하는 제 1 회로층; 상기 절연층의 제 2 면 상에 형성되는 제 2 회로패턴을 포함하는 제 2 회로층; 상기 제 1 회로패턴 및 제 2 회로패턴을 전기적으로 연결시키며, 상기 제 1 회로패턴이 매립되도록 절연층에 형성된 비아; 및 상기 절연층의 내부에 내장되며, 상기 절연층의 제 1 면에 상면이 노출되는 전자부품;을 포함하는 인쇄회로기판을 제공한다.
상기 제 1 회로패턴의 높이는 상기 절연층의 높이와 동일하거나 낮을 수 있다.
상기 제 1 회로패턴은 랜드 역할을 할 수 있다.
상기 제 1 회로패턴의 폭은 상기 비아의 직경과 같거나 작을 수 있다.
상기 제 1 회로패턴 및 비아는 동일한 물질로 이루어질 수 있다.
상기 전자부품의 상면이 상기 절연층의 높이와 동일하거나 낮게 위치하도록 내장될 수 있다.
상기 전자부품의 하면에는 비아가 형성되어 제 2 회로패턴과 전기적으로 연결될 수 있다.
상기 전자부품의 노출되는 면 상에 형성된 솔더 범프; 및 상기 솔더 범프 상에 형성되어 실장되는 외부 실장 소자;를 포함할 수 있다.
상기 제 1 회로층 및 제 2 회로층 중 접속 패드용 회로패턴 및 상기 전자부품의 외부전극을 노출시키도록 형성된 솔더 레지스트;를 포함할 수 있다.
상기 절연층의 제 2 면에 적층되는 빌드업층;을 포함할 수 있다.
본 발명의 다른 일 실시형태는 절연층; 상기 절연층의 제 1 면에 상면이 노출되도록 매립되는 제 1 회로패턴을 포함하는 제 1 회로층; 상기 절연층의 제 2 면 상에 형성되는 제 2 회로패턴을 포함하는 제 2 회로층; 상기 제 1 회로패턴 및 제 2 회로패턴을 전기적으로 연결시키며, 상기 제 1 회로패턴이 매립되도록 절연층에 형성된 비아; 상기 절연층의 내부에 내장되며, 상기 절연층의 제 1 면에 외부전극이 노출되는 적층형 전자부품; 상기 외부전극 상에 형성된 솔더 범프; 및 상기 솔더 범프 상에 형성되어 실장되는 표면 실장 부품;을 포함하는 반도체 패키지를 제공한다.
본 발명의 다른 일 실시형태는 적어도 일면에 제 1 금속층이 형성된 캐리어 기판을 준비하는 단계; 상기 제 1 금속층의 적어도 일면에 제 1 회로패턴을 포함하는 제 1 회로층 및 전자부품을 형성하는 단계; 상기 제 1 회로층 및 전자부품 상에 절연층을 형성하는 단계; 상기 제 1 회로패턴 및 상기 전자부품의 외부전극이 노출되도록 비아홀을 형성하는 단계; 상기 제 1 회로패턴이 매립되고, 상기 외부전극이 전기적으로 연결되도록 비아 및 패터닝된 금속 도금층을 형성하는 단계; 상기 캐리어 기판에서 상기 제 1 금속층을 박리시키는 단계; 및 상기 제 1 금속층을 제거하여 제 1 회로층 및 전자부품을 노출시키는 단계;를 포함하는 인쇄회로기판의 제조방법을 제공한다.
상기 제 1 회로패턴의 높이는 상기 절연층의 높이와 동일하거나 낮도록 형성될 수 있다.
상기 제 1 회로패턴은 랜드 역할을 할 수 있다.
상기 제 1 회로패턴의 폭은 상기 비아의 직경과 같거나 작게 형성할 수 있다.
상기 비아와 상기 제 1 회로패턴은 동일한 물질로 이루어질 수 있다.
상기 절연층의 상기 제 1 회로층이 형성된 면과 반대측 면에 제 2 회로층을 형성하는 단계; 및 상기 제 2 회로층 상에 빌드업층을 형성하는 단계;를 더 포함할 수 있다.
상기 제 1 금속층의 양면에 접착 테이프를 사용하여 전자부품을 부착할 수 있다.
상기 접착 테이프는 제 1 금속층을 제거하는 단계에서 함께 제거할 수 있다.
본 발명의 다른 일 실시형태는 적어도 일면에 제 1 금속층이 형성된 캐리어 기판을 준비하는 단계; 상기 제 1 금속층의 적어도 일면에 제 1 회로패턴을 포함하는 제 1 회로층 및 전자부품을 형성하는 단계; 상기 제 1 회로층 및 전자부품 상에 절연층을 형성하는 단계; 상기 제 1 회로패턴 및 상기 전자부품의 외부전극이 노출되도록 비아홀을 형성하는 단계; 상기 제 1 회로패턴이 매립되고, 상기 외부전극이 전기적으로 연결되도록 비아 및 패터닝된 금속 도금층을 형성하는 단계; 상기 캐리어 기판에서 상기 제 1 금속층을 박리시키는 단계; 상기 제 1 금속층을 제거하여 제 1 회로층 및 전자부품을 노출시키고, 제 2 회로패턴을 포함하는 제 2 회로층을 형성하는 단계; 상기 전자부품의 노출되는 면 상에 솔더 범프를 형성하는 단계; 및 상기 솔더 범프 상에 표면 실장 부품을 실장하는 단계;를 포함하는 반도체 패키지의 제조방법을 제공한다.
본 발명의 다른 일 실시형태는 절연층; 상기 절연층에 내장된 전자부품; 및 상기 전자부품의 전극에 형성된 솔더 범프;를 포함하는 인쇄회로기판을 제공한다.
상기 전자부품의 적어도 일부에는 솔더 레지스트가 형성될 수 있다.
회로패턴이 랜드 역할을 수행할 수 있도록 제작됨으로써 상기 회로패턴을 비아 내부에 매립시켜 제한된 영역 내에 보다 많은 회로를 형성할 수 있기 때문에 고 밀집도 제품을 생산할 수 있다.
또한, 회로패턴의 폭을 비아의 직경보다 작도록 형성하여 상기 회로패턴의 상면만 외부로 노출되고, 상면을 제외한 나머지 3면이 상기 비아 내부에 매립되어 반도체 패키지의 전기적 특성 및 신뢰성 향상 효과를 도출할 수 있다는 효과가 있다.
전자부품을 내장하여 박형화가 가능하며, 내장되는 전자부품과 표면 실장 부품과의 최단 거리를 구현하여 노이즈를 저감시키고, 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시형태에 따른 인쇄회로기판의 구조를 나타내는 단면도이다.
도 2는 본 발명의 일 실시형태에 따른 반도체 패키지의 구조를 나타내는 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 반도체 패키지의 구조를 나타내는 단면도이다.
도 4 내지 도 14는 본 발명의 일 실시형태에 따른 인쇄회로기판의 제조방법을 순차적으로 나타내는 단면도이다.
도 15 및 도 16은 본 발명의 일 실시형태에 따른 반도체 패키지의 제조방법을 순차적으로 나타내는 단면도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
인쇄회로기판
도 1은 본 발명의 일 실시형태에 따른 인쇄회로기판의 구조를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 인쇄회로기판(1000)은 절연층(140), 상기 절연층(140)의 제 1 면(141)에 상면이 노출되도록 매립되는 제 1 회로패턴(131)을 포함하는 제 1 회로층, 상기 절연층(140)의 제 2 면(142) 상에 형성되는 제 2 회로패턴(132)을 포함하는 제 2 회로층, 상기 제 1 회로패턴(131) 및 제 2 회로패턴(132)을 전기적으로 연결시키며, 상기 제 1 회로패턴(131)이 매립되도록 절연층(140)에 형성된 비아(170) 및 상기 절연층(140)의 내부에 내장되며, 상기 절연층(140)의 제 1 면(141)에 상면이 노출되는 전자부품(180)을 포함한다.
상기 절연층(140)으로는 수지 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
회로기판 분야에서 상기 회로층은 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
노출된 회로층에는 필요에 따라 표면 처리층(미도시됨)이 더 형성될 수 있다.
상기 표면 처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), ENIG(electroless nickel and immersion gold; 무전해 니켈도금/치환금도금), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다.
여기에서, 상기 제 1 회로패턴(131)은 랜드 역할을 수행할 수 있도록 제작됨 으로써 상기 제 1 회로패턴(131)을 상기 비아(170) 내부에 매립시켜, 제한된 영역 내에 보다 많은 회로를 형성할 수 있기 때문에 고 밀집도 제품을 생산할 수 있다.
또한, 상기 제 1 회로패턴(131)의 폭을 상기 비아(170)의 직경과 같거나 작도록 형성하여, 상기 제 1 회로패턴(131)의 상면만 외부로 노출되고, 상면을 제외한 나머지 3면이 상기 비아(170) 내부에 매립되어, 반도체 패키지의 전기적 특성 및 신뢰성 향상 효과를 도출할 수 있다.
상기 비아(170)는 상기 제 1 회로패턴(131)과 동일 물질로 이루어질 수 있으며, 전형적으로 구리(Cu)를 사용하나, 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하다.
그리고 상기 비아(170)의 형상을 본 도면에서는 하면으로 갈수록 직경이 커지는 테이퍼 형상으로 나타내었으나, 하면으로 갈수록 직경이 작아지는 테이퍼 형상, 원통형상 등 당업계에 공지된 모든 형상의 비아가 형성되는 것 역시 가능하다.
또한, 상기 제 1 회로패턴(131)의 노출된 상면의 높이는 상기 절연층(140)과 같거나 낮게 형성될 수 있으며, 제 1 회로패턴(131)이 낮게 형성될 경우 단차가 형성될 수 있다.(점선 A 참조)
이때, 상기 형성된 단차로 인하여 제 1 회로패턴(131) 위에 솔더범프(200)를 형성하기 위한 리플로우 공정 시 솔더가 고정되어 인접한 솔더와 브릿지 되는 현상을 방지하는 효과를 도출할 수 있다.
상기 전자부품(180)의 노출된 상면의 높이는 상기 절연층(140)의 높이와 같거나 낮게 위치하도록 내장될 수 있다.
상기 전자부품(180)의 노출된 상면의 외부전극(181)에 솔더 범프(200)가 직접 형성되고, 상기 솔더 범프(200) 상에 외부 실장 소자가 형성될 수 있다.
종래에는 내장된 전자부품을 비아를 통해 연결하고, 비아 상에 솔더 범프를 형성하여 외부 실장 소자와 연결하였으나, 본 발명의 일 실시형태에 따르면 내장되는 전자부품이 외부 실장 소자와 솔더 범프를 통해 직접 연결시킴에 따라 최단 거리를 확보할 수 있어 전기적 특성을 향상시킬 수 있다.
상기 전자부품(180)의 하면에는 비아가 형성되어 외부전극(181) 및 제 2 회로패턴(132)을 전기적으로 연결시킬 수 있다.
상기 인쇄회로기판의 표면에는 제 1 회로층 및 제 2 회로층 중 접속 패드용 회로패턴 및 상기 전자부품(180)의 외부전극(181)을 노출시키도록 형성된 솔더 레지스트(300)가 형성될 수 있다.
도 2는 본 발명의 일 실시형태에 따른 반도체 패키지의 구조를 나타내는 단면도이다.
도 2를 참조하면, 본 발명의 일 실시형태에 따른 반도체 패키지(2000)는 절연층(140), 상기 절연층(140)의 제 1 면(141)에 상면이 노출되도록 매립되는 제 1 회로패턴(131)을 포함하는 제 1 회로층, 상기 절연층(140)의 제 2 면(142) 상에 형성되는 제 2 회로패턴(132)을 포함하는 제 2 회로층, 상기 제 1 회로패턴(131) 및 제 2 회로패턴(132)을 전기적으로 연결시키며, 상기 제 1 회로패턴(131)이 매립되도록 절연층(140)에 형성된 비아(170), 상기 절연층(140)의 내부에 내장되며, 상기 절연층(140)의 제 1 면(141)에 외부전극(181)이 노출되는 적층형 전자부품(180), 상기 외부전극(181) 상에 형성된 솔더 범프(200) 및 상기 솔더 범프(200) 상에 형성되어 실장되는 표면 실장 부품(500)을 포함하는 반도체 패키지를 제공한다.
상기 표면 실장 부품(500)은 인쇄회로기판과 전기적으로 연결되어 일정한 기능을 담당할 수 있는 부품으로 예를 들면, 직접 회로 칩(IC)과 같이 인쇄 회로 기판에 실장 될 수 있는 전자부품을 말한다.
상기 도면에서는 표면 실장 부품(500)의 기타 상세한 구성요소를 생략하고 개략적으로 나타내었으나, 당업계에 공지된 모든 구조의 전자부품이 특별히 한정되지 않고, 사용될 수 있다.
도 3은 본 발명의 일 실시형태에 따른 반도체 패키지의 구조를 나타내는 단면도이다.
도 3을 참조하면, 본 발명의 일 실시형태에 따른 반도체 패키지(3000)는 상기 절연층(140)의 제 2면(142)에 적층되는 빌드업 층(600)을 더 포함할 수 있다.
이때, 상기 절연층(140) 제 2 면(142)에 적층되는 빌드업 층(600)은 본 도면에서는 빌드업 절연층과 빌드업 회로층을 포함하여, 2층으로 나타내었으나, 3층, 4층 또는 당업자가 활용할 수 있는 범위 내에서 형성되는 것 역시 가능하다.
인쇄회로기판의 제조방법
도 4 내지 도 14는 본 발명의 일 실시형태에 따른 인쇄회로기판의 제조방법을 순차적으로 나태내는 공정 흐름도이다.
도 4를 참조하면, 먼저 캐리어 기판(101)을 준비한다.
캐리어 기판(101)은 코어(112), 코어(112) 양면에 형성된 금속층(111) 및 각 금속층(111) 상에 형성된 제 1 금속층(110)을 포함할 수 있다.
금속층(111) 및 제 1 금속층(110)은 구리(Cu)일 수 있으나, 특별히 이에 한정하지 않는다. 금속층(111)과 제 1 금속층(110)의 접합면 중 적어도 일면은 분리가 용이하도록 표면처리될 수 있다.
도 5를 참조하면, 상기 제 1 금속층(110) 상에 회로 형성용 개구부(121)를 갖는 레지스트 층(120)을 형성할 수 있다.
상기 레지스트 층(120)은 통상의 감광성 레지스트 필름으로서, 드라이 필름 레지스트 등을 사용할 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 6을 참조하면, 상기 회로 형성용 개구부(121)에 금속을 충진하여, 예를 들어 도금 등의 공정을 적용하여 제 1 회로패턴(131)을 포함하는 제 1 회로층을 형성할 수 있다.
상기 회로층은 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리(Cu)를 사용하는 것이 전형적이다.
도 7을 참조하면, 제 1 회로층을 형성한 후 상기 회로 형성용 레지스트 층(120)을 제거할 수 있다.
도 8을 참조하면, 상기 제 1 금속층(110) 상에 전자부품(180)을 형성할 수 있다. 전자부품(180)은 접착 테이프(80) 등의 접착제를 사용하여 고정시킬 수 있다.
도 9를 참조하면, 상기 제 1 회로층 및 전자부품(180) 상에 절연층(140) 및 제 2 금속층(150)을 순차적으로 형성할 수 있다.
상기 절연층(140)으로는 수지 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 10을 참조하면, 상기 제 1 회로패턴(131) 및 전자부품(180)의 외부전극(181)이 노출되도록 상기 제 2 금속층(150) 및 절연층(140)에 비아홀(160)을 형성할 수 있다.
이때, 상기 비아홀(160)은 기계적 드릴 또는 레이져 드릴을 사용하여 형성할 수 있으나, 특별히 이에 한정되는 것은 아니다. 여기에서, 상기 레이져 드릴은 CO2 레이져 또는 YAG 레이져 일 수 있으나, 특별히 이에 한정되는 것은 아니다.
그리고 상기 비아(160)의 형상을 본 도면에서는 하면으로 갈수록 직경이 작아지는 테이퍼 형상으로 나타내었으나, 하면으로 갈수록 직경이 커지는 테이퍼 형상, 원통형상 등 당업계에 공지된 모든 형상의 비아가 형성되는 것 역시 가능하다.
여기에서, 비아홀(160) 형성 시 상기 제 1 회로패턴(131)의 폭은 상기 비아홀(160)의 직경과 동일하거나 작도록 형성할 수 있다.
도 11을 참조하면, 상기 제 1 회로패턴(131)이 매립되고, 상기 전자부품(180)의 외부전극(181)이 전기적으로 연결되도록 비아(170) 및 패터닝된 금속 도금층(132a)을 형성할 수 있다.
여기서 비아(170)를 채우는 금속물질은 상기 매립된 제 1 회로패턴(131)과 동일 물질로 형성할 수 있다.
이때, 상기 비아홀(160) 내부에 랜드를 대신하는 상기 제 1 회로패턴(131)이 존재하기 때문에 금속물질 충전 시 비아필에 유리한 효과를 가져올 수 있다.
이때, 상기 제 1 회로패턴(131)의 상면만 외부로 노출되고, 상면을 제외한 나머지 면이 상기 비아(170) 내부에 매립되어, 반도체 패키지의 전기적 특성 및 신뢰성 향상 효과를 도출할 수 있다.
또한, 상기 제 1 회로패턴(131)은 랜드 역할을 수행할 수 있도록 제작됨으로써, 상기 제 1 회로패턴(131)을 상기 비아홀(160) 내부에 매립시켜, 제한된 영역 내에 보다 많은 회로를 형성할 수 있기 때문에 고 밀집도 제품을 생산할 수 있다.
도 12를 참조하면, 상기 금속층(111)과 상기 제 1 금속층(110)을 박리시킬 수 있다.
이때, 블레이드를 사용하여 박리시킬 수 있으나, 이에 한정되지 않으며 당업계에 공지된 모든 방법이 사용될 수 있다.
도 13을 참조하면, 상기 제 1 금속층(110) 및 제 2 금속층(150)을 제거하여 제 1 회로층 및 전자부품(180)을 노출시키고, 제 2 회로패턴(132)을 포함하는 제 2 회로층을 형성할 수 있다.
상기 제 1 금속층(110) 및 상기 제 2 금속층(150)을 제거할 시 에칭 공정을 이용할 수 있으나, 특별히 이에 한정하지 않는다.
상기 제 1 금속층(110)의 에칭 과정에서 상기 제 1 회로패턴(131)의 노출되는 상면의 높이는 상기 절연층(140)의 높이와 같거나 낮게 형성될 수 있다. 이때, 제 1 회로패턴(131)이 낮게 형성될 경우 단차가 형성될 수 있다.
여기에서, 상기 형성된 단차로 인하여 제 1 회로패턴(131) 위에 솔더범프(200)를 형성하기 위한 리플로우 공정시 솔더가 고정되어 인접한 솔더와 브릿지 되는 현상을 방지하는 효과를 도출할 수 있다.
상기 제 1 금속층(110)을 제거한 후, 전자부품(180)을 고정시키기 위해 사용한 접착 테이프(80)를 박리하여 제거할 수 있다.
전자부품(180)의 노출된 상면의 높이는 상기 절연층(140)의 높이와 같거나 낮게 위치하도록 내장 형성될 수 있다.
상기 제 2 금속층(150)은 통상의 플레시 에칭을 통하여 금속 도금층(132a)이 형성되지 않은 부분만 선택적으로 제거될 수 있다.
도시되지는 않았으나, 상기 절연층(140)의 제 2 면(142)에 적층 되는 빌드업 층을 형성 할 수 있다.
이때, 상기 절연층 제 2 면(142)에 적층 되는 빌드업층(600)은 본 도면에서는 2층으로 나타내었으나, 3층, 4층 또는 당업자가 활용할 수 있는 범위 내에서 형성되는 것 역시 가능하다.
도 14를 참조하면, 상기 제 1 회로층 및 제 2 회로층 중 접속패드용 회로패턴을 노출시키도록 상기 절연층(140)의 양면에 솔더 레지스트(300)를 형성할 수 있다.
도 15 및 도 16을 참조하면, 상기 전자부품(180)의 노출된 상면의 외부전극(181) 상에 솔더 범프(200)를 직접 형성하고, 상기 솔더 범프(200) 상에 표면 실장 부품(500)을 형성할 수 있다.
종래에는 내장된 전자부품을 비아를 통해 연결하고, 비아 상에 솔더 범프를 형성하여 외부 실장 소자와 연결하였으나, 본 발명의 일 실시형태에 따르면 내장되는 전자부품이 외부 실장 소자와 솔더 범프를 통해 직접 연결시킴에 따라 최단 거리를 확보할 수 있어 전기적 특성을 향상시킬 수 있다.
상기 표면 실장 부품(500)은 인쇄 회로 기판과 전기적으로 연결되어 일정한 기능을 담당할 수 있는 부품으로 예를 들면, 직접 회로 칩(IC)과 같이 인쇄 회로 기판에 실장될 수 있는 전자부품일 수 있다.
상기 도면에서는 표면 실장 부품(500)의 기타 상세한 구성요소를 생략하고 개략적으로 나타내었으나, 당업계에 공지된 모든 구조의 표면 실장 부품이 특별히 한정되지 않고 사용될 수 있다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 실시예에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석 되지 아니한다.
101 : 캐리어 기판 160 : 비아홀
110 : 제 1 금속층 170 : 비아
120 : 회로 형성용 레지스트 180 : 전자부품
121 : 회로 형성용 개구부 181 : 외부전극
131 : 제 1 회로패턴 200 : 솔더 범프
132 : 제 2 회로패턴 300 : 솔더 레지스트
140 : 절연층 500 : 표면 실장 부품
141 : 절연층 제 1면 600 : 빌드업층
142 : 절연층 제 2면 1000 : 인쇄회로기판
2000, 3000 : 반도체 패키지

Claims (22)

  1. 절연층;
    상기 절연층의 제 1 면에 상면이 노출되도록 매립되는 제 1 회로패턴을 포함하는 제 1 회로층;
    상기 절연층의 제 2 면 상에 형성되는 제 2 회로패턴을 포함하는 제 2 회로층;
    상기 제 1 회로패턴 및 제 2 회로패턴을 전기적으로 연결시키며, 상기 제 1 회로패턴이 매립되도록 절연층에 형성된 비아; 및
    상기 절연층의 내부에 내장되며, 상기 절연층의 제 1 면에 상면이 노출되는 전자부품;
    을 포함하는 인쇄회로기판.
  2. 제 1항에 있어서,
    상기 제 1 회로패턴의 높이는 상기 절연층의 높이와 동일하거나 낮은 인쇄회로기판.
  3. 제 1항에 있어서,
    상기 제 1 회로패턴은 랜드 역할을 하는 인쇄회로기판.
  4. 제 1항에 있어서,
    상기 제 1 회로패턴의 폭은 상기 비아의 직경과 같거나 작은 인쇄회로기판.
  5. 제 1항에 있어서,
    상기 제 1 회로패턴 및 비아는 동일한 물질로 이루어진 인쇄회로기판.
  6. 제 1항에 있어서,
    상기 전자부품의 상면이 상기 절연층의 높이와 동일하거나 낮게 위치하도록 내장되는 인쇄회로기판.
  7. 제 1항에 있어서,
    상기 전자부품의 하면에는 비아가 형성되어 제 2 회로패턴과 전기적으로 연결되는 인쇄회로기판.
  8. 제 1항에 있어서,
    상기 전자부품의 노출되는 면 상에 형성된 솔더 범프; 및
    상기 솔더 범프 상에 형성되어 실장되는 외부 실장 소자;
    를 포함하는 인쇄회로기판.
  9. 제 1항에 있어서,
    상기 제 1 회로층 및 제 2 회로층 중 접속 패드용 회로패턴 및 상기 전자부품의 외부전극을 노출시키도록 형성된 솔더 레지스트;
    를 포함하는 인쇄회로기판.
  10. 제 1항에 있어서,
    상기 절연층의 제 2 면에 적층되는 빌드업층;
    을 포함하는 인쇄회로기판.
  11. 절연층;
    상기 절연층의 제 1 면에 상면이 노출되도록 매립되는 제 1 회로패턴을 포함하는 제 1 회로층;
    상기 절연층의 제 2 면 상에 형성되는 제 2 회로패턴을 포함하는 제 2 회로층;
    상기 제 1 회로패턴 및 제 2 회로패턴을 전기적으로 연결시키며, 상기 제 1 회로패턴이 매립되도록 절연층에 형성된 비아;
    상기 절연층의 내부에 내장되며, 상기 절연층의 제 1 면에 외부전극이 노출되는 적층형 전자부품;
    상기 외부전극 상에 형성된 솔더 범프; 및
    상기 솔더 범프 상에 형성되어 실장되는 표면 실장 부품;
    을 포함하는 반도체 패키지.
  12. 적어도 일면에 제 1 금속층이 형성된 캐리어 기판을 준비하는 단계;
    상기 제 1 금속층의 적어도 일면에 제 1 회로패턴을 포함하는 제 1 회로층 및 전자부품을 형성하는 단계;
    상기 제 1 회로층 및 전자부품 상에 절연층을 형성하는 단계;
    상기 제 1 회로패턴 및 상기 전자부품의 외부전극이 노출되도록 비아홀을 형성하는 단계;
    상기 제 1 회로패턴이 매립되고, 상기 외부전극이 전기적으로 연결되도록 비아 및 패터닝된 금속 도금층을 형성하는 단계;
    상기 캐리어 기판에서 상기 제 1 금속층을 박리시키는 단계; 및
    상기 제 1 금속층을 제거하여 제 1 회로층 및 전자부품을 노출시키는 단계;
    를 포함하는 인쇄회로기판의 제조방법.
  13. 제 12항에 있어서,
    상기 제 1 회로패턴의 높이는 상기 절연층의 높이와 동일하거나 낮도록 형성되는 인쇄회로기판의 제조방법.
  14. 제 12항에 있어서,
    상기 제 1 회로패턴은 랜드 역할을 하는 인쇄회로기판의 제조방법.
  15. 제 12항에 있어서,
    상기 제 1 회로패턴의 폭은 상기 비아의 직경과 같거나 작게 형성하는 인쇄회로기판의 제조방법.
  16. 제 12항에 있어서,
    상기 비아와 상기 제 1 회로패턴은 동일한 물질로 이루어진 인쇄회로기판의 제조방법.
  17. 제 12항에 있어서,
    상기 절연층의 상기 제 1 회로층이 형성된 면과 반대측 면에 제 2 회로층을 형성하는 단계; 및
    상기 제 2 회로층 상에 빌드업층을 형성하는 단계;
    를 더 포함하는 인쇄회로기판의 제조방법.
  18. 제 12항에 있어서,
    상기 제 1 금속층의 양면에 접착 테이프를 사용하여 전자부품을 부착하는 인쇄회로기판의 제조방법.
  19. 제 18항에 있어서,
    상기 접착 테이프는 제 1 금속층을 제거하는 단계에서 함께 제거하는 인쇄회로기판의 제조방법.
  20. 적어도 일면에 제 1 금속층의 형성된 캐리어 기판을 준비하는 단계;
    상기 제 1 금속층의 양면에 제 1 회로패턴을 포함하는 제 1 회로층 및 전자부품을 형성하는 단계;
    상기 제 1 회로층 및 전자부품 상에 절연층을 형성하는 단계;
    상기 제 1 회로패턴 및 상기 전자부품의 외부전극이 노출되도록 비아홀을 형성하는 단계;
    상기 제 1 회로패턴이 매립되고, 상기 외부전극이 전기적으로 연결되도록 비아 및 패터닝된 금속 도금층을 형성하는 단계;
    상기 캐리어 기판에서 상기 제 1 금속층을 박리시키는 단계;
    상기 제 1 금속층을 제거하여 제 1 회로층 및 전자부품을 노출시키는 단계;
    상기 전자부품의 노출되는 면 상에 솔더 범프를 형성하는 단계; 및
    상기 솔더 범프 상에 표면 실장 부품을 실장하는 단계;
    를 포함하는 반도체 패키지의 제조방법.
  21. 절연층;
    상기 절연층에 내장된 전자부품; 및
    상기 전자부품의 전극에 형성된 솔더 범프;
    를 포함하는 인쇄회로기판.
  22. 제 21항에 있어서,
    상기 전자부품의 적어도 일부에 솔더 레지스트가 형성된 인쇄회로기판.
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