JP2014239218A - 半導体パッケージ基板及び半導体パッケージ基板の製造方法 - Google Patents

半導体パッケージ基板及び半導体パッケージ基板の製造方法 Download PDF

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Abstract

【課題】アンダーフィル（Ｕｎｄｅｒｆｉｌｌ）材料の流れ性を改善するとともに、半導体チップと基板との接続信頼性及び高速信号に対する電気的特性を向上させることができる半導体パッケージ基板及び半導体パッケージ基板の製造方法を提供する。
【解決手段】本発明の半導体パッケージ基板１００は、絶縁層１１１と、絶縁層１１１の一面に形成され、バンプパッド１３２を有する第１回路層１３０と、バンプパッド１３２に形成され、バンプパッド１３２と一体に形成されたポストバンプ１６０と、絶縁層１１１及び第１回路層１３０に形成され、バンプパッド１３２及びポストバンプ１６０を露出させる第１開口部１７１が形成された第１ソルダーレジスト層１７０と、を含むものである。
【選択図】図１

Description

本発明は、半導体パッケージ基板及び半導体パッケージ基板の製造方法に関する。
電子産業の発達に伴い、多くの電子機器に半導体チップを搭載する半導体パッケージの使用が急増している。殆どの半導体パッケージは、ワイヤボンディング（Ｗｉｒｅ ｂｏｎｄｉｎｇ）を用いて半導体チップと基板とを連結してなるＢＯＣ（Ｂｏａｒｄ Ｏｎ Ｃｈｉｐ）構造を有する。ＢＯＣ構造に用いられる基板は、半導体チップの特性のため、半導体チップの端子が中央に位置し、信号処理速度の増加のために端子と直接連結される構造に形成される。すなわち、基板の下部に半導体チップを付着し、端子が位置する部分にスロット（Ｓｌｏｔ）を形成して、スロットを介して半導体チップと基板とをワイヤボンディングすることができる。
半導体を製造する技術が急激に発展するにつれて、半導体パッケージの容量も増加しており、信号処理速度を増加させることが要求されている。半導体パッケージの容量の増加により、ＢＯＣ構造の半導体パッケージが単層から多層へ変化しており、これによってワイヤ（Ｗｉｒｅ）における信号損失が発生している。
信号処理速度を増加させるために、半導体パッケージにフリップチップボンディング（Ｆｌｉｐ Ｃｈｉｐ Ｂｏｎｄｉｎｇ）構造を適用している（例えば、特許文献１参照）。
しかし、フリップチップボンディング構造の半導体パッケージは、基板と半導体チップとの間の空間（Ｇａｐ）が足りないため、アンダーフィル（Ｕｎｄｅｒｆｉｌｌ）材料の流れ性が劣る。また、フリップチップボンディング構造の半導体パッケージは、基板と半導体チップとの間の接続信頼性に関する問題点もある。
米国特許第６１７７７３１号明細書
本発明の一目的は、アンダーフィル（Ｕｎｄｅｒｆｉｌｌ）材料の流れ性が改善された半導体パッケージ基板及び半導体パッケージ基板の製造方法を提供することにある。
本発明の他の目的は、半導体チップと基板との接続信頼性が向上された半導体パッケージ基板及び半導体パッケージ基板の製造方法を提供することにある。
本発明のさらに他の目的は、高速信号に対する電気的特性が向上された半導体パッケージ基板及び半導体パッケージ基板の製造方法を提供することにある。
本発明の実施例によれば、絶縁層と、絶縁層の一面に形成され、バンプパッドを有する第１回路層と、バンプパッドに形成され、バンプパッドと一体に形成されたポストバンプと、絶縁層及び第１回路層に形成され、バンプパッド及びポストバンプを露出させる第１開口部が形成された第１ソルダーレジスト層と、を含む半導体パッケージ基板が提供される。
バンプパッドとポストバンプは、同一の物質で形成されることができる。
本発明の実施例による半導体パッケージ基板は、第１開口部を介して露出されたバンプパッド及びポストバンプ上に形成された第１表面処理層をさらに含むことができる。
本発明の実施例による半導体パッケージ基板は、絶縁層の他面に形成され、接続パッドを有する第２回路層をさらに含むことができる。
本発明の実施例による半導体パッケージ基板は、絶縁層を貫通し、第１回路層と第２回路層とを電気的に連結する貫通ビアをさらに含むことができる。
貫通ビアは、バンプパッドと接続パッドとを電気的に連結することができる。
本発明の実施例による半導体パッケージ基板は、絶縁層の他面及び第２回路層に形成され、接続パッドを露出させる第２開口部が形成された第２ソルダーレジスト層をさらに含むことができる。
本発明の実施例による半導体パッケージ基板は、第２開口部を介して露出された接続パッド上に形成された第２表面処理層をさらに含むことができる。
ポストバンプは、第１ソルダーレジスト層の一面より突出するように形成されることができる。
本発明の実施例によれば、絶縁層を準備する段階と、絶縁層の一面にバンプパッドを有する第１回路層を形成する段階と、バンプパッド上にポストバンプを形成する段階と、バンプパッド及びポストバンプを露出させる第１開口部を有する第１ソルダーレジスト層を形成する段階と、を含む半導体パッケージ基板の製造方法が提供される。
ポストバンプを形成する段階で、ポストバンプはバンプパッドと同一の物質で形成することができる。
本発明の実施例による半導体パッケージ基板の製造方法は、第１ソルダーレジスト層を形成する段階の後に、第１開口部を介して露出されたバンプパッド及びポストバンプ上に第１表面処理層を形成する段階をさらに含むことができる。
第１回路層を形成する段階で、絶縁層の他面に接続パッドを有する第２回路層を形成する段階を含むことができる。
第１回路層を形成する段階で、絶縁層を貫通し、第１回路層と第２回路層とを電気的に連結する貫通ビアを形成する段階をさらに含むことができる。
貫通ビアは、バンプパッドと接続パッドとを電気的に連結するように形成することができる。
本発明の実施例による半導体パッケージ基板の製造方法は、第２回路層を形成する段階の後に、絶縁層の他面及び第２回路層に、接続パッドを露出させる第２開口部を有する第２ソルダーレジスト層を形成する段階をさらに含むことができる。
本発明の実施例による半導体パッケージ基板の製造方法は、第２ソルダーレジスト層を形成する段階の後に、第２開口部を介して露出された接続パッド上に第２表面処理層を形成する段階をさらに含むことができる。
本発明の実施例による半導体パッケージ基板の製造方法は、第２回路層を形成する段階の後に、接続パッド上にソルダーボールを形成する段階をさらに含むことができる。
本発明の実施例による半導体パッケージ基板及び半導体パッケージ基板の製造方法によれば、アンダーフィル（Ｕｎｄｅｒｆｉｌｌ）材料の流れ性を改善することができる。
本発明の実施例による半導体パッケージ基板及び半導体パッケージ基板の製造方法によれば、半導体チップと基板との接続信頼性を向上させることができる。
本発明の実施例による半導体パッケージ基板及び半導体パッケージ基板の製造方法によれば、高速信号に対する電気的特性を向上させることができる。
本発明の実施例による半導体パッケージ基板の例示図である。 本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。 本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。 本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。 本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。 本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。 本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。 本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。 本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。 本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。 本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。 本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。 本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。 本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。 本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。 本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。 本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。
本発明の目的、特定の長所及び新規の特徴は、添付図面に係る以下の詳細な説明及び好ましい実施例によってさらに明らかになるであろう。本明細書において、各図面の構成要素に参照番号を付け加えるに際し、同一の構成要素に限っては、たとえ異なる図面に示されても、できるだけ同一の番号を付けるようにしていることに留意しなければならない。また、「一面」、「他面」、「第１」、「第２」などの用語は、一つの構成要素を他の構成要素から区別するために用いられるものであり、構成要素が前記用語によって限定されるものではない。以下、本発明を説明するにあたり、本発明の要旨を不明瞭にする可能性がある係る公知技術についての詳細な説明は省略する。
以下、添付図面を参照して、本発明の好ましい実施例を詳細に説明する。
（半導体パッケージ基板）
図１は、本発明の実施例による半導体パッケージ基板の例示図である。
図１を参照すれば、半導体パッケージ基板１００は、絶縁層１１１と、第１回路層１３０と、第２回路層１４０と、ポストバンプ１６０と、貫通ビア１５０と、第１ソルダーレジスト層１７０と、第２ソルダーレジスト層１８０と、第１表面処理層１９１と、第２表面処理層１９２と、を含むことができる。
絶縁層１１１は、印刷回路基板の絶縁層として用いられる樹脂絶縁層であることができる。また、絶縁層１１１は、半導体基板の絶縁層として用いられるセラミック絶縁層であることができる。
樹脂絶縁層としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂であることができる。または、樹脂絶縁層は、エポキシ樹脂にガラス繊維または無機フィラーなどの補強材が含浸された樹脂、例えば、プリプレグであることができる。または、樹脂絶縁層として光硬化性樹脂などを用いることができるが、特にこれに限定されるものではない。
本発明の実施例では、単一層の絶縁層１１１が形成されたことを図示したが、これに限定されるものではない。すなわち、絶縁層１１１の内部には、一つ以上の内部回路層（不図示）をさらに形成することができる。
第１回路層１３０は、絶縁層１１１の一面に形成することができる。第１回路層１３０は、第１回路パターン１３１及びバンプパッド１３２を含むことができる。バンプパッド１３２は、ポストバンプ１６０を介して半導体チップ（不図示）と電気的に連結することができる。本発明の実施例によるバンプパッド１３２は、末梢型（Ｐｅｒｉｐｈｅｒａｌ Ｔｙｐｅ）に形成することができる。
第１回路層１３０は、電気伝導性の金属で形成することができ、例えば、銅で形成することができる。しかし、第１回路層１３０の材質は、銅に限定されず、回路基板分野で回路用として用いられる伝導性金属であれば制限されずに適用可能である。
第２回路層１４０は、絶縁層１１１の他面に形成することができる。第２回路層１４０は、第２回路パターン１４１及び接続パッド１４２を含むことができる。接続パッド１４２には、外部接続端子（不図示）を直接接続することができる。
ここで、外部接続端子（不図示）は、ソルダーボールであることができる。第２回路層１４０は、電気伝導性の金属で形成することができ、例えば、銅で形成することができる。しかし、第２回路層１４０の材質は、銅に限定されず、回路基板分野で回路用として用いられる伝導性金属であれば制限されずに適用可能である。
貫通ビア１５０は、絶縁層１１１を貫通するように形成することができる。貫通ビア１５０は、絶縁層１１１の一面に形成された第１回路層１３０と他面に形成された第２回路層１４０との間の電気的導通のために形成されるものである。例えば、貫通ビア１５０は、バンプパッド１３２と接続パッド１４２とを電気的に連結することができる。
ポストバンプ１６０は、バンプパッド１３２に形成することができる。ポストバンプ１６０は、半導体パッケージ基板１００に実装される半導体チップ（不図示）とフリップチップボンディング（Ｆｌｉｐ ｃｈｉｐ ｂｏｎｄｉｎｇ）することができる。ポストバンプ１６０は、第１回路層１３０と同一の材質で形成することができ、特に、バンプパッド１３２と同一の材質で形成することができる。
第１回路層１３０、第２回路層１４０、及び貫通ビア１５０と絶縁層１１１との間には、シード層１２０を形成することができる。シード層１２０は、第１回路層１３０、第２回路層１４０、及び貫通ビア１５０を形成する工法に応じて選択的に形成することができる。
第１ソルダーレジスト層１７０は、絶縁層１１１の一面及び第１回路層１３０上に形成することができる。第１ソルダーレジスト層１７０は、第１回路層１３０を保護し、電気的絶縁のために形成されるものである。第１ソルダーレジスト層１７０は、第１回路パターン１３１を埋め込むように形成することができる。第１ソルダーレジスト層１７０は、ポストバンプ１６０を外部に露出させる第１開口部１７１を有することができる。
第１開口部１７１は、ポストバンプ１６０とともにバンプパッド１３２を外部に露出させることができる。第１開口部１７１によりバンプパッド１３２の露出される程度は、当業者によって容易に変更され得る。
第２ソルダーレジスト層１８０は、絶縁層１１１の他面及び第２回路層１４０上に形成することができる。第２ソルダーレジスト層１８０は、第２回路層１４０を保護し、電気的絶縁のために形成されるものである。第２ソルダーレジスト層１８０は、第２回路パターン１４１を埋め込むように形成することができる。第２ソルダーレジスト層１８０は、接続パッド１４２を外部に露出させる第２開口部１８１を有することができる。
第１表面処理層１９１は、第１ソルダーレジスト層１７０の第１開口部１７１により露出されたポストバンプ１６０及びバンプパッド１３２に形成することができる。また、第２表面処理層１９２は、第２ソルダーレジスト層１８０の第２開口部１８１により露出された接続パッド１４２に形成することができる。
第１表面処理層１９１及び第２表面処理層１９２は、当業界で公知された方法であれば特に限定されず、例えば、電解金めっき（Ｅｌｅｃｔｒｏ Ｇｏｌｄ Ｐｌａｔｉｎｇ）、無電解金めっき（Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ Ｐｌａｔｉｎｇ）、ＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）または無電解スズめっき（Ｉｍｍｅｒｓｉｏｎ Ｔｉｎ Ｐｌａｔｉｎｇ）、無電解銀めっき（Ｉｍｍｅｒｓｉｏｎ Ｓｉｌｖｅｒ Ｐｌａｔｉｎｇ）、ＤＩＧめっき（Ｄｉｒｅｃｔ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ Ｐｌａｔｉｎｇ）、ＨＡＳＬ（Ｈｏｔ Ａｉｒ Ｓｏｌｄｅｒ Ｌｅｖｅｌｉｎｇ）などにより形成することができる。
第１表面処理層１９１及び第２表面処理層１９２は、当業者によって選択的に形成することができる。
本発明の実施例によれば、ポストバンプ１６０は、第１ソルダーレジスト層１７０の一面より突出するように形成することができる。このように形成されたポストバンプ１６０により、後で実装される半導体チップ（不図示）と半導体パッケージ基板１００との間の空間（Ｇａｐ）を確保することができる。これにより、十分な空間が確保されるため、アンダーフィル（Ｕｎｄｅｒｆｉｌｌ）を行う際に、半導体パッケージ基板１００と半導体チップ（不図示）との間におけるアンダーフィル（Ｕｎｄｅｒｆｉｌｌ）材料の流れ性を向上させることができる。
また、フリップチップボンディングを行う際に、半導体パッケージ基板１００のポストバンプ１６０と半導体チップ（不図示）のバンプまたはパッドとを直接接続することができる。これにより、従来の半導体チップ（不図示）のバンプのみで半導体パッケージに接触される場合に比べ、接続信頼性を向上させることができる。また、接続信頼性の向上により、別の金めっき引込線を形成しなくてもよいため、金めっき引込線によるノイズの発生を防止することができる。したがって、ノイズの発生による信号損失が最小化され、高速信号に対する電気的特性を向上させることができる。
（半導体パッケージ基板の製造方法）
図２から図１７は、本発明の実施例による半導体パッケージ基板の製造方法を示した例示図である。
図２を参照すれば、ベース基板１１０が提供される。本発明の実施例におけるベース基板１１０は、絶縁層１１１及び絶縁層１１１の両面に積層された銅箔１１２からなる銅張積層板（ＣＣＬ）であることができる。しかし、ベース基板１１０として銅張積層板を用いることは、一実施例にすぎず、これに限定されるものではない。すなわち、ベース基板１１０は、層間絶縁素材として通常的に用いられる複合高分子樹脂であることができる。
例えば、ベース基板１１０としてプリプレグを採用することで、印刷回路基板をさらに薄く製作することができる。または、ベース基板１１０としてＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ ｕｐ Ｆｉｌｍ）を採用することで、微細回路を容易に具現することができる。その他にも、ベース基板１１０として、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などのエポキシ系樹脂を用いることができるが、特にこれに限定されるものではない。
また、本発明の実施例では、ベース基板１１０が単一の絶縁層で構成されたことを図示したが、本発明はこれに限定されない。すなわち、ベース基板１１０は、一層以上の絶縁層と内部回路層を含むことができる。
図３を参照すれば、絶縁層１１１に貫通ビアホール１１３を形成することができる。先ず、ベース基板（図２の１１０）に形成された銅箔（図２の１１２）を除去することができる。この際、銅箔（図２の１１２）は通常のエッチング方法で除去することができる。このように銅箔（図２の１１２）が除去された絶縁層１１１に貫通ビアホール１１３を形成することができる。
この際、絶縁層１１１の両面を貫通するように貫通ビアホール１１３を形成することができる。このように形成された貫通ビアホール１１３は、後で絶縁層１１１の両面に形成される回路層間の電気的導通のための貫通ビアとなることができる。貫通ビアホール１１３は、ＣＮＣドリルまたはレーザードリルなどにより形成することができる。
図４を参照すれば、絶縁層１１１にシード層１２０を形成することができる。この際、絶縁層１１１の両面だけでなく、貫通ビアホール１１３の内壁にもシード層１２０を形成することができる。シード層１２０は、電解めっきのための引込線の役割のために形成されるものである。シード層１２０の形成方法は、特に限定されるものではなく、当業界で公知された通常の方法で形成することができる。
例えば、シード層１２０は、無電解めっき法などの湿式めっき法またはスパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）などの乾式めっき法で形成することができる。シード層１２０は、電気伝導性の金属で形成することができ、例えば、銅で形成することができる。しかし、シード層１２０の材質が銅に限定されるものではない。
図５を参照すれば、シード層１２０に第１めっきレジスト２１０及び第２めっきレジスト２２０を形成することができる。
第１めっきレジスト２１０は、絶縁層１１１の一面に形成されたシード層１２０上に形成することができる。この際、第１めっきレジスト２１０は、後で第１回路層１３０が形成されるべき領域を露出させる第１めっき開口部２１１を有するようにパターニングすることができる。
第２めっきレジスト２２０は、絶縁層１１１の他面に形成されたシード層１２０上に形成することができる。この際、第２めっきレジスト２２０は、後で第２回路層１４０が形成されるべき領域を露出させる第２めっき開口部２２１を有するようにパターニングすることができる。
例えば、第１めっきレジスト２１０及び第２めっきレジスト２２０は、ドライフィルム（Ｄｒｙ Ｆｉｌｍ）で形成することができる。また、第１めっき開口部２１１及び第２めっき開口部２２１は、ドライフィルムを露光及び現像することでパターニングすることができる。
図６及び図７を参照すれば、シード層１２０に、第１回路層１３０及び第２回路層１４０を形成することができる。
第１回路層１３０は、第１めっきレジスト２１０の第１めっき開口部（図５の２１１）に形成することができる。また、第２回路層１４０は、第２めっきレジスト２２０の第２めっき開口部（図５の２２１）に形成することができる。
第１回路層１３０及び第２回路層１４０は、電気伝導性の金属で形成することができ、例えば、銅で形成することができる。しかし、第１回路層１３０及び第２回路層１４０の材質は銅に限定されず、回路基板分野で回路用として用いられる伝導性金属であれば制限されずに適用可能である。
第１回路層１３０及び第２回路層１４０は、シード層１２０を引込線として用いて、電解めっき法で形成することができる。
本発明の実施例において、第１回路層１３０及び第２回路層１４０の形成方法として無電解めっき及び電解めっき法を例として説明したが、これに限定されるものではない。すなわち、第１回路層１３０及び第２回路層１４０の形成方法は、回路層を形成するための通常の方法であれば限定されずに適用可能である。
このように形成した第１回路層１３０は、第１回路パターン１３１及びバンプパッド１３２を含むことができる。バンプパッド１３２は半導体チップ（不図示）と電気的に連結させることができる。本発明の実施例によるバンプパッド１３２は、図７に図示されたように末梢型（Ｐｅｒｉｐｈｅｒａｌ Ｔｙｐｅ）に形成することができる。
また、第２回路層１４０は、第２回路パターン１４１及び接続パッド１４２を含むことができる。接続パッド１４２には、外部接続端子（不図示）を直接接続することができる。ここで、外部接続端子（不図示）は、ソルダーボールであることができる。
このように第１回路層１３０及び第２回路層１４０を形成する時に、貫通ビアホール（図５の１１３）にも電解めっきを同時に行うことができる。これにより、貫通ビアホール（図５の１１３）に貫通ビア１５０を形成することができる。貫通ビア１５０は、第１回路層１３０と第２回路層１４０とを電気的に連結することができる。例えば、貫通ビア１５０は、第１回路層１３０のバンプパッド１３２と第２回路層１４０の接続パッド１４２とを電気的に連結することができる。
図８から図１０を参照すれば、第１回路層１３０及び第１めっきレジスト２１０上に第３めっきレジスト２３０を形成することができる。第３めっきレジスト２３０は、ポストバンプ１６０が形成されるべき領域を露出させる第３めっき開口部２３１を有することができる。この際、第３めっき開口部２３１はバンプパッド１３２上に形成される。
また、第２めっきレジスト２２０及び第２回路層１４０上に、第４めっきレジスト２４０をさらに形成することができる。第４めっきレジスト２４０は、後でポストバンプ１６０を形成する際に、第２めっきレジスト２２０及び第２回路層１４０上にめっきがなされることを防止するために形成するものである。
第３めっきレジスト２３０及び第４めっきレジスト２４０は、ドライフィルム（Ｄｒｙ Ｆｉｌｍ）を用いて形成することができる。第３めっき開口部２３１は、第３めっきレジスト２３０を露光及び現像することでパターニングすることができる。
この際、第３めっきレジスト２３０は、図９に図示されたように、多数のバンプパッド１３２が開口されるようにパターニングされた第３めっき開口部２３１を有することができる。また、第３めっきレジスト２３０は、図１０に図示されたように、多数のバンプパッド１３２が個別的に開口されるようにパターニングされた第３めっき開口部２３１を有することができる。
図９及び図１０に図示された第３めっきレジスト２３０の第３めっき開口部２３１の形態は実施例に過ぎず、これに限定されるものではない。すなわち、第３めっきレジスト２３０の第３めっき開口部２３１の形態は、当業者によって容易に変更され得る。
図１１を参照すれば、第３めっきレジスト２３０の第３めっき開口部（図８の２３１）により露出されたバンプパッド１３２にポストバンプ１６０を形成することができる。本発明の実施例によれば、ポストバンプ１６０は、第１回路層１３０と同一の材質で形成することができる。また、ポストバンプ１６０は、第１回路層１３０と同一の方法で形成することができる。
例えば、第１回路層１３０が銅材質からなり、電解めっき法で形成する場合、ポストバンプ１６０も銅材質からなり、電解めっき法で形成することができる。これにより、ポストバンプ１６０は、バンプパッド１３２と一体に形成することができる。バンプパッド１３２は、後で形成される第１ソルダーレジスト層（図１５の１７０）より厚く形成することができる。すなわち、バンプパッド１３２は、後で形成される第１ソルダーレジスト層（図１５の１７０）より突出するように形成することができる。
図１２を参照すれば、第１めっきレジスト（図１１の２１０）〜第４めっきレジスト（図１１の２４０）を除去することができる。第１めっきレジスト（図１１の２１０）〜第４めっきレジスト（図１１の２４０）を除去すると、シード層１２０を露出することができる。ここで、露出されたシード層１２０は、第１回路層１３０及び第２回路層１４０が形成された領域以外の領域に形成されたシード層１２０である。
図１３を参照すれば、第１めっきレジスト（図１１の２１０）〜第４めっきレジスト（図１１の２４０）を除去して露出されたシード層１２０を除去することができる。例えば、ＮａＯＨまたはＫＯＨなどの強塩基を用いた急速エッチング（ｑｕｉｃｋ ｅｔｃｈｉｎｇ）によりシード層１２０を除去することができる。また、Ｈ２Ｏ２／Ｈ２ＳＯ４を用いたフラッシュエッチング（ｆｌａｓｈ ｅｔｃｈｉｎｇ）法によりシード層１２０を除去することができる。しかし、シード層１２０を除去する方法が特に限定されるものではなく、当業界で公知された通常の方法により行うことができる。このようにシード層１２０が除去された領域には絶縁層１１１を露出することができる。
シード層１２０を除去すると、印刷回路基板は、図１４に図示されたように、バンプパッド１３２上にポストバンプ１６０が形成された２層構造を有することができる。図１４は、バンプパッド１３２上にポストバンプ１６０が形成された２層構造を詳細に図示したものであって、第１回路パターン（図１３の１３１）及びその他の構成部の図示は省略されている。
図１４に図示されたように、バンプパッド１３２にポストバンプ１６０が形成されることで、後で実装される半導体チップと印刷回路基板との間の十分な空間が確保されて、アンダーフィル材料の流れ性を向上させることができる。また、ポストバンプ１６０により、従来のようにソルダーボールのみで印刷回路基板と半導体チップとが電気的に連結される場合に比べ、接続信頼性を向上させることができる。これにより、印刷回路基板と半導体チップとの間の電気的特性も向上させることができる。
図１５及び図１６を参照すれば、絶縁層１１１に第１ソルダーレジスト層１７０及び第２ソルダーレジスト層１８０を形成することができる。
第１ソルダーレジスト層１７０及び第２ソルダーレジスト層１８０は、回路パターンを保護し、電気的絶縁のために形成されるものである。
第１ソルダーレジスト層１７０は、絶縁層１１１の一面及び第１回路層１３０上に形成することができる。この際、第１回路パターン１３１を埋め込むように第１ソルダーレジスト層１７０を形成することができる。第１ソルダーレジスト層１７０は、ポストバンプ１６０を外部に露出させる第１開口部１７１を有することができる。第１開口部１７１は、ポストバンプ１６０とともにバンプパッド１３２を外部に露出させることができる。第１開口部１７１によりバンプパッド１３２が露出される程度は、当業者によって容易に変更され得る。
第２ソルダーレジスト層１８０は、絶縁層１１１の他面及び第２回路層１４０上に形成することができる。この際、第２回路パターン１４１を埋め込むように第２ソルダーレジスト層１８０を形成することができる。第２ソルダーレジスト層１８０は、接続パッド１４２を外部に露出させる第２開口部１８１を有することができる。
この際、ポストバンプ１６０は、第１ソルダーレジスト層１７０の一面より突出することができる。このように形成されたポストバンプ１６０により、半導体チップ（不図示）と半導体パッケージ基板１００との間に十分な空間が確保されて、アンダーフィル材料の流れ性を向上させることができる。
図１７を参照すれば、外部に露出されたバンプパッド１３２、ポストバンプ１６０、及び接続パッド１４２に第１表面処理層１９１及び第２表面処理層１９２を形成することができる。
第１表面処理層１９１は、第１ソルダーレジスト層１７０の第１開口部１７１により露出されたポストバンプ１６０及びバンプパッド１３２に形成することができる。また、第２表面処理層１９２は、第２ソルダーレジスト層１８０の第２開口部１８１により露出された接続パッド１４２に形成することができる。
第１表面処理層１９１及び第２表面処理層１９２の形成方法は、当業界で公知された方法であれば特に限定されず、例えば、電解金めっき（Ｅｌｅｃｔｒｏ Ｇｏｌｄ Ｐｌａｔｉｎｇ）、無電解金めっき（Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ Ｐｌａｔｉｎｇ）、ＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）または無電解スズめっき（Ｉｍｍｅｒｓｉｏｎ Ｔｉｎ Ｐｌａｔｉｎｇ）、無電解銀めっき（Ｉｍｍｅｒｓｉｏｎ Ｓｉｌｖｅｒ Ｐｌａｔｉｎｇ）、ＤＩＧめっき（Ｄｉｒｅｃｔ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ Ｐｌａｔｉｎｇ）、ＨＡＳＬ（Ｈｏｔ Ａｉｒ Ｓｏｌｄｅｒ Ｌｅｖｅｌｉｎｇ）などにより形成することができる。
第１表面処理層１９１及び第２表面処理層１９２は、当業者によって選択的に形成することができる。
以上、本発明を具体的な実施例に基づいて詳細に説明したが、これは本発明を具体的に説明するためのものであり、本発明はこれに限定されず、該当分野における通常の知識を有する者であれば、本発明の技術的思想内にての変形や改良が可能であることは明白であろう。
本発明の単純な変形乃至変更はいずれも本発明の領域に属するものであり、本発明の具体的な保護範囲は添付の特許請求の範囲により明確になるであろう。
本発明は、半導体パッケージ基板及び半導体パッケージ基板の製造方法に適用可能である。
１００ 半導体パッケージ基板
１１０ ベース基板
１１１ 絶縁層
１１２ 銅箔
１１３ 貫通ビアホール
１２０ シード層
１３０ 第１回路層
１３１ 第１回路パターン
１３２ バンプパッド
１４０ 第２回路層
１４１ 第２回路パターン
１４２ 接続パッド
１５０ 貫通ビア
１６０ ポストバンプ
１７０ 第１ソルダーレジスト層
１７１ 第１開口部
１８０ 第２ソルダーレジスト層
１８１ 第２開口部
１９１ 第１表面処理層
１９２ 第２表面処理層
２１０ 第１めっきレジスト
２１１ 第１めっき開口部
２２０ 第２めっきレジスト
２２１ 第２めっき開口部
２３０ 第３めっきレジスト
２３１ 第３めっき開口部
２４０ 第４めっきレジスト

Claims (18)

  1. 絶縁層と、
    前記絶縁層の一面に形成され、バンプパッドを有する第１回路層と、
    前記バンプパッドに形成され、前記バンプパッドと一体に形成されたポストバンプと、
    前記絶縁層及び第１回路層に形成され、前記バンプパッド及び前記ポストバンプを露出させる第１開口部が形成された第１ソルダーレジスト層と、を含む半導体パッケージ基板。
  2. 前記バンプパッドと前記ポストバンプは、同一の物質で形成される、請求項１に記載の半導体パッケージ基板。
  3. 前記第１開口部を介して露出された前記バンプパッド及び前記ポストバンプ上に形成された第１表面処理層をさらに含む、請求項１に記載の半導体パッケージ基板。
  4. 前記絶縁層の他面に形成され、接続パッドを有する第２回路層をさらに含む、請求項１に記載の半導体パッケージ基板。
  5. 前記絶縁層を貫通し、前記第１回路層と前記第２回路層とを電気的に連結する貫通ビアをさらに含む、請求項４に記載の半導体パッケージ基板。
  6. 前記貫通ビアは、前記バンプパッドと前記接続パッドとを電気的に連結する、請求項５に記載の半導体パッケージ基板。
  7. 前記絶縁層の他面及び前記第２回路層に形成され、前記接続パッドを露出させる第２開口部が形成された第２ソルダーレジスト層をさらに含む、請求項４に記載の半導体パッケージ基板。
  8. 前記第２開口部を介して露出された接続パッド上に形成された第２表面処理層をさらに含む、請求項７に記載の半導体パッケージ基板。
  9. 前記ポストバンプは、前記第１ソルダーレジスト層の一面より突出するように形成される、請求項１に記載の半導体パッケージ基板。
  10. 絶縁層を準備する段階と、
    前記絶縁層の一面にバンプパッドを有する第１回路層を形成する段階と、
    前記バンプパッド上にポストバンプを形成する段階と、
    前記バンプパッド及び前記ポストバンプを露出させる第１開口部を有する第１ソルダーレジスト層を形成する段階と、を含む半導体パッケージ基板の製造方法。
  11. 前記ポストバンプを形成する段階で、前記ポストバンプは前記バンプパッドと同一の物質で形成する、請求項１０に記載の半導体パッケージ基板の製造方法。
  12. 前記第１ソルダーレジスト層を形成する段階の後に、
    前記第１開口部を介して露出された前記バンプパッド及びポストバンプ上に第１表面処理層を形成する段階をさらに含む、請求項１０に記載の半導体パッケージ基板の製造方法。
  13. 前記第１回路層を形成する段階で、
    前記絶縁層の他面に接続パッドを有する第２回路層を形成する段階を含む、請求項１０に記載の半導体パッケージ基板の製造方法。
  14. 前記第１回路層を形成する段階で、
    前記絶縁層を貫通し、前記第１回路層と前記第２回路層とを電気的に連結する貫通ビアを形成する段階をさらに含む、請求項１３に記載の半導体パッケージ基板の製造方法。
  15. 前記貫通ビアは、前記バンプパッドと前記接続パッドとを電気的に連結するように形成する、請求項１４に記載の半導体パッケージ基板の製造方法。
  16. 前記第２回路層を形成する段階の後に、
    前記絶縁層の他面及び前記第２回路層に、前記接続パッドを露出させる第２開口部を有する第２ソルダーレジスト層を形成する段階をさらに含む、請求項１３に記載の半導体パッケージ基板の製造方法。
  17. 前記第２ソルダーレジスト層を形成する段階の後に、
    前記第２開口部を介して露出された前記接続パッド上に第２表面処理層を形成する段階をさらに含む、請求項１６に記載の半導体パッケージ基板の製造方法。
  18. 前記第２回路層を形成する段階の後に、
    前記接続パッド上にソルダーボールを形成する段階をさらに含む、請求項１４に記載の半導体パッケージ基板の製造方法。
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