KR102240704B1 - 패키지 기판, 패키지 기판의 제조 방법 및 이를 이용한 적층형 패키지 - Google Patents

패키지 기판, 패키지 기판의 제조 방법 및 이를 이용한 적층형 패키지 Download PDF

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Abstract

본 발명은 패키지 기판, 패키지 기판의 제조 방법 및 이를 이용한 적층형 패키지에 관한 것이다. 본 발명의 실시 예에 따른 패키지 기판은 캐비티가 형성된 제1 절연층 및 제1 절연층을 관통하도록 형성되어 일단이 제1 절연층의 일면의 외부로 돌출되도록 형성된 외부 접속 단자를 포함한다.

Description

패키지 기판, 패키지 기판의 제조 방법 및 이를 이용한 적층형 패키지{PACKAGE BOARD, METHOD OF MANUFACTURING THE SAME AND STACK TYPE PACKAGE USING THE THEROF}
본 발명은 패키지 기판, 패키지 기판의 제조 방법 및 이를 이용한 적층형 패키지에 관한 것이다.
최근 전자산업은 전자기기의 소형화, 박형화를 위해 부품 실장 시 고밀도화, 고집적화가 가능한 다층인쇄회로기판(Multi-Layer Printed Circuit Board)을 이용한 실장 기술을 채용하고 있다. 이러한 다층인쇄회로기판은 고밀도, 고집적도 구현을 위해 기판 미세회로 및 범프 등의 요소 기술 발전을 통해 진행되고 있다. 최근, 전자 소자를 인쇄회로기판에 미리 실장하여 패키지로 구성하는 SIP(System In Package), CSP(Chip Sized Package), FCP(Flip Chip Package) 등의 반도체 패키지에 대한 개발이 활발히 이루어지고 있다. 또한, 고성능의 스마트폰의 소형화 및 성능 향상을 위하여 제어 소자와 메모리 소자를 하나의 패키지 형태로 구현한 적층형 패키지(Package On Package; POP)가 있다. 적층형 패키지는 제어 소자와 메모리 소자를 각각 개별적으로 패키징한 후, 이를 적층하여 연결함으로써 구현할 수 있다.
미국 등록 특허 제 5986209호
본 발명의 일 측면에 따르면, 미세 피치 구현이 가능한 패키지 기판, 패키지 기판의 제조 방법 및 이를 이용한 적층형 패키지를 제공하는 데 있다.
본 발명의 다른 측면에 따르면, 패키지의 두께를 감소시킬 수 있는 패키지 기판, 패키지 기판의 제조 방법 및 이를 이용한 적층형 패키지를 제공하는 데 있다.
본 발명의 일 실시 예에 따르면, 캐비티가 형성된 제1 절연층 및 제1 절연층을 관통하도록 형성되어 일단이 제1 절연층의 일면의 외부로 돌출되도록 형성된 외부 접속 단자를 포함하는 패키지 기판이 제공된다.
외부 접속 단자는 제1 절연층을 관통하도록 형성되며 제1 절연층 일면의 외부로 돌출되도록 형성된 제1 도금층 및 외부로 돌출된 제1 도금층에 형성된 제2 도금층을 포함한다.
외부 접속 단자는 제1 절연층의 내부에 형성되어 제1 절연층의 일면으로부터 함몰된 형태로 형성된 제1 도금층 및 제1 도금층 상에 형성되어 일부는 제1 절연층의 내부에 위치하고 다른 일부는 제1 절연층의 외부에 위치하도록 형성된 전도성 볼을 포함한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 제1 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 2 내지 도 10은 본 발명의 제1 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
도 11은 본 발명의 제2 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 12 내지 도 14는 본 발명의 제2 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
도 15는 본 발명의 제3 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 16 내지 도 26은 본 발명의 제3 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
도 27은 본 발명의 제4 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 28 내지 도 30은 본 발명의 제4 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
도 31은 본 발명의 실시 예에 따른 적층형 패키지를 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
제1 실시 예
도 1은 본 발명의 제1 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 1을 참조하면, 본 발명의 제1 실시 예에 따른 패키지 기판(100)은 제1 절연층(111), 제2 절연층(112), 제1 회로 패턴(121), 제2 회로 패턴(122), 외부 접속 단자(160), 비아(123), 솔더 레지스트층(140), 표면 처리층(150) 및 외부 보호층(170)을 포함한다.
본 발명의 실시 예에 대한 설명 및 이해의 편의를 위해서 도 1을 기준으로 일 방향은 상 방향으로 설명하며, 타 방향은 하 방향으로 설명하도록 한다.
본 발명의 실시 예에 따른 제1 절연층(111)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(111)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(111)은 캐비티(116)를 포함한다. 본 발명의 실시 예에 따른 캐비티(116)는 제1 절연층(111)의 상면에서 내부 방향으로 형성된 빈 공간이다. 본 발명의 실시 예에 따른 캐비티(116)의 내부에는 다른 패키지 기판(미도시)에 실장된 전자 소자(미도시)가 위치하게 된다. 이와 같이 패키지 기판(100)의 캐비티(116) 내부에 전자 소자(미도시)가 배치되므로 적층형 패키지(미도시)를 형성할 때, 패키지 전체 두께가 감소한다.
본 발명의 실시 예에 따르면, 제1 회로 패턴(121)은 제1 절연층(111)의 하면에 형성되고, 제1 절연층(111)의 내부에 매립되도록 형성된다. 여기서, 제1 절연층(111)의 하면은 제2 절연층(112)의 상면도 된다. 또한, 제1 절연층(111)의 하면 또는 제2 절연층(112)의 상면에 형성된 제1 회로 패턴(121)들 중에서 일부는 캐비티(116)의 하부에 형성된다. 본 발명의 실시 예에 따른 제1 회로 패턴(121)은 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 제1 회로 패턴(121)은 구리(Copper)로 형성된다.
본 발명의 실시 예에 따른 외부 접속 단자(160)는 제1 절연층(111)을 관통하도록 형성된다. 또한, 외부 접속 단자(160)는 상단은 제1 절연층(111)의 외부로 돌출되도록 형성되며, 하단은 제1 회로 패턴(121)과 접합된다.
본 발명의 실시 예에 따른 외부 접속 단자(160)는 시드층(161), 제1 도금층(162)과 제2 도금층(163)을 포함한다.
본 발명의 실시 예에 따르면, 시드층(161)은 제1 절연층(111)을 관통하는 관통홀(115)의 내벽에 형성된다. 시드층(161)은 제1 도금층(162)을 형성할 때, 전해 도금을 위한 인입선 역할을 위해 형성된다.
본 발명의 실시 예에 따르면, 제1 도금층(162)은 제1 절연층(111)을 관통하여 제1 절연층(111)의 외부로 돌출되도록 형성된다. 이때, 제1 도금층(162)의 상단이 제1 절연층(111)의 외부로 돌출되며, 하단은 제1 회로 패턴(121)과 접합된다.
또한, 본 발명의 실시 예에 따르면, 제2 도금층(163)은 제1 절연층(111)으로부터 돌출된 제1 도금층(162)을 감싸도록 형성된다. 본 발명의 실시 예에 따른 시드층(161), 제1 도금층(162) 및 제2 도금층(163)은 회로 기판 분야에서 통상적으로 사용되는 전도성 금속으로 형성된다. 또한, 제1 도금층(162)과 제2 도금층(163)은 상이한 재질로 형성된다. 예를 들어, 제1 도금층(162)은 구리로 형성되며, 제2 도금층(163)은 주석(TiN)으로 형성된다.
본 발명의 실시 예에 따르면, 캐비티(116)에 의해서 패키지 기판(100)과 다른 패키지 기판(미도시)과의 이격 거리가 감소되어 다른 패키지 기판의 외부 접속 패드(미도시)가 직접 접촉하는 것이 가능하다. 즉, 외부 접속 단자(160)의 제1 절연층(111)으로부터 돌출된 부분은 다른 패키지 기판(미도시)과 직접 접촉된다. 따라서, 솔더 볼 등과 같은 종래의 외부 접속 단자를 생략할 수 있다. 또한, 솔더 볼의 생략으로 종래에 솔더 볼의 크기에 의해서 제한되었던 회로 패턴의 미세 피치 구현이 가능해진다.
본 발명의 실시 예에 따르면, 캐비티(116)와 외부 접속 단자(160)에 의해서
본 발명의 실시 예에 따르면, 제2 절연층(112)은 제1 절연층(111)의 하면에 형성된다. 제2 절연층(112)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(111)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다. 본 발명의 실시 예에 따르면, 제1 절연층(111)과 제2 절연층(112)은 동일한 재질로 형성되거나 서로 상이한 재질로 형성되는 것도 가능하다.
본 발명의 실시 예에 따르면, 제2 회로 패턴(122)은 제2 절연층(112)의 하면에 형성되며, 제2 절연층(112)으로부터 돌출되도록 형성된다. 본 발명의 실시 예에 따른 제2 회로 패턴(122)은 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 제2 회로 패턴(122)은 구리(Copper)로 형성된다.
본 발명의 실시 예에 따르면, 비아(123)는 제2 절연층(112)을 관통하여, 상단은 제1 회로 패턴(121)과 접합되며 하단은 제2 회로 패턴(122)과 접합된다. 이와 같이 형성된 비아(123)에 의해서 제1 회로 패턴(121)과 제2 회로 패턴(122)이 전기적으로 연결된다. 본 발명의 실시 예에 따른 비아(123)는 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 비아(123)는 구리(Copper)로 형성된다.
본 발명의 실시 예에 따르면, 제2 절연층(112)의 상면에 제1 회로 패턴(121)이 형성되며, 하면에 제2 회로 패턴(122)이 형성되는 것을 예시로 설명하였지만, 이에 한정되지 않는다. 예를 들어, 제2 절연층(112)은 미도시 되었지만, 내부에 한층 이상의 내부 회로 패턴이 더 형성될 수 있다. 이때, 각 층의 내부 회로 패턴, 제1 회로 패턴(121) 및 제2 회로 패턴(122)들 간의 전기적 연결을 위한 내부 비아가 더 형성될 수 있다.
또한, 본 발명의 실시 예에서, 제2 절연층(112), 비아(123), 제2 회로 패턴(122)이 형성됨을 예시로 설명하였지만, 이들 구성은 당업자의 선택에 따라 생략될 수 있다.
본 발명의 실시 예에 따르면, 솔더 레지스트층(140)은 제2 절연층(112)의 하면에 형성되어, 제2 회로 패턴(122)을 감싸도록 형성된다. 솔더 레지스트층(140)은 전자 소자, 기판 등과 같은 외부 부품과 패키지 기판(100)을 연결하는 솔더링(Soldering) 시, 땜납으로부터 제2 회로 패턴(122)을 보호한다. 또한, 솔더 레지스트층(140)은 제2 회로 패턴(122)이 산화되는 것을 방지한다. 이와 같은 솔더 레지스트층(140)은 내열성 피복 재료로 형성된다. 본 발명의 실시 예에 따르면, 솔더 레지스트층(140)은 제2 회로 패턴(122) 중 외부 부품과 연결되는 부분을 노출하도록 패터닝된다.
본 발명의 실시 예에 따른 표면 처리층(150)은 솔더 레지스트층(140)에 의해 외부로 노출된 제2 회로 패턴(122) 상에 형성된다. 표면 처리층(150)은 외부로 노출된 제2 회로 패턴(122)이 외부 환경에 의해서 부식 및 산화되는 것을 방지하기 위해 형성된다. 예를 들어 표면 처리층(150)은 니켈, 주석, 금, 팔라듐 중 적어도 하나를 포함하거나, 유기물 보호막(Organic Solder ability Preservative; OSP)으로 형성된다. 그러나 표면 처리층(150)의 종류는 이에 한정되는 것은 아니며, 당업계에 공지된 것 중 어느 것도 가능하다.
본 발명의 실시 예에 따른 외부 보호층(170)은 캐비티(116) 하부에 위치한 제1 회로 패턴(121)을 감싸도록 형성된다. 외부 보호층(170) 역시 제1 회로 패턴(121)이 외부 환경으로부터 손상되는 것을 방지하기 위해 형성된다. 본 발명의 실시 예에 따른 외부 보호층(170)은 당업계에 공지된 회로 패턴을 보호하는 것 중 어느 것도 가능하다. 예를 들어, 외부 보호층(170)은 솔더 레지스트층(140)과 동일한 재질로 형성된다.
본 발명의 실시 예에 따르면, 솔더 레지스트층(140), 표면 처리층(150) 및 외부 보호층(170)은 당업자의 선택에 따라 생략될 수 있다.
도 2 내지 도 10은 본 발명의 제1 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
본 발명의 실시 예에 따르면, 도 2 내지 도 10은 도 1의 패키지 기판(100)을 제조하는 방법이다. 본 발명의 실시 예에 대한 설명 및 이해의 편의를 위해서 일 방향은 상 방향으로 설명하며, 타 방향은 하 방향으로 설명하도록 한다.
도 2를 참조하면, 코어 기판(110)이 제공된다.
본 발명의 실시 예에 따르면, 코어 기판(110)은 제2 절연층(112), 제1 회로 패턴(121), 제2 회로 패턴(122) 및 비아(123)를 포함한다.
본 발명의 실시 예에 따른 제2 절연층(112)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제2 절연층(112)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다.
본 발명의 실시 예에 따른 제1 회로 패턴(121)은 제2 절연층(112)의 상면에 형성되며, 제2 절연층(112)의 상면으로부터 돌출되도록 형성된다.
본 발명의 실시 예에 따른 제2 회로 패턴(122)은 제2 절연층(112)의 하면에 형성되며, 제2 절연층(112)의 하면으로부터 돌출되도록 형성된다.
또한, 본 발명의 실시 예에 따른 비아(123)는 제2 절연층(112)의 내부를 관통하도록 형성되어, 상단은 제1 회로 패턴(121)과 접합되며 하단은 제2 회로 패턴(122)과 접합된다. 이와 같이 형성된 비아(123)에 의해서 제1 회로 패턴(121)과 제2 회로 패턴(122)이 서로 전기적으로 연결된다. 본 발명의 실시 예에서는 비아(123)가 형성됨을 예시로 설명하였으나, 당업자의 선택에 따라 비아(123)는 생략될 수 도 있다.
본 발명의 실시 예에 따른 제1 회로 패턴(121), 제2 회로 패턴(122) 및 비아(123)는 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 제1 회로 패턴(121), 제2 회로 패턴(122) 및 비아(123)는 구리(Copper)로 형성된다.
본 발명의 실시 예에 따른 코어 기판(110)은 텐팅(Tenting) 공법, SAP(Semi-Additive Process), MSAP(Modify Semi-Additive Process) 등과 같이 회로 기판 분야에서 공지된 어떠한 방법으로도 형성될 수 있다.
또한, 본 발명의 실시 예에서는 미도시 되었지만, 당업자의 선택에 따라 제2 절연층(112)의 내부에 한 층 이상의 내부 회로 패턴(미도시)과 내부 비아(미도시)가 더 형성될 수 있다.
도 3을 참조하면, 에칭 보호층(130)이 형성된다.
본 발명의 실시 예에 따른 에칭 보호층(130)은 추후에 캐비티(미도시)를 형성할 때, 제1 회로 패턴(121)이 손상되는 것을 방지하기 위해서 형성된다. 따라서, 에칭 보호층(130)은 캐비티(미도시)가 형성될 영역에 위치한 제1 회로 패턴(121)을 감싸도록 형성된다. 본 발명의 실시 예에 따른 에칭 보호층(130)은 캐비티 형성 공정으로부터 제1 회로 패턴(121)을 보호할 수 있는 어떠한 재질로도 형성될 수 있다. 이때, 에칭 보호층(130)은 제2 절연층(112) 및 제2 절연층(112)과 상이한 재질로 형성되어 선택적 박리가 가능한 재질로 형성된다.
도 4를 참조하면, 제1 절연층(111) 및 솔더 레지스트층(140)이 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(111)과 솔더 레지스트층(140)은 필름 타입으로 코어 기판(110)에 적층될 수 있다. 또는, 제1 절연층(111)과 솔더 레지스트층(140)은 액상 타입으로 코어 기판(110)에 도포될 수 있다.
본 발명의 실시 예에 따른 제1 절연층(111)은 코어 기판(110)의 상부에 형성되어, 제1 회로 패턴(121)과 에칭 보호층(130)을 감싸도록 형성된다. 본 발명의 실시 예에 따른 제1 절연층(111)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(111)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다.
또한, 본 발명의 실시 예에 따른 솔더 레지스트층(140)은 코어 기판(110)의 하부에 형성되어 제2 회로 패턴(122)을 감싸도록 형성된다. 이와 같이 형성된 솔더 레지스트층(140)은 전자 소자, 기판 등과 같은 외부 부품과 패키지 기판(100)을 연결하는 솔더링(Soldering) 시, 땜납으로부터 제2 회로 패턴(122)을 보호하기 위해 형성된다. 또한, 솔더 레지스트층(140)은 제2 회로 패턴(122)이 산화되는 것을 방지한다. 본 발명의 실시 예에 따른 솔더 레지스트층(140)은 내열성 피복 재료로 형성된다.
도 5를 참조하면, 솔더 레지스트층(140)이 패터닝된다.
본 발명의 실시 예에 따르면, 솔더 레지스트층(140)은 제2 회로 패턴(122) 중에서 외부 부품과 연결되는 부분을 외부로 노출하도록 패터닝된다. 예를 들어, 솔더 레지스트층(140)은 노광 및 현상 공정을 통해서 패터닝된다.
또한, 솔더 레지스트층(140)의 패터닝 이후에, 외부로 노출된 제2 회로 패턴(122) 상에 표면 처리층(150)이 형성된다. 표면 처리층(150)은 외부로 노출된 제2 회로 패턴(122)이 외부 환경에 의해서 부식 및 산화되는 것을 방지하기 위해 형성된다. 예를 들어 표면 처리층(150)은 니켈, 주석, 금, 팔라듐 중 적어도 하나를 포함하여 도금하거나, 유기물 보호막(Organic Solder ability Preservative; OSP)을 코팅하여 형성된다. 그러나 표면 처리층(150)의 종류와 방법은 이에 한정되는 것은 아니며, 당업계에 공지된 것 중 어느 것도 가능하다.
도 6을 참조하면, 관통홀(115)이 형성된다.
본 발명의 실시 예에 따르면, 관통홀(115)은 제1 절연층(111)을 관통하여, 제1 회로 패턴(121)이 노출되도록 형성된다. 관통홀(115)은 외부 부품과 연결되는 외부 접속 단자(미도시)가 형성될 영역에 형성된다. 본 발명의 실시 예에 따르면, 관통홀(115)은 제1 절연층(111)이 감광성 재질인 경우, 노광 및 현상 공정으로 형성될 수 있다. 또는 관통홀(115)은 레이저 드릴로 형성될 수 있다. 본 발명의 실시 예에서, 관통홀(115)을 형성하는 방법이 노광 및 현상과 레이저 드릴로 한정되는 것은 아니다. 관통홀(115)은 회로 기판 분야에서 홀을 형성하는 어떠한 방법으로도 형성될 수 있다.
도 7을 참조하면, 외부 접속 단자(160)가 형성된다.
본 발명의 실시 예에 따르면, 외부 접속 단자(160)는 시드층(161), 제1 도금층(162) 및 제2 도금층(163)을 포함한다.
본 발명의 실시 예에 따르면, 우선, 관통홀(115)의 내벽에 시드층(161)이 형성된다. 이때, 시드층(161)은 관통홀(115)의 내벽에만 형성될 수 있다. 이때, 제1 절연층(111)의 상부에 관통홀(115)을 노출시키는 에칭 레지스트(미도시)를 형성한 후 무전해 도금을 수행하여 시드층(161)이 관통홀(115)의 내벽에만 형성되도록 할 수 있다. 또는, 시드층(161)은 관통홀(115)의 내벽과 제1 절연층(111)의 상면에 모두 형성될 수 있다.
본 발명의 실시 예에 따르면, 시드층(161)은 무전해 도금 방법으로 형성된다. 예를 들어, 시드층(161)은 구리로 형성된다.
이후, 시드층(161)이 형성된 관통홀(115)에 전해 도금 방법으로 제1 도금층(162)을 형성한다. 본 발명의 실시 예에 따르면, 제1 도금층(162)은 제1 절연층(111)의 상면으로부터 돌출되도록 형성된다. 즉, 제1 도금층(162)은 관통홀(115)에 과도금을 수행하여 형성된다. 예를 들어, 제1 도금층(162)은 구리로 형성된다.
본 발명의 실시 예에서, 시드층(161)과 제1 도금층(162)이 구리로 형성됨을 예시로 설명하였지만, 재질이 이에 한정되는 것은 아니다. 시드층(161)과 제1 도금층(162)은 회로 기판 분야에서 도금에 사용되는 전도성 물질 중 어느 것으로도 형성될 수 있다.
본 발명의 실시 예에 따르면, 시드층(161)이 제1 절연층(111)의 상면과 관통홀(115)의 내벽에 모두 형성된 경우, 제1 도금층(162)을 형성된 이후 외부로 노출된 시드층(161)이 제거되는 단계가 수행된다.
본 발명의 실시 예에 따르면 제1 도금층(162)이 형성된 이후, 제2 도금층(163)이 형성된다. 본 발명의 실시 예에 따르면, 제2 도금층(163)은 제1 절연층(111)의 외부로 노출된 제1 도금층(162)을 감싸도록 형성된다. 제2 도금층(163)은 무전해 도금 방법과 전해 도금 방법 중 적어도 하나를 적용하여 형성된다. 또한, 제2 도금층(163)은 회로 기판 분야에서 도금에 사용되는 전도성 물질 중 어느 것으로도 형성될 수 있지만, 제1 도금층(162)과는 상이한 재질로 형성된다. 예를 들어, 제2 도금층(163)은 주석(TiN)으로 형성된다.
본 발명의 실시 예에서 설명 및 도시가 생략되었지만, 외부 접속 단자(160)를 형성할 때, 도금 레지스트(미도시)와 에칭 레지스트(미도시) 중 적어도 하나가 사용될 수 있다는 것은 당업자에게 자명하다.
도 8을 참조하면, 캐비티(116)가 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(111)에 캐비티(116)가 형성된다. 캐비티(116)는 에칭 보호층(130)을 노출하도록 형성된다. 본 발명의 실시 예에 따르면, 캐비티(116)는 노광 및 현상 공정으로 형성된다. 그러나 캐비티(116)를 형상하는 방법은 이에 한정되는 것은 아니다. 예를 들어, 캐비티(116)는 레이저 드릴을 이용하여 형성될 수도 있다. 이와 같이 형성된 캐비티(116)에 전자 소자(미도시)의 전체 또는 일부가 삽입된다.
도 9를 참조하면, 에칭 보호층(도 8의 130)이 제거된다.
본 발명의 실시 예에 따르면, 에칭 보호층(도 8의 130)이 제거되어 캐비티(116) 하부에 형성된 제1 회로 패턴(121)이 외부로 노출된다.
도 10을 참조하면, 외부 보호층(170)이 형성된다.
본 발명의 실시 예에 따르면, 외부 보호층(170)은 캐비티(116)에 의해서 외부로 노출된 제1 회로 패턴(121)을 외부 환경으로부터 보호하기 위해 형성된다. 따라서, 외부 보호층(170)은 캐비티(116) 내에서 제1 회로 패턴(121)을 감싸도록 형성된다. 외부 보호층(170)은 제1 회로 패턴(121)을 외부로부터 보호할 수 있는 어떠한 재질로도 형성될 수 있다. 예를 들어, 외부 보호층(170)은 솔더 레지스트층(140)과 동일한 재질로 형성될 수 있다.
이와 같은 도 2 내지 도 10의 단계를 통해서 본 발명의 제1 실시 예에 따른 패키지 기판(100)이 형성된다.
제2 실시 예
도 11은 본 발명의 제2 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
본 발명의 제2 실시 예에 따른 패키지 기판(200)은 제1 절연층(111), 제2 절연층(112), 제1 회로 패턴(121), 제2 회로 패턴(122), 외부 접속 단자(260), 비아(123), 솔더 레지스트층(140), 표면 처리층(150) 및 외부 보호층(170)을 포함한다.
본 발명의 제2 실시 예에 따른 패키지 기판(200)의 제1 절연층(111) 제2 절연층(112), 제1 회로 패턴(121), 제2 회로 패턴(122), 비아(123), 솔더 레지스트층(140), 표면 처리층(150) 및 외부 보호층(170)은 도 1의 제1 실시 예에 따른 패키지 기판(200)과 동일하다. 따라서 동일한 중복 구성에 대한 설명은 생략하며, 자세한 설명은 도 1을 참고하도록 한다.
본 발명의 제2 실시 예에 따른 패키지 기판(200)의 외부 접속 단자(260)는 시드층(261), 제1 도금층(262) 및 전도성 볼(263)을 포함한다.
본 발명의 실시 예에 따르면, 시드층(261)은 제1 절연층(111)을 관통하는 관통홀(115)의 내벽에 형성된다. 시드층(261)은 제1 도금층(262)을 형성할 때, 전해 도금을 위한 인입선 역할을 위해 형성된다.
본 발명의 실시 예에 따르면, 제1 도금층(262)은 시드층(261)이 형성된 관통홀(115)에 형성된다. 본 발명의 실시 예에 따르면, 제1 도금층(262)은 관통홀(115)을 완전히 채우지 않도록 형성된다. 즉, 제1 도금층(262)은 제1 절연층(111)의 상면으로부터 함몰되도록 형성된다. 본 발명의 실시 예에 따른 시드층(261)과 제1 도금층(262)은 회로 기판 분야에서 사용되는 전도성 금속으로 형성된다. 예를 들어, 시드층(261)과 제1 도금층(262)은 구리로 형성된다.
본 발명의 실시 예에 따르면, 전도성 볼(263)은 제1 도금층(262) 상에 형성된다. 즉, 전도성 볼(263)은 일부는 관통홀(115) 내부에 위치하며 나머지 일부는 제1 절연층(111)의 외부로 돌출되도록 형성된다. 예를 들어, 전도성 볼(263)은 솔더 볼(Solder Ball)이다.
본 발명의 제2 실시 예에 따른 패키지 기판(200)은 캐비티(116)에 기타 패키지 기판(미도시)과의 이격 거리를 감소시킨다. 또한, 외부 접속 단자(260)가 제1 도금층(262)과 전도성 볼(263)을 포함하여, 종래에 비해 작은 부피의 전도성 볼(263)로도 기타 패키지 기판(미도시)과의 충분한 전기적 연결이 가능하다. 또한, 사용되는 전도성 볼(263)의 부피 감소로 회로 패턴의 미세 피치 구현도 가능하게 된다.
도 12 내지 도 14는 본 발명의 제2 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
도 12를 참조하면, 코어 기판(110)에 에칭 보호층(130), 제1 절연층(111) 및 솔더 레지스트층(140)이 형성된다. 또한, 코어 기판(110)에 제1 절연층(111)이 형성된 이후에 관통홀(115)이 형성된다.
본 발명의 실시 예에 따르면, 코어 기판(110)에 에칭 보호층(130), 제1 절연층(111), 솔더 레지스트층(140) 및 관통홀(115)을 형성하는 방법은 제1 실시 예인 도 2 내지 도 6과 동일하다. 따라서 코어 기판(110)을 준비하는 단계에서 관통홀(115)을 형성하는 단계의 자세한 설명은 도 2 내지 도 6을 참고하도록 한다.
도 13을 참조하면, 외부 접속 단자(260)가 형성된다.
본 발명의 실시 예에 따르면, 우선 관통홀(115)의 내벽에 시드층(261)이 형성된다. 본 발명의 실시 예에 따르면, 시드층(261)은 무전해 도금 방법으로 형성된다. 예를 들어, 시드층(261)은 구리로 형성된다. 본 발명의 실시 예에 따르면, 시드층(261)은 제1 절연층(111)의 상부에 관통홀(115)을 노출시키는 에칭 레지스트(미도시)를 형성한 후 무전해 도금을 수행하여 관통홀(115)의 내벽에만 형성되도록 할 수 있다. 또는, 시드층(261)은 관통홀(115)의 내벽과 제1 절연층(111)의 상면에 모두 형성될 수 있다.
이후, 시드층(261)이 형성된 관통홀(115)에 전해 도금 방법으로 제1 도금층(262)을 형성한다. 본 발명의 실시 예에 따르면, 제1 도금층(262)은 제1 절연층(111)의 상면으로부터 함몰되도록 형성된다. 즉, 제1 도금층(262)은 관통홀(115)에 미도금되어 제1 절연층(111)의 상면보다 낮은 높이를 갖도록 형성된다. 예를 들어, 제1 도금층(262)은 구리로 형성된다.
본 발명의 실시 예에서, 시드층(261)과 제1 도금층(262)이 구리로 형성됨을 예시로 설명하였지만, 재질이 이에 한정되는 것은 아니다. 시드층(261)과 제1 도금층(262)은 회로 기판 분야에서 도금에 사용되는 전도성 물질 중 어느 것으로도 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 도금층(262)이 형성된 이후 외부로 노출된 시드층(261)이 제거되는 단계가 수행된다.
본 발명의 실시 예에 따르면, 제1 도금층(262)이 형성된 이후, 전도성 볼(263)이 형성된다. 본 발명의 실시 예에 따르면, 전도성 볼(263)은 제1 도금층(262) 상에 형성되어 일부는 관통홀(115) 내부에 위치하며, 나머지 일부는 제1 절연층(111)으로부터 돌출되도록 위치된다. 예를 들어, 전도성 볼(263)은 솔더로 형성된다.
이와 같은 방법으로 본 발명의 실시 예에 따른 시드층(261), 제1 도금층(262) 및 전도성 볼(263)을 포함하는 외부 접속 단자(260)가 형성된다.
도 14를 참조하면, 캐비티(116) 및 외부 보호층(170)이 형성된다.
본 발명의 실시 예에 따르면, 캐비티(116)가 형성되는 단계부터 외부 보호층(170)이 형성되는 단계까지의 자세한 설명은 제1 실시 예인 도 8 내지 도 10을 참고하도록 한다.
이와 같은 도 12 내지 도 14의 단계를 통해서 본 발명의 제2 실시 예에 따른 패키지 기판(200)이 형성된다.
제3 실시 예
도 15는 본 발명의 제3 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
본 발명의 제3 실시 예에 따른 패키지 기판(300)은 제1 절연층(111), 제2 절연층(112), 제1 회로 패턴(121), 제2 회로 패턴(122), 외부 접속 단자(360), 비아(123), 솔더 레지스트층(140), 표면 처리층(150) 및 외부 보호층(170)을 포함한다.
본 발명의 제2 실시 예에 따른 패키지 기판(300)의 제1 절연층(111) 제2 절연층(112), 제1 회로 패턴(121), 외부 접속 단자(360), 비아(123), 솔더 레지스트층(140), 표면 처리층(150) 및 외부 보호층(170)은 도 1의 제1 실시 예에 따른 패키지 기판(300)과 동일하다. 따라서 중복되는 구성에 대한 설명은 생략하며, 자세한 설명은 도 1을 참고하도록 한다.
본 발명의 실시 예에 따르면, 제2 회로 패턴(122)은 제2 절연층(112)의 하면에 형성된다. 이때, 제2 회로 패턴(122)은 제2 절연층(112)에 매립되며 하면만 외부로 노출되도록 형성된다. 본 발명의 실시 예에 따른 제2 회로 패턴(122)은 회로 기판 분야에서 공지된 전도성 물질로 형성된다. 예를 들어, 제2 회로 패턴(122)은 구리로 형성된다.
도 16 내지 도 26은 본 발명의 제3 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
본 발명의 실시 예에서 설명과 이해의 편의를 위해서 캐리어 기판의 일면(상부)에 패키지 기판에 형성되는 것을 예시로 설명하도록 한다. 그러나 본 발명이 이에 한정되지 않으며, 도면에 미도시 되었지만, 캐리어 기판의 양면에 동일한 공정이 수행되어 최종적으로 2개의 패키지 기판이 제조될 수 있다.
도 16을 참조하면, 캐리어 기판(700)에 제2 회로 패턴(122)이 형성된다.
본 발명의 실시 예에 따른 캐리어 기판(700)은 패키지 기판을 위한 절연층 및 회로층이 형성될 때, 이를 지지하기 위한 구성이다.
본 발명의 실시 예에 따르면, 캐리어 기판(700)은 캐리어 코어(710)에 금속층(720)이 적층된 구조이다.
예를 들어, 캐리어 코어(710)는 절연 재질로 형성된다. 그러나 캐리어 코어(710)의 재질이 절연 재질로 한정되는 것은 아니며, 금속 재질 또는 절연층과 금속층이 한 층 이상 적층된 구조일 수 있다.
예를 들어, 금속층(720)은 구리(Cu)로 형성된다. 그러나 금속층(720)의 재질이 구리로 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 전도성 물질이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에 따르면, 제2 회로 패턴(122)은 캐리어 기판(700)의 상부에 형성된다. 캐리어 기판(700)에 제2 회로 패턴(122)이 형성되는 방법은 회로 기판 분야에서 공지된 회로 패턴 형성 공법 중 어느 것도 가능하다. 본 발명의 실시 예에 따른 제2 회로 패턴(122)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 제2 회로 패턴(122)은 구리로 형성된다.
도 17을 참조하면, 제2 절연층(112) 및 제1 회로 패턴(121)이 형성된다.
본 발명의 실시 예에 따르면, 제2 절연층(112)은 캐리어 기판(700)의 상부에 형성되어 제2 회로 패턴(122)을 매립하도록 형성된다. 본 발명의 실시 예에 따른 제2 절연층(112)은 필름 타입으로 캐리어 기판(700)의 상부에 적층되어 형성된다. 또는 제2 절연층(112)은 액상 타입으로 캐리어 기판(700)의 상부에 도포되어 형성된다.
본 발명의 실시 예에 따른 제2 절연층(112)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제2 절연층(112)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다.
본 발명의 실시 예에 따르면, 제1 회로 패턴(121)은 제2 절연층(112)의 상면에 형성되며, 제2 절연층(112)의 상면으로부터 돌출되도록 형성된다. 또한, 본 발명의 실시 예에 따르면, 제2 절연층(112)의 내부에 형성되어, 제1 회로 패턴(121)과 제2 회로 패턴(122)을 전기적으로 연결하는 비아(123)가 형성된다. 여기서, 비아(123)는 당업자의 선택에 따라 생략될 수 있다.
본 발명의 실시 예에 따른 제1 회로 패턴(121)과 비아(123)는 회로 기판 분야에서 공지된 회로 패턴과 비아를 형성하는 방법 중 어느 방법으로도 형성되는 것이 가능하다. 또한, 본 발명의 실시 예에 따른 제1 회로 패턴(121)과 비아(123)는 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 제1 회로 패턴(121)과 비아(123)는 구리(Copper)로 형성된다
도 18을 참조하면, 에칭 보호층(130)이 형성된다.
본 발명의 실시 예에 따른 에칭 보호층(130)은 추후에 캐비티(미도시)를 형성할 때, 제1 회로 패턴(121)이 손상되는 것을 방지하기 위해서 형성된다. 따라서, 에칭 보호층(130)은 캐비티(미도시)가 형성될 영역에 위치한 제1 회로 패턴(121)을 감싸도록 형성된다. 본 발명의 실시 예에 따른 에칭 보호층(130)은 캐비티 형성 공정으로부터 제1 회로 패턴(121)을 보호할 수 있는 어떠한 재질로도 형성될 수 있다. 이때, 에칭 보호층(130)은 제2 절연층(112) 및 제2 절연층(112)과 상이한 재질로 형성되어 선택적 박리가 가능한 재질로 형성된다.
도 19를 참조하면, 제1 절연층(111)이 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(111)은 제1 절연층(111) 상부에 형성되어 제1 회로 패턴(121)과 에칭 보호층(130)을 매립하도록 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(111)은 제2 절연층(112)에 필름 타입으로 적층되거나 액상 타입으로 도포되어 형성된다.
또한, 본 발명의 실시 예에 따른 제1 절연층(111)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(111)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다.
도 20을 참조하면, 관통홀(115)이 형성된다.
본 발명의 실시 예에 따르면, 관통홀(115)은 제1 절연층(111)을 관통하여, 제1 회로 패턴(121)이 노출되도록 형성된다. 관통홀(115)은 외부 부품과 연결되는 외부 접속 단자(미도시)가 형성될 영역에 형성된다. 본 발명의 실시 예에 따르면, 관통홀(115)은 제1 절연층(111)이 감광성 재질인 경우, 노광 및 현상 공정으로 형성될 수 있다. 또는 관통홀(115)은 레이저 드릴로 형성될 수 있다. 본 발명의 실시 예에서, 관통홀(115)을 형성하는 방법이 노광 및 현상과 레이저 드릴로 한정되는 것은 아니다. 관통홀(115)은 회로 기판 분야에서 홀을 형성하는 어떠한 방법으로도 형성될 수 있다.
도 21을 참조하면, 외부 접속 단자(360)가 형성된다.
본 발명의 실시 예에 따르면, 외부 접속 단자(360)는 시드층(361), 제1 도금층(362) 및 제2 도금층(363)을 포함한다.
본 발명의 실시 예에 따르면, 우선, 관통홀(115)의 내벽에 시드층(361)이 형성된다. 본 발명의 실시 예에 따르면, 시드층(361)은 무전해 도금 방법으로 형성된다. 예를 들어, 시드층(361)은 구리로 형성된다.
이후, 시드층(361)이 형성된 관통홀(115)에 전해 도금 방법으로 제1 도금층(362)을 형성한다. 본 발명의 실시 예에 따르면, 제1 도금층(362)은 관통홀(115)에 과도금 되어 제1 절연층(111)의 상면으로부터 돌출되도록 형성된다. 예를 들어, 제1 도금층(362)은 구리로 형성된다.
본 발명의 실시 예에 따른 시드층(361)과 제1 도금층(362)이 구리로 한정되는 것은 아니며, 회로 기판 분야에서 도금에 사용되는 전도성 물질 중 어느 것으로도 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 도금층(362)이 형성된 이후, 제2 도금층(363)이 형성된다. 본 발명의 실시 예에 따르면, 제2 도금층(363)은 제1 절연층(111)의 외부로 노출된 제1 도금층(362)을 감싸도록 형성된다. 제2 도금층(363)은 무전해 도금 방법과 전해 도금 방법 중 적어도 하나를 적용하여 형성된다. 또한, 제2 도금층(363)은 회로 기판 분야에서 도금에 사용되는 전도성 물질 중에서, 제1 도금층(362)과는 상이한 재질로 형성된다. 예를 들어, 제2 도금층(363)은 주석(TiN)으로 형성된다.
도 22를 참조하면, 캐리어 기판(700)이 제거된다.
본 발명의 실시 예에 따르면, 캐리어 금속층(720)이 제2 절연층(112) 및 제2 회로 패턴(122)이 분리되어 캐리어 기판(700)이 제거된다. 그러나 캐리어 기판(700)이 제거되는 방법이 이에 한정되는 것은 아니며, 회로 기판 분야에서 공지된 캐리어 기판(700)을 제거하는 방법 중 어느 것도 될 수 있다.
도 23을 참조하면, 솔더 레지스트층(140)이 형성된다.
본 발명의 실시 예에 따르면, 솔더 레지스트층(140)은 제2 절연층(112)의 하부에 형성된다. 캐리어 기판(700)의 제거로 제2 회로 패턴(122)은 제2 절연층(112)에 매립되며 하면이 외부로 노출된다. 이때, 솔더 레지스트층(140)은 외부로 노출된 제2 절연층(112)의 하면을 외부로부터 보호하기 위해 형성된다. 예를 들어, 솔더 레지스트층(140)은 솔더링 공정의 땜납과 산화 현상으로부터 제2 절연층(112)을 보호한다. 본 발명의 실시 예에 따른 솔더 레지스트층(140)은 내열성 피복 재료로 형성된다.
또한, 솔더 레지스트층(140)은 제2 절연층(112)을 감싸도록 형성되어 보호하지만, 제2 절연층(112)의 일부는 외부로 노출되도록 패터닝된다. 이때, 솔더 레지스트층(140)에 의해서 노출되는 제2 절연층(112)은 외부 부품과 연결되는 부분이다. 본 발명의 실시 예에 따르면, 솔더 레지스트층(140)은 노광 및 현상 공정을 통해서 패터닝된다.
또한, 도 23에는 미도시되었지만, 솔더 레지스트층(140)을 패터닝한 이후에, 외부로 노출된 제2 회로 패턴(122) 상에 표면 처리층(미도시)이 형성된다. 표면 처리층(미도시)은 외부로 노출된 제2 회로 패턴(122)이 외부 환경에 의해서 부식 및 산화되는 것을 방지하기 위해 형성된다.
도 24를 참조하면, 캐비티(116)가 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(111)에 캐비티(116)가 형성된다. 캐비티(116)는 에칭 보호층(130)을 노출하도록 형성된다. 본 발명의 실시 예에 따르면, 캐비티(116)는 노광 및 현상 공정으로 형성된다. 그러나 캐비티(116)를 형상하는 방법은 이에 한정되는 것은 아니다. 예를 들어, 캐비티(116)는 레이저 드릴을 이용하여 형성될 수도 있다.
도 25를 참조하면, 에칭 보호층(도 24의)이 제거된다.
본 발명의 실시 예에 따르면, 에칭 보호층(도 24의)이 제거되어 캐비티(116) 하부에 형성된 제1 회로 패턴(121)이 외부로 노출된다.
도 26을 참조하면, 외부 보호층(170)이 형성된다.
본 발명의 실시 예에 따르면, 외부 보호층(170)은 캐비티(116)에 의해서 외부로 노출된 제1 회로 패턴(121)을 외부 환경으로부터 보호하기 위해 형성된다. 따라서, 외부 보호층(170)은 캐비티(116) 내에서 제1 회로 패턴(121)을 감싸도록 형성된다. 외부 보호층(170)은 제1 회로 패턴(121)을 외부로부터 보호할 수 있는 어떠한 재질로도 형성될 수 있다. 예를 들어, 외부 보호층(170)은 솔더 레지스트층(140)과 동일한 재질로 형성될 수 있다.
이와 같은 도 16 내지 도 26의 단계를 통해서 본 발명의 제3 실시 예에 따른 패키지 기판(300)이 형성된다.
제 4 실시 예
도 27은 본 발명의 제4 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
본 발명의 제4 실시 예에 따른 패키지 기판(400)의 제1 절연층(111) 제2 절연층(112), 제1 회로 패턴(121), 제2 회로 패턴(122), 비아(123), 솔더 레지스트층(140), 표면 처리층(150) 및 외부 보호층(170)은 도 15의 제3 실시 예에 따른 패키지 기판(400)과 동일하다. 또한, 본 발명의 제4 실시 예에 따른 패키지 기판(400)의 외부 접속 단자(460)는 도 11의 제2 실시 예에 따른 외부 접속 단자(460)와 동일하다.
즉, 본 발명의 실시 예에 따른 패키지 기판(400)은 제2 회로 패턴(122)은 제1 절연층(111)의 내부에 매립된 구조를 갖는다. 또한, 패키지 기판(400)의 외부 접속 단자(460)는 제1 절연층(111)의 상면으로부터 함몰된 제1 도금층(462)과 제1 도금층(462) 상에 전도성 볼(463)이 형성된 구조를 갖는다.
도 28 내지 도 30은 본 발명의 제4 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
도 28을 참조하면, 캐리어 기판(700)에 제2 회로 패턴(122), 제1 절연층(111), 제1 회로 패턴(121), 에칭 보호층(130) 및 관통홀(115)이 형성된 제1 절연층(111)이 형성된다.
본 발명의 실시 예에 따른 캐리어 기판(700)에 제2 회로 패턴(122)을 형성하는 단계부터 관통홀(115)이 형성되는 단계까지는 도 16 내지 도 20을 참고하도록 한다.
도 29를 참조하면, 외부 접속 단자(460)가 형성된다.
본 발명의 실시 예에 따른 외부 접속 단자(460)가 형성되는 단계는 도 13을 참고하도록 한다.
도 30을 참조하면, 캐리어 기판(700)이 제거되고 솔더 레지스트층(140), 캐비티(116) 및 외부 보호층(170)이 형성된다.
본 발명의 실시 예에 따르면, 캐리어 기판(700)이 제거되는 단계부터 외부 보호층(170)이 형성되는 단계까지는 도 22 내지 도 26을 참고하도록 한다.
이와 같은 도 28 내지 도 30의 단계를 통해서 본 발명의 제4 실시 예에 따른 패키지 기판(400)이 형성된다.
적층형 패키지
도 31은 본 발명의 실시 예에 따른 적층형 패키지를 나타낸 예시도이다.
도 31을 참조하면, 본 발명의 실시 예에 따른 적층형 패키지(500)는 제1 패키지 기판(510), 제2 패키지 기판(520) 및 전자 소자(530)를 포함한다.
본 발명의 실시 예에 따른 제2 패키지 기판(520)은 미도시 되었지만, 절연층과 한 층 이상의 회로층으로 형성된다. 본 발명의 실시 예에 따른 제2 패키지 기판(520)은 공지된 패키지 기판은 상부에 전자 소자(530)를 실장하는 것이 가능한 어떠한 기판도 가능하다. 본 발명의 실시 예에 따른 제2 패키지 기판(520)은 상면에 외부 접속 패드(521)가 형성된다. 여기서, 외부 접속 패드(521)는 제1 패키지 기판(510)의 외부 접속 단자(360)와 접촉된다.
본 발명의 실시 예에 따른 전자 소자(530)는 제2 패키지 기판(520)의 상부에 실장된다.
본 발명의 실시 예에 따른 제1 패키지 기판(510)은 제2 패키지 기판(520)과 전자 소자(530)의 상부에 위치한다. 본 발명의 실시 예에 따른 제1 패키지 기판(510)은 전자 소자(530)의 적어도 일부가 삽입되는 캐비티(116)를 포함한다. 또한, 제1 패키지 기판(510)은 캐비티(116)의 양측 또는 주변에 도금 방식을 포함하여 형성된 외부 접속 단자(360)를 포함한다. 본 발명의 실시 예에서 제1 패키지 기판(510)은 제3 실시 예에 따른 패키지 기판(300)이다. 그러나 제1 패키지 기판(510)이 제3 실시 예에 따른 패키지 기판(300)으로 한정되는 것은 아니다. 예를 들어, 제1 패키지 기판(510)은 본 발명의 제1 실시 예 내지 제4 실시 예의 패키지 기판 중 어느 것도 가능하다.
본 발명의 실시 예에 따르면, 캐비티(116)와 외부 접속 단자(360)를 포함하는 제1 패키지 기판(510)에 의해서 전자 소자(530)가 제2 패키지 기판(520)의 상부에 배치되었어도 제1 패키지 기판(510)과 제2 패키지 기판(520) 간의 이격거리가 짧다. 또한, 본 발명의 실시 예에 따른 적층형 패키지(500)는 상술한 짧은 이격거리에 의해서 외부 접속 단자(160)와 제2 패키지 기판(520)이 직접 접촉하는 것이 가능하다. 따라서 종래에 사용되었던 큰 크기의 솔더 볼을 생략할 수 있다. 또한, 본 발명의 실시 예에 따르면, 짧은 이격거리에 의해서 외부 접속 단자(360)에서 제1 패키지 기판(510)으로부터 돌출되는 부분의 크기를 감소시킬 수 있어 미세 피치 구현이 가능하다. 또한, 본 발명의 실시 예에 따른 적층형 패키지(500)는 전자 소자(530)가 제1 패키지 기판(510)의 캐비티(116)로 삽입되므로, 패키지의 전체 두께를 감소시키는 것이 가능하다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 200, 300, 400: 패키지 기판
110: 코어 기판
111: 제1 절연층
112: 제2 절연층
115: 관통홀
116: 캐비티
121: 제1 회로 패턴
122: 제2 회로 패턴
123: 비아
130: 에칭 보호층
140: 솔더 레지스트층
150: 표면 처리층
160, 260, 360, 460: 외부 접속 단자
161, 261, 361, 461: 시드층
162, 262, 362, 462: 제1 도금층
163, 363: 제2 도금층
170: 외부 보호층
263, 463: 전도성 볼
500: 적층형 패키지
510: 제1 패키지 기판
520: 제2 패키지 기판
521: 외부 접속 패드
530: 전자 소자
700: 캐리어 기판
710: 캐리어 코어
720: 금속층

Claims (25)

  1. 캐비티가 형성된 제1 절연층; 및
    상기 제1 절연층을 관통하도록 형성되어 일단이 상기 제1 절연층의 일면의 외부로 돌출되도록 형성된 제1 도금층, 및 상기 외부로 돌출된 제1 도금층 상에 형성된 제2 도금층을 포함하는 외부 접속 단자;
    를 포함하고,
    상기 제1 도금층이 상기 제1 절연층을 관통하는 방향을 기준으로, 상기 제1 도금층의 상면과 상기 제2 도금층의 상면 간의 거리는 상기 제1 도금층의 상면과 상기 제1 절연층의 일면 간의 거리보다 작은, 패키지 기판.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제1 도금층과 제2 도금층은 서로 상이한 재질로 형성된 패키지 기판.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 제1 절연층의 타면에 형성되며, 상기 외부 접속 단자의 타단과 접합되는 제1 회로 패턴을 더 포함하는 패키지 기판.
  6. 청구항 5에 있어서,
    상기 제1 회로 패턴은 상기 제1 절연층의 내부에 매립되도록 형성된 패키지 기판.
  7. 청구항 5에 있어서,
    상기 제1 회로 패턴 중 일부는 상기 캐비티 내부에 위치하는 패키지 기판.
  8. 청구항 7에 있어서,
    상기 캐비티 내부에 위치한 제1 회로 패턴을 감싸도록 형성된 외부 보호층을 더 포함하는 패키지 기판.
  9. 청구항 5에 있어서,
    상기 제1 절연층의 타면에 형성된 제2 절연층; 및
    상기 제2 절연층의 타면에 형성된 제2 회로 패턴;
    을 더 포함하는 패키지 기판.
  10. 캐비티가 형성된 제1 절연층과 상기 제1 절연층을 관통하도록 형성되어 일단이 상기 제1 절연층의 일면의 외부로 돌출되도록 형성된 제1 도금층, 및 상기 외부로 돌출된 제1 도금층 상에 형성된 제2 도금층을 포함하는 외부 접속 단자를 포함하는 제1 패키지 기판;
    상기 제1 패키지 기판의 하부에 위치하며, 상면에 형성된 외부 접속 패드를 포함하는 제2 패키지 기판; 및
    상기 제2 패키지 기판의 상부에 배치되는 동시에 상기 제1 패키지 기판의 캐비티 내부에 배치되는 전자 소자;
    를 포함하며,
    상기 외부 접속 단자는 상기 외부 접속 패드와 접촉되고,
    상기 제1 도금층이 상기 제1 절연층을 관통하는 방향을 기준으로, 상기 제1 도금층의 상면과 상기 제2 도금층의 상면 간의 거리는 상기 제1 도금층의 상면과 상기 제1 절연층의 일면 간의 거리보다 작은, 적층형 패키지.
  11. 삭제
  12. 청구항 10에 있어서,
    상기 제1 도금층과 제2 도금층은 서로 상이한 재질로 형성된 적층형 패키지.
  13. 삭제
  14. 청구항 10에 있어서,
    상기 제1 절연층의 타면에 형성되며, 상기 외부 접속 단자의 타단과 접합되는 제1 회로 패턴을 더 포함하는 적층형 패키지.
  15. 제1 절연층을 형성하는 단계;
    상기 제1 절연층을 관통하며, 일단이 상기 제1 절연층의 일면의 외부로 돌출되도록 형성된 외부 접속 단자를 형성하는 단계; 및
    상기 제1 절연층의 일면에 캐비티를 형성하는 단계;
    를 포함하고,
    상기 외부 접속 단자를 형성하는 단계는,
    상기 제1 절연층을 관통하는 관통홀을 형성하는 단계;
    상기 관통홀의 내벽에 무전해 도금 방법으로 시드층을 형성하는 단계;
    상기 제1 절연층의 일면의 외부로 돌출되도록 상기 시드층이 형성된 관통홀에 전해 도금 방법으로 제1 도금층을 형성하는 단계; 및
    상기 제1 도금층 중에서 상기 제1 절연층의 외부로 돌출된 부분에 제2 도금층을 형성하는 단계; 를 더 포함하며,
    상기 제1 도금층이 상기 제1 절연층을 관통하는 방향을 기준으로, 상기 제1 도금층의 상면과 상기 제2 도금층의 상면 간의 거리는 상기 제1 도금층의 상면과 상기 제1 절연층의 일면 간의 거리보다 작은, 패키지 기판의 제조 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 청구항 15에 있어서,
    상기 제1 절연층을 형성하는 단계 이전에,
    제2 절연층, 상기 제2 절연층 일면에 형성된 제1 회로 패턴과 타면에 형성된 제2 회로 패턴을 형성하는 단계를 더 포함하며,
    상기 제1 절연층은 상기 제2 절연층의 일면에 형성되어 상기 제1 회로 패턴을 매립하도록 형성되는 패키지 기판의 제조 방법.
  20. 청구항 19에 있어서,
    상기 제1 회로 패턴은 상기 제2 절연층으로부터 돌출되도록 형성된 패키지 기판의 제조 방법.
  21. 청구항 19에 있어서,
    상기 제1 절연층을 형성하는 단계 이전에,
    상기 제1 회로 패턴 중에서 상기 캐비티가 형성되는 영역에 위치한 제1 회로 패턴을 감싸는 에칭 보호층을 형성하는 단계를 더 포함하는 패키지 기판의 제조 방법.
  22. 청구항 21에 있어서,
    상기 캐비티를 형성하는 단계에서,
    상기 캐비티는 상기 에칭 보호층을 노출하도록 형성되는 패키지 기판의 제조 방법.
  23. 청구항 22에 있어서,
    상기 캐비티를 형성하는 단계 이후에,
    상기 에칭 보호층을 제거하는 단계를 더 포함하는 패키지 기판의 제조 방법.
  24. 청구항 19에 있어서,
    상기 제2 절연층, 제1 회로 패턴 및 제2 회로 패턴을 형성하는 단계는,
    상기 제2 절연층, 제1 회로 패턴 및 제2 회로 패턴을 포함하는 코어 기판을 제공함으로써 수행되는 패키지 기판의 제조 방법.
  25. 청구항 19에 있어서,
    상기 제2 절연층, 제1 회로 패턴 및 제2 회로 패턴을 형성하는 단계는,
    캐리어 기판을 준비하는 단계;
    상기 캐리어 기판의 일면에 제2 회로 패턴을 형성하는 단계;
    상기 캐리어 기판의 일면에 형성되어 제2 회로 패턴을 매립하는 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층의 일면에 제1 회로 패턴을 형성하는 단계;
    를 포함하는 패키지 기판의 제조 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110769598B (zh) * 2018-07-27 2021-11-16 宏启胜精密电子(秦皇岛)有限公司 内埋式电路板及其制作方法
KR102568705B1 (ko) * 2018-10-05 2023-08-22 삼성전자주식회사 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
KR20200097978A (ko) * 2019-02-11 2020-08-20 삼성전기주식회사 인쇄회로기판

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100792352B1 (ko) * 2006-07-06 2008-01-08 삼성전기주식회사 패키지 온 패키지의 바텀기판 및 그 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5986209A (en) 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
TW579665B (en) * 2003-04-23 2004-03-11 Via Tech Inc Vertical routing structure
DE112008003532T5 (de) * 2007-12-25 2010-11-25 Murata Mfg. Co., Ltd., Nagaokakyo-shi Verfahren zum Herstellen eines Mehrschichtverdrahtungssubstrats
KR101486420B1 (ko) * 2008-07-25 2015-01-26 삼성전자주식회사 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법
KR100986296B1 (ko) * 2008-09-05 2010-10-07 삼성전기주식회사 반도체 패키지 및 그 제조 방법
KR101032706B1 (ko) * 2008-09-08 2011-05-06 삼성전기주식회사 반도체 패키지 및 그 제조 방법
KR20100065691A (ko) * 2008-12-08 2010-06-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
JP5221315B2 (ja) * 2008-12-17 2013-06-26 新光電気工業株式会社 配線基板及びその製造方法
US9299648B2 (en) * 2009-03-04 2016-03-29 Stats Chippac Ltd. Integrated circuit packaging system with patterned substrate and method of manufacture thereof
US20100327419A1 (en) * 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US9385009B2 (en) * 2011-09-23 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming stacked vias within interconnect structure for Fo-WLCSP

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100792352B1 (ko) * 2006-07-06 2008-01-08 삼성전기주식회사 패키지 온 패키지의 바텀기판 및 그 제조방법

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