JP6118652B2 - 半導体チップ及び半導体装置 - Google Patents

Description

本発明は、基板にフリップチップ実装される半導体チップ及びそれを実装した半導体装置に関し、特に実装される基板の配線性を改善するために好適に利用できるものである。

フリップチップ実装では、半導体チップが実装される基板には、半導体チップのパッドと対面する位置に接続されるパッドが設けられており、バンプなどを介して互いに接続されることによって、電気的に導通される。以下、半導体チップと接続するために基板に設けられたパッドを基板パッドと呼び、半導体チップ上のパッドは、単にパッド、またはチップパッドと呼ぶ。

半導体チップでは、特にＳｏＣ（System on Chip）などの大規模ＬＳＩ（Large Scale Integrated circuit）での、集積度の向上に伴って、より多くの電極数即ちパッド数が要求される傾向にある。そのような半導体チップのパッドには、半導体チップの各辺で１列に配列された入出力セル（ＩＯセル）の片側または両側に２列で互い違い配置される、いわゆる千鳥配置が提案されている。パッドは入出力セルよりも非常に大きいので、千鳥配置が最も面積効率が良いからである。

特許文献１には、半導体チップの表面に複数のパッドを配列する場合に、パッド配置領域の面積を抑える技術が開示されている。入出力バッファの片側に、複数のパッドを２列若しくは３列以上の複数列で千鳥状に配列する。

特許文献２には、半導体チップのダイサイズを増大させることなく、ＩＯパッドの配置を高密度化する技術が開示されている。半導体チップの外周部に、外部との電気的なやり取りを行うための入出力回路を備えた入出力セル（ＩＯセル）をリング状に配置する。ＩＯパッドはリング状に配置されたＩＯセルを挟んで千鳥状に配置される。

これに対し、半導体チップが実装される基板では、チップパッドと対面する位置に基板パッドが配置され、その反対面に向かって、基板全体または基板を構成する配線層を貫通するスルーホールビア（以下単にビアと呼ぶ。）が配置され、基板パッドと同じ配線層を使って基板パッドと配線されている。半導体チップの小型化や多ピン化にともないパッド間ピッチが狭くなり、基板においてビアと配線の輻輳が顕在化してきている。例えば、ビアを、それが接続されるべき基板パッドの近傍に配置することができず、基板パッドからビアへの配線の引き出しが長くなって配線インピーダンスが大きくなり、電気的特性を劣化させるなどの問題が生じる。また、レイアウト面での配線性が低下して基板の面積が大きくなり、例えば基板がＬＳＩパッケージの実装基板である場合には、収容できるパッケージのサイズが大きくなるなどの問題が生じる。

特許文献３には、ＰＯＥ（Pad On Element）技術と千鳥状の電極パッド配列とを採用したＣＳＰ（Chip Size Package）型の半導体装置において、半導体チップのサイズ増大要因をなくす技術が開示されている。より詳細には、同特許文献の図２と要約及び第００１１段落から第００１３段落を参照すると、以下の技術が開示されている。半導体チップ１０の表面上のコーナーセル１１に隣接して、周縁部に並ぶように入出力セル１２を、各入出力セル１２の上に電極パッド１３をそれぞれ形成する。電極パッド１３は、千鳥状のパッド配列をなすように内側パッド列と外側パッド列とを構成する。ただし、内側パッド列を構成する電極パッド１３のうちコーナーセル１１の両側に隣接する所定範囲内の電極パッド配設を省略することにより、半導体チップ１０にバンプ接続されるキャリア２０（基板に相当する）の配線パターン２１及びビア２２の錯綜を防止する。

特許文献４には、ＢＧＡ（Ball Grid Array）のパッケージ基板におけるメッキ配線のレイアウトが開示されている。パッケージ基板におけるメッキ配線とは、基板の表裏面の電極を電解メッキするために、全ての電極に電解処理に必要な電位を印加し電流を通す基板上の配線である。同文献の図２に示されるように、メッキ配線９は、ボンディングリードから外側に引き出されている。

特開平１０−７４７９０号公報 特開２００２−２７０７７９号公報 特開２００８−２５２１２６号公報 特開平１０−１７３０８７号公報

特許文献１、２、３及び４について本発明者が検討した結果、以下のような新たな課題があることがわかった。

特許文献１に記載されるパッドの配置では、入出力バッファに近い側の複数のパッド列では、パッド間に、入出力バッファからより遠い他のパッド列への配線を通す必要があり、パッドピッチを設計制約上許される最小ピッチにすることができない。

特許文献２に記載されるパッドの配置は、ＩＯセルの両側に一列ずつパッドを配置するため、上記の問題を解決し、パッドピッチを設計制約上許される最小ピッチにすることができる。しかし、この半導体チップがフリップチップ実装された場合の基板の配線性については、何ら考慮されていない。

特許文献３に記載されるパッドの配置は、ＩＯセルの両側に一列ずつパッドが配置された半導体チップがフリップチップ実装された場合の基板の配線性について、特に半導体チップのコーナー部での配線性について考慮されたものである。半導体チップでは、ＩＯセルの内側パッド列と外側パッド列のそれぞれを構成するパッドは、それぞれ設計制約上許される最小のピッチで配置されることができる。これと接続される基板側の基板パッドも同様に、設計制約上許される最小のピッチで配置されることとなる。半導体チップ上の設計制約と基板における設計制約とは異なる場合もあるが、基板パッドの間に配線を通す余裕をとることは現実的に困難であるため、基板上の配線も、半導体チップの内側パッド列に接続される内側基板パッド列からの配線は内側方向に、半導体チップの外側パッド列に接続される外側基板パッド列からの配線は外側方向に、それぞれ限定される。そのため、特許文献３に記載されるパッドの配置は、コーナー部で外側パッド列を残し、内側パッド列のパッド配設を省略する。

内側基板パッド列からの基板上の配線が内側方向に、外側基板パッド列からの配線が外側方向に、それぞれ限定されることによる弊害は、さらに、基板におけるメッキ線のレイアウトにも現れる。電解処理では、全ての電極に同じ電位を印加しなければならない。そのため、メッキ配線を使って、基板の外周部にから全ての電極への配線を行う。内側基板パッド列からの基板上の配線が内側方向に限定される、上記の制約のため、内側基板パッドに電解処理の電位を印加するメッキ配線を、基板上の半導体チップの実装面にレイアウトすることが難しいという問題がある。そのため、内側基板パッドに対するメッキ配線は、ＢＧＡ電極面にレイアウトせざるを得ず、ＢＧＡ電極の配置を制約し、配置可能な電極数を減らすという問題を生じる。

このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、下記の通りである。

すなわち、複数のチップパッドを備える半導体チップと、その半導体チップがフリップチップ実装され、チップパッドと接続される基板パッドとビアを備えた基板とを備える半導体装置であって、以下のように構成される。半導体チップは、入出力セルが直線状に配列された入出力セル列を備え、その外側と内側に交互に引き出された外側チップパッド列と内側チップパッド列を備える。外側チップパッド列には少なくとも２個の外側チップパッドが含まれ、内側チップパッド列には少なくとも１個の内側チップパッドが含まれる。半導体チップがフリップチップ実装される前記基板には、内側チップパッド列と対面し接続される内側基板パッド列と、外側チップパッド列と対面し接続される外側基板パッド列が設けられる。外側基板パッド列に含まれ、互いに隣り合う外側基板パッドの間隔は、基板の設計制約で許される配線の最小幅と、配線と基板パッドに求められるスペース値の２倍の和よりも狭い。このとき、外側チップパッド列と内側チップパッド列の距離を、所定の間隔以上離して配置する。所定の間隔は、例えば、半導体チップがフリップチップ実装される基板に設けられるビアの直径と、ビアと基板パッドとの間隔に設計制約で求められる最小スペース値の２倍との和である。また、所定の間隔は、基板において、内側基板パッド列と外側基板パッド列との間のレジスト膜に、内側基板パッドと外側基板パッドを短絡するメッキ配線をエッチバックするための開口部を設けることができる間隔である。

前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、半導体チップがフリップチップ実装される基板の配線性を、向上させることができる。例えば、所定の間隔を、ビアの直径と、ビアと基板パッドとの間のスペース値に基づいて上記のように規定した場合には、基板上の信号配線や電源配線の配線性を向上させることができる。また、所定の間隔を、メッキ配線をエッチバックするためのレジスト膜の開口部の大きさに基づいて上記のように規定した場合には、基板上のメッキ配線の配線性を向上させることができる。

図１は、実施形態１または実施形態２に係る半導体チップにおけるパッドの配置を表すレイアウト図である。 図２は、従来の半導体チップにおけるパッドの配置を表すレイアウト図である。 図３は、実施形態１または実施形態２に係る半導体チップが基板上にフリップチップ実装された、半導体装置の断面方向の実装状態を表す模式図である。 図４は、実施形態１または実施形態２に係る半導体チップにおけるパッドのレイアウトと、それがフリップチップ実装される基板における基板パッドのレイアウトを表す模式図である。 図５は、実施形態１に係る半導体チップがフリップチップ実装される基板における、基板パッドの配置を表すレイアウト図である。 図６は、従来の半導体チップにおけるパッドの配置例と、その半導体チップがフリップチップ実装される基板における、基板パッドの配置例を表すレイアウト図である。 図７は、実施形態１に係る半導体チップにおけるパッドの配置例とその半導体チップがフリップチップ実装される基板における、基板パッドの配置例を表すレイアウト図である。 図８は、実施形態１に係る半導体チップにおけるパッドの配置例とその半導体チップがフリップチップ実装される基板における、基板パッドの配置の別の例を表すレイアウト図である。 図９は、実施形態２に係る半導体チップがフリップチップ実装される基板における、基板パッドの配置を表すレイアウト図である。 図１０は、実施形態３に係る半導体チップにおけるパッドの配置を表すレイアウト図である。 図１１は、従来の半導体チップのコーナー部におけるパッドの配置を表すレイアウト図である。 図１２は、実施形態４に係る半導体チップのコーナー部におけるパッドの配置を表すレイアウト図である。 図１３は、実施形態１〜４に係る半導体チップがフリップチップ実装された基板を含む、ＢＧＡの断面方向の実装形態の一例を表す模式図である。 図１４は、実施形態１〜４に係る半導体チップがフリップチップ実装された基板を含む、ＳｉＰ（System in Package）の断面方向の実装形態の一例を表す模式図である。 図１５は、実施形態１〜４に係る半導体チップがフリップチップ実装された基板を含む、ＰｏＰ（Package on Package）の断面方向の実装形態の一例を表す模式図である。 図１６は、実施形態１〜４に係る半導体チップが基板上にベアチップのままフリップチップ実装された回路基板における、断面方向の実装形態の一例を表す模式図である。 図１７は、新たな課題についての説明図である。 図１８は、新たな課題についてのより詳細な説明図である。 図１９は、実施形態６に係る半導体チップが基板上にフリップチップ実装された、半導体装置の平面方向及び断面方向の実装状態を表す模式図である。 図２０は、実施形態６に係る半導体装置の基板における、基板パッドの配置の一例を表すレイアウト図である。 図２１は、実施形態６に係る半導体装置の基板における、基板パッドの配置の別の例を表すレイアウト図である。 図２２は、実施形態６に係る半導体装置の基板における、基板パッドの配置のさらに別の例を表すレイアウト図である。 図２３は、実施形態７に係る半導体装置の基板における、ソルダーレジスト開口部の形状の一例を表すレイアウト図である。 図２４は、実施形態８に係る半導体装置の基板における、基板パッドの配置の一例を表すレイアウト図である。 図２５は、実施形態９に係る半導体装置の基板における、ソルダーレジスト開口部内に配置される基板パッドの形状の一例を表すレイアウト図である。 図２６は、実施形態１０に係る半導体装置の基板における、基板パッド及び配線の配置の一例を表すレイアウト図である。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜実装済ＬＳＩ； 内側と外側のパッドの間隔を拡大＞
複数のチップパッド（２）を備える半導体チップ（１）と、前記半導体チップがフリップチップ実装され、前記チップパッドと接続される基板パッド（９）とビア（１１）を備えた基板（８）とを備える半導体装置（２０）であって、以下のように構成される。

前記半導体チップは、直線状に配列され、隣接する第１入出力セル（３＿１）と第２入出力セル（３＿２）と第３入出力セル（３＿３）とを含む、複数の入出力セル（３）からなる入出力セル列を備える。前記複数のチップパッドは、前記第１入出力セルに電気的に接続される第１パッド（２＿２＿１）と前記第２入出力セルに電気的に接続される第２パッド（２＿１＿２）と前記第３入出力セルに電気的に接続される第３パッド（２＿２＿３）と、を含む。

前記基板は、前記第１パッドと対面し接続される第１基板パッド（９＿２＿１）と、前記第２パッドと対面し接続される第２基板パッド（９＿１＿２）と、前記第３パッドと対面し接続される第３基板パッド（９＿２＿３）とを備える。前記第１基板パッドと前記第３基板パッドの間隔は、前記基板の設計制約で許される配線の最小幅と、配線と基板パッドに求められるスペース値の２倍の和よりも狭い。

前記半導体チップにおいて、前記第１パッドと前記第３パッドは前記入出力セル列より外側に互いに隣り合って配列される。前記第２パッドは、前記入出力セル列より内側に配置され、前記第１パッドと前記第３パッドのそれぞれから所定の距離を離して配置される。前記所定の距離とは、前記第２基板パッドが、前記半導体チップがフリップチップ実装される基板に設けられるビアの直径（Ｌ１）と、前記ビアと前記基板パッドとの間隔に設計制約で求められる最小スペース値（Ｌ２）の２倍との和以上の距離（Ｌ）である。

これにより、半導体チップがフリップチップ実装される基板の配線性を、向上させることができる。特に、基板上の信号配線や電源配線の配線性を向上させることができる。

〔２〕＜外側のパッド（out-line pad）は、最小ピッチで直線状に配列＞
項１において、前記半導体チップは、前記第１パッドと前記第３パッドとを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より外側に直線状に配列される、第１パッド列（２＿２）を備え、前記第１パッド列において互いに隣り合って配列される複数のパッドは、前記半導体チップのパッドどうしの間隔に設計制約で求められる最小のピッチで配置される。

これにより、半導体チップ１のチップサイズが端子数によって決まるパッドネックである場合にも、従来と同じチップサイズに抑えることができる。

〔３〕＜内側のパッド（in-line pad）も最小ピッチで直線状に配列＞
項２において、前記半導体チップは、前記第２パッドを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より内側に直線状に配列される、第２パッド列（２＿１）を備え、前記第２パッド列において互いに隣り合って配列される複数のパッドは、前記半導体チップのパッドどうしの間隔に設計制約で求められる最小のピッチで配置される。

これにより、半導体チップ１において、従来と同数のパッド数（端子数）を確保することができる。

〔４〕＜プローブ用パッド＞
項１において、前記半導体チップは、前記第２入出力セルに電気的に接続され、前記入出力セル列より内側で前記第２パッドと前記入出力セル列との間に配置される、第４パッド（２＿３）をさらに備える。

これにより、プローブ用パッドを、プロービングのための針当ての圧力が内部回路にかからない位置に、配置することができる。

前記基板は、前記第１パッドと対面し接続される第１基板パッド（９＿２＿１）と、前記第２パッドと対面し接続される第２基板パッド（９＿１＿２）と、前記第３パッドと対面し接続される第３基板パッド（９＿２＿３）とを備え、前記第４パッドと対面する位置に基板パッドを配置しない。

〔５〕＜コーナー部＞
項３において、前記半導体チップは、前記入出力セル列を第１入出力セル列（３＿Ｗ）とし、前記半導体チップの１つのコーナー部で前記第１入出力セル列と直角方向に直線状に配列された複数の入出力セルを第２入出力セル列（３＿Ｓ）と、前記第２入出力セル列と平行で前記第２入出力セル列より外側に直線状に配列される、第３パッド列（２＿２＿Ｓ）を備える。前記第３パッド列において互いに隣り合って配列される複数のパッドは、前記半導体チップのパッドどうしの間隔に設計制約で求められる最小のピッチで配置される。

これにより、半導体チップ１のコーナー部において、配置するパッドの数を従来よりも増やすことができる。

〔６〕＜近接する入出力セルに接続されるパッド間でビアを共有＞
項１において、前記基板は、前記第１パッドと対面し接続される第１基板パッド（９＿２＿１）と、前記第２パッドと対面し接続される第２基板パッド（９＿１＿２）と、前記第３パッドと対面し接続される第３基板パッド（９＿２＿３）とを備える。前記基板は、前記第１基板パッドと前記第２基板パッドと同じ配線層で前記第１基板パッドと前記第２基板パッドを接続する配線と、前記配線に接続され前記第１基板パッドと前記第２基板パッドの間に配置されるビア（１１＿４）を備える。

これにより、内側パッド列と外側パッド列で、互いに近接する入出力セルに接続されるチップパッドが、同じ信号の場合、対応する基板パッドを互いに短絡してビアを共有することで、基板の配線性をより向上することができる。特に、近接するパッドが共に電源やグラウンドの場合に有効である。

〔７〕＜ＢＧＡ＞
項１から項６のうちのいずれか１項において、前記基板は、前記基板パッドを備える面と反対の面に、ＢＧＡパッド（２２）を備え、前記ＢＧＡパッドに接続されるＢＧＡ電極（２３）を備える。

これにより、ＢＧＡに実装された半導体装置（２０＿１）において、基板の配線性を向上することができる。

〔８〕＜ＳｉＰ（System in Package）＞
項７において、前記半導体チップを第１半導体チップ（１）とし、前記第１半導体チップに積層された、第２半導体チップ（２４）をさらに備える。前記基板パッドを第１基板パッド群（９＿１、９＿２）とし、前記基板は、前記第１基板パッド群と同じ面に前記第１基板パッド群とは異なる第２基板パッド群（９＿４）をさらに備え、前記第２半導体チップは前記第２基板パッド群とボンディングワイヤ（２５）によって接続される。

これにより、ＳｉＰ（２０＿２）において、基板の配線性を向上することができる。

〔９〕＜ＰｏＰ（Package on Package）＞
項７において、突起電極（２７）を備えるパッケージ実装された第２半導体装置（２６）をさらに備える。

前記基板パッドを第１基板パッド群（９＿１、９＿２）とし、前記基板は、前記第１基板パッド群と同じ面に前記第１基板パッド群とは異なる第２基板パッド群（９＿４）をさらに備え、前記突起電極と前記第２基板パッド群とを接続することにより、前記第２半導体装置が積層される。

これにより、ＰｏＰ（２０＿３）において、基板の配線性を向上することができる。

〔１０〕＜フリップチップ用半導体チップ； 内側と外側のパッドの間隔を拡大＞
半導体チップ（１）は、直線状に配列され、隣接する第１入出力セル（３＿１）と第２入出力セル（３＿２）と第３入出力セル（３＿３）とを含む、複数の入出力セル（３）からなる入出力セル列を備える。さらに、半導体チップ（１）は、前記第１入出力セルに電気的に接続される第１パッド（２＿２＿１）と前記第２入出力セルに電気的に接続される第２パッド（２＿１＿２）と前記第３入出力セルに電気的に接続される第３パッド（２＿２＿３）と、を備える。

前記半導体チップがフリップチップ実装される基板（８）は、前記第１パッドと対面し接続される第１基板パッド（９＿２＿１）と、前記第２パッドと対面し接続される第２基板パッド（９＿１＿２）と、前記第３パッドと対面し接続される第３基板パッド（９＿２＿３）とを備える。前記第１基板パッドと前記第３基板パッドの間隔は、前記基板の設計制約で許される配線の最小幅と、配線と基板パッドに求められるスペース値の２倍の和よりも狭い。

前記第１パッドと前記第３パッドは前記入出力セル列より外側に互いに隣り合って配列され、前記第２パッドは、前記入出力セル列より内側に配置される。前記第２パッドは、前記半導体チップがフリップチップ実装される基板に設けられるビアの直径（Ｌ１）と、前記ビアと前記半導体チップのパッドと接続される前記基板上の基板パッドとの間隔に設計制約で求められる最小スペース値（Ｌ２）の２倍との和以上の距離（Ｌ）を、前記第１パッドと前記第３パッドのそれぞれから離して配置される。

これにより、半導体チップがフリップチップ実装される基板の配線性を、向上させることができる。特に、基板上の信号配線や電源配線の配線性を向上させることができる。

〔１１〕＜外側のパッド（out-line pad）は、最小ピッチで直線状に配列＞
項１０において、前記第１パッドと前記第３パッドとを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より外側に直線状に配列される、第１パッド列（２＿２）を備え、前記第１パッド列において互いに隣り合って配列される複数のパッドは、前記半導体チップのパッドどうしの間隔に設計制約で求められる最小のピッチで配置される。

これにより、半導体チップ１のチップサイズが端子数によって決まるパッドネックである場合にも、従来と同じチップサイズに抑えることができる。

〔１２〕＜内側のパッド（in-line pad）も最小ピッチで直線状に配列＞
項１１において、前記第２パッドを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より内側に直線状に配列される、第２パッド列（２＿１）を備え、前記第２パッド列において互いに隣り合って配列される複数のパッドは、前記半導体チップのパッドどうしの間隔に設計制約で求められる最小のピッチで配置される。

これにより、半導体チップ１において、従来と同数のパッド数（端子数）を確保することができる。

〔１３〕＜プローブ用パッド＞
項１０において、前記半導体チップは、前記第２入出力セルに電気的に接続され、前記入出力セル列より内側で前記第２パッドと前記入出力セル列との間に配置される、第４パッド（２＿３）をさらに備える。

これにより、プローブ用パッドを、プロービングのための針当ての圧力が内部回路にかからない位置に、配置することができる。

〔１４〕＜コーナー部＞
項１２において、前記入出力セル列を第１入出力セル列（３＿Ｗ）とし、前記半導体チップの１つのコーナー部で前記第１入出力セル列と直角方向に直線状に配列された複数の入出力セルを第２入出力セル列（３＿Ｓ）と、前記第２入出力セル列と平行で前記第２入出力セル列より外側に直線状に配列される、第３パッド列（２＿２＿Ｓ）を備える。

前記第３パッド列において互いに隣り合って配列される複数のパッドは、前記半導体チップのパッドどうしの間隔に設計制約で求められる最小のピッチで配置される。

これにより、半導体チップ１のコーナー部において、配置するパッドの数を従来よりも増やすことができる。

〔１５〕＜実装済ＬＳＩ； 内側と外側のパッドの間隔をメッキ配線分拡大＞
複数のチップパッド（２）を備える半導体チップ（１）と、前記半導体チップがフリップチップ実装される基板（８）とを備える半導体装置（２０）であって、以下のように構成される。

前記基板は、前記チップパッドと接続される基板パッド（９）と、前記基板パッドと同じ配線層の配線（１２＿１〜１２＿６）と、前記配線の少なくとも一部を被覆するレジスト膜（１３）を備える。

前記半導体チップは、直線状に配列され、隣接する第１入出力セル（３＿１）と第２入出力セル（３＿２）と第３入出力セル（３＿３）とを含む、複数の入出力セル（３）からなる入出力セル列を備える。前記複数のチップパッドは、前記第１入出力セルに電気的に接続される第１パッド（２＿２＿１）と前記第２入出力セルに電気的に接続される第２パッド（２＿１＿２）と前記第３入出力セルに電気的に接続される第３パッド（２＿２＿３）と、を含む。

前記基板は、前記第１パッドと対面し接続される第１基板パッド（９＿２＿１）と、前記第２パッドと対面し接続される第２基板パッド（９＿１＿２）と、前記第３パッドと対面し接続される第３基板パッド（９＿２＿３）とを備える。前記第１基板パッドと前記第３基板パッドの間隔は、前記基板の設計制約で許される配線の最小幅と、配線と基板パッドに求められるスペース値の２倍の和よりも狭い。

前記半導体チップにおいて、前記第１パッドと前記第３パッドは前記入出力セル列より外側に互いに隣り合って配列され、前記第２パッドは、前記入出力セル列より内側に配置される。

前記基板において、前記第２基板パッドと前記第１及び前記第３基板パッドの間のレジスト膜（１３＿２、１３＿３）に、前記第１、第２及び第３基板パッドを短絡するメッキ配線（１２＿１）をエッチバックするための開口部を設ける。

これにより、半導体チップがフリップチップ実装される基板の配線性を、向上させることができる。特に、基板上のメッキ配線の配線性を向上させることができる。

〔１６〕＜外側のパッド（out-line pad）は、最小ピッチで直線状に配列＞
項１５において、前記半導体チップは、前記第１パッドと前記第３パッドとを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より外側に直線状に配列される、第１パッド列（２＿２）を備え、前記第１パッド列において互いに隣り合って配列される複数のパッドは、前記半導体チップのパッドどうしの間隔に設計制約で求められる最小のピッチで配置される。

これにより、半導体チップ１のチップサイズが端子数によって決まるパッドネックである場合にも、従来と同じチップサイズに抑えることができる。

〔１７〕＜内側のパッド（in-line pad）も最小ピッチで直線状に配列＞
項１６において、前記半導体チップは、前記第２パッドを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より内側に直線状に配列される、第２パッド列（２＿１）を備え、前記第２パッド列において互いに隣り合って配列される複数のパッドは、前記半導体チップのパッドどうしの間隔に設計制約で求められる最小のピッチで配置される。

これにより、半導体チップ１において、従来と同数のパッド数（端子数）を確保することができる。

〔１８〕＜プローブ用パッド＞
項１５において、前記半導体チップは、前記第２入出力セルに電気的に接続され、前記入出力セル列より内側で前記第２パッドと前記入出力セル列との間に配置される、第４パッド（２＿３）をさらに備える。

これにより、プローブ用パッドを、プロービングのための針当ての圧力が内部回路にかからない位置に、配置することができる。

前記基板は、前記第１パッドと対面し接続される第１基板パッド（９＿２＿１）と、前記第２パッドと対面し接続される第２基板パッド（９＿１＿２）と、前記第３パッドと対面し接続される第３基板パッド（９＿２＿３）とを備え、前記第４パッドと対面する位置に基板パッドを配置しない。

〔１９〕＜コーナー部＞
項１７において、前記半導体チップは、前記入出力セル列を第１入出力セル列（３＿Ｗ）とし、前記半導体チップの１つのコーナー部で前記第１入出力セル列と直角方向に直線状に配列された複数の入出力セルを第２入出力セル列（３＿Ｓ）と、前記第２入出力セル列と平行で前記第２入出力セル列より外側に直線状に配列される、第３パッド列（２＿２＿Ｓ）を備える。前記第３パッド列において互いに隣り合って配列される複数のパッドは、前記半導体チップのパッドどうしの間隔に設計制約で求められる最小のピッチで配置される。

これにより、半導体チップ１のコーナー部に、配置可能なパッド数を従来よりも増やすことができる。

〔２０〕＜近接する入出力セルに接続されるパッド間でビアを共有＞
項１５において、前記基板は、前記第１基板パッドと前記第２基板パッドと同じ配線層で前記第１基板パッドと前記第２基板パッドを接続する配線と、前記配線に接続され前記第１基板パッドと前記第２基板パッドの間に配置されるビア（１１＿４）を備える。

これにより、内側パッド列と外側パッド列で、互いに近接する入出力セルに接続されるチップパッドが、同じ信号の場合、対応する基板パッドを互いに短絡してビアを共有することで、基板の配線性をより向上することができる。特に、近接するパッドが共に電源やグラウンドの場合に有効である。

〔２１〕＜ＢＧＡ＞
項１５から項２０のうちのいずれか１項において、前記基板は、前記基板パッドを備える面と反対の面に、ＢＧＡパッド（２２）を備え、前記ＢＧＡパッドに接続されるＢＧＡ電極（２３）を備える。

これにより、ＢＧＡに実装された半導体装置（２０＿１）において、基板の配線性を向上することができる。

〔２２〕＜ＳｉＰ＞
項２１において、前記半導体チップを第１半導体チップ（１）とし、前記第１半導体チップに積層された、第２半導体チップ（２４）をさらに備える。前記基板パッドを第１基板パッド群（９＿１、９＿２）とし、前記基板は、前記第１基板パッド群と同じ面に前記第１基板パッド群とは異なる第２基板パッド群（９＿４）をさらに備え、前記第２半導体チップは前記第２基板パッド群とボンディングワイヤ（２５）によって接続される。

これにより、ＳｉＰ（２０＿２）において、基板の配線性を向上することができる。

〔２３〕＜ＰｏＰ＞
項２１において、突起電極（２７）を備えるパッケージ実装された第２半導体装置（２６）をさらに備える。

前記基板パッドを第１基板パッド群（９＿１、９＿２）とし、前記基板は、前記第１基板パッド群と同じ面に前記第１基板パッド群とは異なる第２基板パッド群（９＿４）をさらに備え、前記突起電極と前記第２基板パッド群とを接続することにより、前記第２半導体装置が積層される。

これにより、ＰｏＰ（２０＿３）において、基板の配線性を向上することができる。

〔２４〕＜フリップチップ用半導体チップ； 内側と外側のパッドの間隔をメッキ配線分拡大＞
半導体チップ（１）は、直線状に配列され、隣接する第１入出力セル（３＿１）と第２入出力セル（３＿２）と第３入出力セル（３＿３）とを含む、複数の入出力セル（３）からなる入出力セル列を備える。さらに、半導体チップ（１）は、前記第１入出力セルに電気的に接続される第１パッド（２＿２＿１）と前記第２入出力セルに電気的に接続される第２パッド（２＿１＿２）と前記第３入出力セルに電気的に接続される第３パッド（２＿２＿３）と、を備える。

前記半導体チップがフリップチップ実装される基板（８）は、前記第１パッドと対面し接続される第１基板パッド（９＿２＿１）と、前記第２パッドと対面し接続される第２基板パッド（９＿１＿２）と、前記第３パッドと対面し接続される第３基板パッド（９＿２＿３）とを備える。前記第１基板パッドと前記第３基板パッドの間隔は、前記基板の設計制約で許される配線の最小幅と、配線と基板パッドに求められるスペース値の２倍の和よりも狭い。

前記第１パッドと前記第３パッドは前記入出力セル列より外側に互いに隣り合って配列され、前記第２パッドは、前記入出力セル列より内側に配置され、前記第１パッドと前記第３パッドのそれぞれから所定の間隔以上離して配置される。

前記所定の間隔は、前記基板において、前記第２基板パッドと、前記第１及び第３基板パッドとの間のレジスト膜（１３＿２、１３＿３）に、前記第１、第２及び第３基板パッドを短絡するメッキ配線（１２＿１）をエッチバックするための開口部を設けることができる間隔によって規定される。

これにより、半導体チップがフリップチップ実装される基板の配線性を、向上させることができる。特に、基板上のメッキ配線の配線性を向上させることができる。

〔２５〕＜外側のパッド（out-line pad）は、最小ピッチで直線状に配列＞
項２４において、前記第１パッドと前記第３パッドとを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より外側に直線状に配列される、第１パッド列（２＿２）を備え、前記第１パッド列において互いに隣り合って配列される複数のパッドは、前記半導体チップのパッドどうしの間隔に設計制約で求められる最小のピッチで配置される。

これにより、半導体チップ１のチップサイズが端子数によって決まるパッドネックである場合にも、従来と同じチップサイズに抑えることができる。

〔２６〕＜内側のパッド（in-line pad）も最小ピッチで直線状に配列＞
項２５において、前記第２パッドを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より内側に直線状に配列される、第２パッド列（２＿１）を備え、前記第２パッド列において互いに隣り合って配列される複数のパッドは、前記半導体チップのパッドどうしの間隔に設計制約で求められる最小のピッチで配置される。

これにより、半導体チップ１において、従来と同数のパッド数（端子数）を確保することができる。

〔２７〕＜プローブ用パッド＞
項２４において、前記半導体チップは、前記第２入出力セルに電気的に接続され、前記入出力セル列より内側で前記第２パッドと前記入出力セル列との間に配置される、第４パッド（２＿３）をさらに備える。

これにより、プローブ用パッドを、プロービングのための針当ての圧力が内部回路にかからない位置に、配置することができる。

〔２８〕＜コーナー部＞
項２６において、前記入出力セル列を第１入出力セル列（３＿Ｗ）とし、前記半導体チップの１つのコーナー部で前記第１入出力セル列と直角方向に直線状に配列された複数の入出力セルを第２入出力セル列（３＿Ｓ）と、前記第２入出力セル列と平行で前記第２入出力セル列より外側に直線状に配列される、第３パッド列（２＿２＿Ｓ）を備える。

前記第３パッド列において互いに隣り合って配列される複数のパッドは、前記半導体チップのパッドどうしの間隔に設計制約で求められる最小のピッチで配置される。

これにより、半導体チップ１のコーナー部に、配置可能なパッド数を従来よりも増やすことができる。

〔２９〕＜実装済ＬＳＩ； ソルダーレジスト開口部１個当たりの基板パッド数を制限＞
項１において、前記半導体チップは前記基板に、液状硬化性樹脂（１６）を挟んでフリップチップ実装される。

前記半導体チップは、前記第１パッドと前記第３パッドとを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より外側に直線状に配列される、第１パッド列（２＿２）と、前記第２パッドを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より内側に直線状に配列される、第２パッド列（２＿１）とを備える。

前記基板は、ソルダーレジスト（１３）と、前記第１パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる、第１基板パッド列（９＿２）と、前記第２パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる、第２基板パッド列（９＿１）とを備える。前記ソルダーレジストは、前記基板の、前記半導体チップがフリップチップ実装される面の表面に備えられ、前記第２基板パッド列を構成する前記複数の基板パッドが配置される領域に、ソルダーレジスト開口部（１５）を有する。

１つの前記ソルダーレジスト開口部内に配置される前記基板パッドの数は、前記液状硬化性樹脂のフリップチップ実装時の粘性と、前記ソルダーレジストの厚さと、前記半導体チップと前記基板との間隔に基づいて算出される。

液状硬化性樹脂（１６）は粘性を持つ液体の状態で前記基板に塗布され（これを先塗布と呼ぶ）、その上から前記半導体チップがフリップチップされて重ねられ、押圧して接着される。このフリップチップ実装後、液状硬化性樹脂は硬化してアンダーフィル（１６）となる。半導体装置（２０）が上述の構成を採ることにより、液状硬化性樹脂をアンダーフィルとして先塗布した後に、半導体チップを基板に押圧して接着するフリップチップ実装を行ったときにも、ソルダーレジスト開口部に複数の基板パッドを跨ぐような大きなボイドが形成されることがなく、その半導体装置の信頼性を高めることができる。

〔３０〕＜ソルダーレジスト開口部の形状＞
項１において、前記半導体チップは前記基板に、液状硬化性樹脂（１６）を挟んでフリップチップ実装される。

前記半導体チップは、前記第１パッドと前記第３パッドとを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より外側に直線状に配列される、第１パッド列（２＿２）と、前記第２パッドを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より内側に直線状に配列される、第２パッド列（２＿１）とを備える。

前記基板は、ソルダーレジスト（１３）と、前記第１パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる、第１基板パッド列（９＿２）と、前記第２パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる、第２基板パッド列（９＿１）とを備える。前記ソルダーレジストは、前記基板の、前記半導体チップがフリップチップ実装される面の表面に備えられ、前記第２基板パッド列を構成する前記複数の基板パッドが配置される領域に、ソルダーレジスト開口部（１５＿４）を有する。

前記ソルダーレジスト開口部は、前記第１基板パッド列から遠い辺において、前記複数の基板パッドの隙間に対面する位置に凹部を有し、前記第１基板パッド列に近い辺において、前記複数の基板パッドの各辺に対面する位置に凸部を有する。

これにより、液状硬化性樹脂をアンダーフィルとして先塗布した後に、半導体チップを基板に押圧して接着するフリップチップ実装を行ったときにも、ソルダーレジスト開口部に複数の基板パッドを跨ぐような大きなボイドが形成されることがなく、半導体装置の信頼性を高めることができる。

〔３１〕＜ソルダーレジスト開口部内の基板パッドの隙間を狭める＞
項１において、前記半導体チップは前記基板に、液状硬化性樹脂（１６）を挟んでフリップチップ実装される。

前記半導体チップは、前記第１パッドと前記第３パッドとを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より外側に直線状に配列される、第１パッド列（２＿２）と、前記第２パッドを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より内側に直線状に配列される、第２パッド列（２＿１）とを備える。

前記基板は、ソルダーレジスト（１３）と、前記第１パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる、第１基板パッド列（９＿２）と、前記第２パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる、第２基板パッド列（９＿１）とを備える。前記ソルダーレジストは、前記基板の、前記半導体チップがフリップチップ実装される面の表面に備えられ、前記第２基板パッド列を構成する前記複数の基板パッドが配置される領域に、ソルダーレジスト開口部（１５＿５）を有する。

前記ソルダーレジスト開口部内の前記第２基板パッド列を構成する前記複数の基板パッドは、互いに設計上基板パッドに許される最小間隔で配置される。

これにより、液状硬化性樹脂をアンダーフィルとして先塗布した後に、半導体チップを基板に押圧して接着するフリップチップ実装を行ったときにも、ソルダーレジスト開口部に複数の基板パッドを跨ぐような大きなボイドが形成されることがなく、半導体装置の信頼性を高めることができる。

〔３２〕＜ソルダーレジスト開口部内の基板パッドの形状＞
項１において、前記半導体チップは前記基板に、液状硬化性樹脂（１６）を挟んでフリップチップ実装される。

前記半導体チップは、前記第１パッドと前記第３パッドとを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より外側に直線状に配列される、第１パッド列（２＿２）と、前記第２パッドを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より内側に直線状に配列される、第２パッド列（２＿１）とを備える。

前記基板は、ソルダーレジスト（１３）と、前記第１パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる、第１基板パッド列（９＿２）と、前記第２パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる、第２基板パッド列（９＿１）とを備える。前記ソルダーレジストは、前記基板の、前記半導体チップがフリップチップ実装される面の表面に備えられ、前記第２基板パッド列を構成する前記複数の基板パッドが配置される領域に、ソルダーレジスト開口部（１５＿６）を有する。

前記ソルダーレジスト開口部内の前記第２基板パッド列を構成する前記複数の基板パッドのそれぞれは、前記第１基板パッド列から遠い辺に凸部を有する、半導体装置。

これにより、液状硬化性樹脂をアンダーフィルとして先塗布した後に、半導体チップを基板に押圧して接着するフリップチップ実装を行ったときにも、ソルダーレジスト開口部に複数の基板パッドを跨ぐような大きなボイドが形成されることがなく、半導体装置の信頼性を高めることができる。

〔３３〕＜ソルダーレジスト開口部の両端の基板パッドに接続される外向きの配線による毛細管現象＞
項１において、前記半導体チップは前記基板に、液状硬化性樹脂（１６）を挟んでフリップチップ実装される。

前記半導体チップは、前記第１パッドと前記第３パッドとを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より外側に直線状に配列される、第１パッド列（２＿２）と、前記第２パッドを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より内側に直線状に配列される、第２パッド列（２＿１）とを備える。

前記基板は、ソルダーレジスト（１３）と、前記第１パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる、第１基板パッド列（９＿２）と、前記第２パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる、第２基板パッド列（９＿１）とを備える。前記ソルダーレジストは、前記基板の、前記半導体チップがフリップチップ実装される面の表面に備えられ、前記第２基板パッド列を構成する前記複数の基板パッドが配置される領域に、ソルダーレジスト開口部（１５＿７）を有する。

前記ソルダーレジスト開口部内の前記第２基板パッド列を構成する前記複数の基板パッドのうち、両端の基板パッド（９＿１＿１１）は、それぞれ前記基板上を前記第１パッド列に向かって延びる配線に接続される。

これにより、液状硬化性樹脂をアンダーフィルとして先塗布した後に、半導体チップを基板に押圧して接着するフリップチップ実装を行ったときにも、ソルダーレジスト開口部に複数の基板パッドを跨ぐような大きなボイドが形成されることがなく、半導体装置の信頼性を高めることができる。

〔３４〕＜フリップチップ用半導体チップ； 実装される基板上でのソルダーレジスト開口部１個当たりの基板パッド数を制限＞
項１０において、前記半導体チップは前記基板に、液状硬化性樹脂（１６）を挟んでフリップチップ実装される。

前記半導体チップは、前記第１パッドと前記第３パッドとを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より外側に直線状に配列される、第１パッド列（２＿２）と、前記第２パッドを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より内側に直線状に配列される、第２パッド列（２＿１）とを備える。

前記半導体チップがフリップチップ実装される前記基板は、ソルダーレジスト（１３）と、前記第１パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる、第１基板パッド列（９＿２）と、前記第２パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる、第２基板パッド列（９＿１）とを備える。

前記ソルダーレジストは、前記基板の、前記半導体チップがフリップチップ実装される面の表面に備えられ、前記第２基板パッド列を構成する前記複数の基板パッドが配置される領域に、ソルダーレジスト開口部（１５）を有する。

１つの前記ソルダーレジスト開口部内に配置される前記基板パッドの数は、前記液状硬化性樹脂のフリップチップ実装時の粘性と、前記ソルダーレジストの厚さと、前記半導体チップと前記基板との間隔に基づいて算出される。前記半導体チップにおいて、前記ソルダーレジスト開口部内に配置される前記基板パッドのそれぞれと接続され、前記第２パッド列を構成する第２パッドの数は、前記基板パッドの数と同数となる。

これにより、液状硬化性樹脂をアンダーフィルとして先塗布した後に、基板に押圧して接着されるフリップチップ実装される半導体チップにおいて、実装後の半導体装置のソルダーレジスト開口部に複数の基板パッドを跨ぐような大きなボイドが形成されることがなく、信頼性を高めることが可能な、半導体チップを提供することができる。

〔３５〕＜ソルダーレジスト開口部の両端の基板パッドに接続される外向きの配線による毛細管現象＞
項１０において、前記半導体チップは前記基板に、液状硬化性樹脂（１６）を挟んでフリップチップ実装される。

前記半導体チップは、前記第１パッドと前記第３パッドとを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より外側に直線状に配列される、第１パッド列（２＿２）と、前記第２パッドを含む複数のパッドが互いに隣り合って、前記入出力セル列と平行で前記入出力セル列より内側に直線状に配列される、第２パッド列（２＿１）とを備える。前記半導体チップは、さらに、前記入出力セル列と平行で前記入出力セル列より内側で前記第２パッド列より外側に直線状に配列され、前記第２パッド列の両側に配置される、第３パッド列と第４パッド列（２＿５）とを備える。

前記半導体チップがフリップチップ実装される前記基板は、ソルダーレジスト（１３）と、前記第１パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる、第１基板パッド列（９＿２）と、前記第２パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる、第２基板パッド列（９＿１）とを備える。前記基板はさらに、前記第３パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッド（９＿５）よりなる、第３基板パッド列と、前記第４パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッド（９＿５）よりなる、第４基板パッド列とを備える。

前記ソルダーレジストは、前記基板の、前記半導体チップがフリップチップ実装される面の表面に備えられ、前記第２基板パッド列を構成する前記複数の基板パッドが配置される領域に、ソルダーレジスト開口部（１５＿７）を有する。

前記第２パッド列の前記第３パッド列に近い端に配置されるパッドは、前記第３パッド列の前記第２パッド列に近い端に配置されるパッドと前記基板上で短絡され、前記第２パッド列の前記第４パッド列に近い端に配置されるパッドは、前記第４パッド列の前記第２パッド列に近い端に配置されるパッドと前記基板上で短絡される。

これにより、液状硬化性樹脂をアンダーフィルとして先塗布した後に、基板に押圧して接着されるフリップチップ実装される半導体チップにおいて、実装後の半導体装置のソルダーレジスト開口部に複数の基板パッドを跨ぐような大きなボイドが形成されることがなく、信頼性を高めることが可能な、半導体チップを提供することができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

〔実施形態１〕＜内側と外側のパッドの間隔を拡大＞
図１は、実施形態１に係る半導体チップ１におけるパッド２の配置を表すレイアウト図であり、図２は、従来の半導体チップにおけるパッドの配置を表すレイアウト図である。図３は、実施形態１に係る半導体チップ１が基板８上にフリップチップ実装された、半導体装置２０の断面方向の実装状態を表す模式図であり、図４は、実施形態１及び実施形態２に係る半導体チップ１におけるパッド２のレイアウトと、それがフリップチップ実装される基板８における基板パッド９のレイアウトを表す模式図である。

本実施形態１に係る半導体装置２０は、図３に示すように、基板８の上に半導体チップ１がフリップチップ実装されて構成される。半導体チップ１はチップパッド２＿１と２＿２を備え、基板８は、チップパッド２＿１と２＿２とバンプ２１を介してそれぞれ接続される基板パッド９＿１と９＿２と、図示を省略したビア１１を備える。バンプ２１を介して接続された例を図示したが、他の接続方法であってもよい。図４は、半導体チップ１におけるチップパッド２＿１と２＿２のレイアウト（ａ）と、それがフリップチップ実装される基板８における基板パッド９＿１と９＿２のレイアウト（ｂ）を表す模式図である。図４に示すように、基板パッド９＿１と９＿２は、それぞれ接続されるチップパッド２＿１と２＿２と対面する位置に配置される。図４の（ａ）と（ｂ）はそれぞれ上面図であるので、チップパッド２＿１と２＿２のレイアウト（ａ）と基板パッド９＿１と９＿２のレイアウト（ｂ）は、鏡面対象の位置にある。

図１は、実施形態１に係る半導体チップにおけるパッドの配置を表すレイアウト図であり、図２は、従来の半導体チップにおけるパッドの配置を表すレイアウト図である。

半導体チップ１は、直線状に配列され、互いに隣接する入出力セル３＿１〜３＿３を含む、複数の入出力セル３からなる入出力セル列を備える。入出力セル３のそれぞれには、パッドとの間の配線のための電極４が設けられている。複数のチップパッド２には、入出力セル３＿１、３＿２、３＿３にそれぞれ電気的に接続されるパッド２＿２＿１、２＿１＿２、２＿２＿３が含まれる。パッド２にはそれぞれ、プロービングエリア５とボンディングエリア６がある。プロービングエリア５は半導体チップ１のテスティングにおいて、テスト用の信号を印加し、または出力される信号を観測するために、探針を接触させるためのエリアである。ボンディングエリア６は、パッド２と基板８との信号の電気的接続を行うためのエリアであり、例えばバンプ（突起電極）が形成される。

基板８は、半導体チップ１のパッド２＿２＿１、２＿１＿２、２＿２＿３のそれぞれと対面し接続される基板パッド９＿２＿１、９＿１＿２、９＿２＿３とを備える。基板パッド９＿２＿１と基板パッド９＿２＿３の間隔は、基板８の設計制約で許される配線の最小幅と、配線と基板パッド９に求められるスペース値の２倍の和よりも狭い。したがって、基板パッド９＿２＿１と基板パッド９＿２＿３の間には、配線を通すことはできない。

半導体チップ１において、チップパッド２＿２＿１と２＿２＿３は、複数の入出力セル３からなる入出力セル列より外側に互いに隣り合って配列される。チップパッド２＿１＿２は、複数の入出力セル３からなる入出力セル列より内側に配置される。ここで、外側とは半導体チップ１のチップ端の方向であり、内側とはチップの中心方向である。図２に示すように、従来の半導体チップでは、入出力セル列の外側のパッド列（out-line pad）と内側のパッド列（in-line pad）とは、近接してレイアウトされている。外側パッド列と内側パッド列は、半導体チップのパッドどうしの間隔に設計制約で求められる最小のピッチで配置される。これにより、半導体チップのチップサイズがパッド数（端子数）によって決まるパッドネックである場合にチップサイズを最小にすることができる。

これに対し、本実施形態１の半導体チップ１では、パッド２＿１＿２は、パッド２＿２＿１と２＿２＿３から所定の距離Ｌだけ離してレイアウトされる。パッド２＿１＿２と入出力セル３＿２の電極４と間は、配線７で配線される。より好適には、基板パッド９＿２＿１と９＿２＿３のそれぞれと接続されるチップパッド２＿２＿１と２＿２＿３は、外側のパッド列に含まれ半導体チップ１のパッド２どうしの間隔に設計制約で求められる最小のピッチ２ｐで千鳥配置される。これにより、隣接する入出力セルに接続される外側と内側のパッドは、設計制約で求められる最小のピッチ２ｐの半分のピッチｐの間隔で配置することができ、半導体チップ１のチップサイズが端子数によって決まるパッドネックである場合にも、従来と同じチップサイズ以下に抑えることができる。また、基板パッド９＿１＿２と接続されるチップパッド２＿１＿２は、の内側パッド列に含まれ半導体チップ１のパッド２どうしの間隔に設計制約で求められる最小のピッチ２ｐで配置される。これにより、半導体チップ１においても、隣接する入出力セルに接続される外側と内側のパッドは、設計制約で求められる最小のピッチ２ｐの半分のピッチｐの間隔で配置することができ、パッド数（端子数）を従来と同数以上にすることができる。

所定の距離Ｌの規定方法の一例について、図５を引用して説明する。所定の距離Ｌは、半導体チップ１がフリップチップ実装される基板８における配線性を考慮して規定される。

図５は、実施形態１に係る半導体チップ１がフリップチップ実装される基板８における、基板パッド９の配置例を表すレイアウト図である。基板８には、半導体チップ１の内側パッド列に接続される複数の基板パッド９＿１からなる内側基板パッド列（in-line pad）と、半導体チップ１の外側のパッド列に接続される複数の基板パッド９＿２からなる外側基板パッド列（out-line pad）とが、配置されている。このとき、所定の距離Ｌは、基板８において外側基板パッド列と内側基板パッド列との間に、少なくとも１個のビア１１を配置することができる距離とする。より具体的には、ビアの直径（Ｌ１）と、前記ビアと前記基板パッドとの間隔に設計制約で求められる最小スペース値（Ｌ２）の２倍との和以上の距離とする。これに伴って、半導体チップ１上のパッド２＿１＿２は、接続される基板パッド９＿１＿２がチップパッド２＿２＿１と２＿２＿３にそれぞれ接続される基板パッド９＿２＿１と９＿２＿３から上記所定の距離だけ離れるように、チップパッド２＿２＿１と２＿２＿３のそれぞれから離して配置される。

これにより、半導体チップがフリップチップ実装される基板の配線性を、向上させることができる。特に、基板上の信号配線や電源配線の配線性を向上させることができる。

本実施形態１の効果について説明する。

図６は、従来の半導体チップにおけるパッド２＿１と２＿２の配置例と、その半導体チップがフリップチップ実装される基板８における、基板パッド９＿１と９＿２の配置例を表すレイアウト図である。図７は、実施形態１に係る半導体チップ１におけるパッド２＿１と２＿２の配置例とその半導体チップ１がフリップチップ実装される基板８における、基板パッド９＿１と９＿２の配置例を表すレイアウト図である。図６と図７ではそれぞれ、（ａ）に示すように半導体チップ１側には、複数のパッド２＿１からなる内側パッド列と複数のパッド２＿２からなる外側パッド列が、千鳥配置されている。（ｂ）に示すように、基板８側には、複数の基板パッド９＿１からなる内側基板パッド列と複数の基板パッド９＿２からなる外側基板パッド列と、それぞれの基板パッドから引き出される配線１２によって接続される複数のビア１１が示される。半導体チップ１のパッドのピッチｐが、例えば２５μｍであるとき、ビア１１の直径はその基板の材質や加工精度により、１４０μｍ〜２００μｍになる。図６と図７では、そのようなパッドとビアの寸法比が、比較的忠実に描かれている。

図６に示される従来の半導体チップにおける内側パッド列と外側パッド列の間隔は狭く（ａ）、それに接続される基板８の内側基板パッド列と外側基板パッド列の間隔も狭い（ｂ）。そのため、内側基板パッド列に接続される配線１２とビア１１＿１は内側方向にしか配置することができず、外側基板パッド列に接続される配線１２とビア１１＿２は外側方向にしか配置することができない。ビア１１＿１と１１＿２の直径は、図示されるように、或いはそれよりも大きいので、ビア１１＿１と１１＿２を配置することができる位置は、基板パッド９＿１と９＿２の近傍だけに留めることはできず、多くの信号線で遠方まで配線を伸ばす必要が生じる。図６では、配線領域が（ｂ）に破線で示す領域にまで広がっている。紙面の都合上、内外それぞれ４個の基板パッド９＿１と９＿２とビア１１＿１と１１＿２を示すことしかできないが、この数が増えれば、より広い配線領域が必要となることは明らかである。

図７に示される、実施形態１に係る半導体チップ１においては、内側基板パッド列と外側基板パッド列の間隔を図５に示すように、ビア１１を配置することができる距離Ｌまで広げられるように、半導体チップにおける内側パッド列と外側パッド列の間隔を広げた（ａ）。（ｂ）に示される基板８側では、内側基板パッド列と外側基板パッド列の間に、２個のビア１１＿３を配置することができるので、破線で示される配線領域は、より狭くなる。紙面の都合上、内外それぞれ４個の基板パッド９＿１と９＿２とビア１１＿１、１１＿２及び１１＿３を示すことしかできないが、この数が増えれば、図６に示した従来の配線領域の面積との差は、広がる傾向にある。

所定の間隔Ｌは、内側基板パッド列と外側基板パッド列の間にビア１１を１個以上配置することができる距離であればよく、間隔を広げるために必要な半導体チップ１の上の配線７によって増加するインピーダンスの大きさと、基板の配線性が改善されることによって低減されるインピーダンスの大きさとのトレードオフによって最適設計される。また、幾何学的には、パッドピッチｐとビア径Ｌ１の比を考慮して最適設計される。例えば、ピッチｐで千鳥配置される７個（両端の２個は隣接配線領域と共通のため、実効的には６個）のパッドの幅は、６ｐであり、これがビアの直径Ｌ１と等しいとき、内側基板パッド列の内側に２個のビア１１＿１、外側基板パッド列の外側に２個のビア１１＿２、間に２個ビア１１＿３を配置することができれば、配線領域の幅は、６ｐ＝Ｌ１となって最適となる。Ｌ＝２×Ｌ１＋３×Ｌ２が最適となる。一般に、ビアの直径Ｌ１＝Ｎ×ｐであるとき、Ｌ＝Ｎ／３×Ｌ１＋（Ｎ／３＋１）×Ｌ２が最適となり、これよりも大きな距離Ｌを採用しても、基板の配線性はほとんど改善されない。むしろ、大きな距離Ｌを実現するための配線７によってチップ側のインピーダンスが増加する問題が顕在化する恐れがある。

以上説明したように、本実施形態１によれば、半導体チップ１がフリップチップ実装される基板８の配線性を、向上させることができる。特に、基板上の信号配線や電源配線の配線性を向上させることができる。

図８は、実施形態１に係る半導体チップ１におけるパッド２＿１と２＿２の配置例とその半導体チップ１がフリップチップ実装される基板８における、基板パッド９＿１と９＿２の配置の別の例を表すレイアウト図である。図７に示したのと同様に、（ａ）に示す半導体チップ１側には、複数のパッド２＿１からなる内側パッド列と複数のパッド２＿２からなる外側パッド列が、距離Ｌだけ離して千鳥配置されている。（ｂ）に示す基板８側には、複数の基板パッド９＿１からなる内側基板パッド列と複数の基板パッド９＿２からなる外側基板パッド列と、それぞれの基板パッドから引き出される配線１２によって接続される複数のビア１１が示される。図７に示した例では、すべての基板パッド９が、それぞれ１個のビア１１に配線される。それに対し、図８に示す例では、基板パッド９＿２＿１と、基板パッド９＿１＿２が配線１２で短絡されその間に配置されるビア１１＿４を備える。

これにより、内側基板パッド列と外側基板パッド列で、互いに近接する入出力セルに接続されるパッド２＿２＿１と２＿１＿２が、同じ信号の場合、対応する基板パッド９＿２＿１と９＿１＿２を互いに短絡してビア１１＿４を共有することで、基板の配線性をより向上することができる。特に、隣り合う近接するパッドが共に電源やグラウンドの場合に有効である。

〔実施形態２〕＜内側と外側のパッドの間隔を拡大（メッキ配線）＞
所定の距離Ｌの規定方法について、図５を引用して説明した例とは別の例を、図９を引用して説明する。所定の距離Ｌは、半導体チップ１がフリップチップ実装される基板８における配線性を考慮して規定される点は同様であるが、特に、メッキ配線の配線性を考慮して規定される。

他の構成は、実施形態１で説明したのと同様である。図１、図３、図４についての説明は、そのまま本実施形態２についても妥当する。

図９は、実施形態２に係る半導体チップ１がフリップチップ実装される基板８における、基板パッド９＿１と９＿２の配置を表すレイアウト図である。

基板８には、半導体チップ１の内側パッド列に接続される複数の基板パッド９＿１からなる内側基板パッド列と、半導体チップ１の外側のパッド列に接続される複数の基板パッド９＿２からなる外側基板パッド列とが、配置されている。内側基板パッド列のうちのいくつかの基板パッド９＿１と外側基板パッド列のうちのいくつかの基板パッド９＿２は、配線１２＿１〜１２＿６で互いに短絡されている。配線１２＿１〜１２＿６はメッキ配線であり、さらに配線１２を追加して全ての基板パッドが短絡されてもよい。

基板８は、基板パッド９などを除いて、レジスト膜１３で被覆されている。内側基板パッド列の内側にはレジスト膜１３＿１、外側基板パッド列の外側にはレジスト膜１３＿４が形成されている。配線１２＿１〜１２＿６はメッキ配線であるので、短絡部分は電解メッキ処理の後にエッチングによって除去される必要がある。内側基板パッド列と外側基板パッド列の間のレジスト膜１３＿２と１３＿３には、メッキ配線１２＿１をエッチバックするための開口部が設けられている。実際のエッチバック工程では、マスク１４＿１と１４＿２を使って、基板パッド９＿１と９＿２も含めて、エッチング対象外の領域が覆われる。マスク１４＿１と１４＿２はエッチバック工程の後、洗浄液などにより除去される。

所定の距離Ｌは、レジスト膜の開口の最小幅Ｌ３とレジスト膜自体の最小幅Ｌ４の２倍の和以上の値で規定される。

これにより、基板上のメッキ配線の配線性を向上させることができる。半導体チップ１の４辺に対応する基板８上の４辺の全ての基板パッド９＿１と９＿２とを同じ幅Ｌだけ離して配置すると、全ての基板パッド９＿１と９＿２とを互いに短絡するメッキ配線１２＿１は、４辺を周回するレイアウトとすることができる。このため、基板８の反対面には、メッキ配線を設ける必要がなくなる。そのため、その基板が例えばＢＧＡのためのパッケージ基板であれば、メッキ配線のためにＢＧＡ電極を配置することができない領域をなくすことができる。同じ面積により多くのＢＧＡ電極を配置することができ、或いは、同じ数のＢＧＡ電極を配置するためのパッケージサイズを小さくすることができる。

〔実施形態３〕＜プローブ用パッド＞
実施形態１及び２では、同じチップパッド上にプロービングエリア５とボンディングエリア６とがある例を示した。ここで、プロービングエリア５は、前述の通り、半導体チップ１のテスティングにおいて、テスト用の信号を印加し、または出力される信号を観測するための、探針を接触させるためのエリアであるから、テスティングの際に探針を押し当てることによって押圧が加わる。従来の半導体チップでは、入出力セル３の領域内または、内部回路とのスペーシングの領域の上に配置することができるため、探針による押圧は内部回路にはかからない。ところが、実施形態１及び２に示したように、内側パッド列を内側即ち回路形成領域の方向に移動させるため、内側パッド列が内部回路上に配置される可能性がある。このとき、探針による押圧が内部回路の特性や動作に影響を与え、デバイスの信頼性や安定動作の保証が困難になる。これは、実施形態１及び２で発生した新たな課題である。本実施形態３はその課題を解決する構成の一つである。

図１０は、実施形態３に係る半導体チップにおけるパッドの配置を表すレイアウト図である。

他の構成は、実施形態１及び実施形態２で説明したのと同様であり、図１、図３、図４についての説明は、本実施形態３についても妥当する。実施形態３に係る半導体チップ１は、入出力セル３＿２に電気的に接続され、入出力セル列より内側でパッド２＿１＿２と入出力セル列との間に配置される、パッド２＿３をさらに備える。

この半導体チップ１がフリップチップ実装される基板８は、パッド２＿２＿１と対面し接続される基板パッド９＿２＿１と、パッド２＿１＿２と対面し接続される基板パッド９＿１＿２と、パッド２＿２＿３と対面し接続される基板パッド９＿２＿３とを備えるが、パッド２＿３と対面する位置に基板パッドを配置しない。パッド２＿３は専らプロービングに用いられ、パッド２＿１＿２が専らボンディングに用いられる。図１０では、３個すべての内側パッド２＿１がプロービングエリア５を持たずにボンディングエリア６のみを持ち、ボンディングエリア６を持たずにプロービングエリア５のみを持つパッド２＿３を備える。ボンディングエリア６を持たずにプロービングエリア５のみを持つパッド２＿３は、入出力セル３の領域内または、内部回路とのスペーシングの領域の上に配置することができる。

これにより、プロービング時のダメージを軽減でき、デバイス特性を劣化させる問題の発生を防止することができる。

内側パッド列のパッドのうち、押圧を許容できない回路上に配置されるパッド２＿１に限ってプロービングエリア５のみを持つパッド２＿３をさらに備えても良いし、内側パッド列のパッド全てにプロービングエリア５のみを持つパッド２＿３備えても良い。

〔実施形態４〕＜チップコーナー部＞
実施形態１及び２の半導体チップ１におけるチップコーナー部の構成例について説明する。

図１１は、従来の半導体チップのコーナー部におけるパッドの配置を表すレイアウト図であり、図１２は、実施形態４に係る半導体チップのコーナー部におけるパッドの配置を表すレイアウト図である。

図１１と図１２は、半導体チップ１の左下のコーナー部を示し、下辺の入出力セル列３＿Ｓと左辺の入出力セル列が、直角方向に配置されており、その内側と外側それぞれに、内側パッド列２＿１＿Ｓと外側パッド列２＿２＿Ｓ、内側パッド列２＿１＿Ｗと外側パッド列２＿２＿Ｗが千鳥配置されている。図１１に示す従来の半導体チップのコーナー部では、破線で囲まれた領域に対応する基板の領域での配線の輻輳を回避するため、例えば特許文献３に示されるように、一部の内側パッドの配置を禁止している。図１１において破線で示される内側パッド２＿１は、配置が禁止されたために配置できなかったパッドである。

図１２には、本実施形態４に係る半導体チップ１におけるチップコーナー部の構成例が示される。左辺において、内側パッド列２＿１＿Ｗは外側パッド列２＿２＿Ｗよりも所定の距離Ｌだけ内側に移動して配置され、配線７で入出力セル列３＿Ｗに配線されている。一方、下辺の内側パッド列２＿１＿Ｓは、左辺の内側パッド列２＿１＿Ｗおよび基板における配線領域を考慮して、左端からいくつかのパッド２＿１を配置することができない。

図１１と図１２を比較すると、従来は合計１０個の内側パッド列のパッドが、配置を禁止されるのに対して、本実施形態４では、下辺の５個の内側パッド列のパッドが、配置を禁止されるに留まる。同じチップ面積、基板面積に配置することができるパッドの数を従来よりも増やすことができる。

図１２には、下辺のみで内側パッド列のパッドの配置を禁止する例を示したが、左辺と下辺の両辺で概ね同じ数の内側パッド列のパッドの配置を禁止することもできる。これにより、実施形態２と組み合わせた場合に、左辺のメッキ配線と下辺のメッキ配線の接続が容易になる。本実施形態４は、左下のコーナー部を例示して説明したが、他のコーナー部にも同様に適用できること、また、４コーナー全てに適用しても良いことは言うまでもない。

〔実施形態５〕＜実装形態＞
実施形態１〜４に係る半導体チップ１は、基板８上にフリップチップ実装される種々の実装形態の半導体装置を構成することができる。

図１３は、実施形態１〜４に係る半導体チップ１がフリップチップ実装された基板８を含む、ＢＧＡ２０＿１の断面方向の実装形態の一例を表す模式図である。半導体チップ１は、外側パッド列２＿２とその外側パッド列２＿２から所定の距離Ｌだけ離して配置された内側パッド列２＿１を備える。基板８は、バンプ２１を介して半導体チップ１の内側パッド列２＿１と外側パッド列２＿２とに接続される内側基板パッド列９＿１と外側基板パッド列９＿２とを備える。基板８は、基板パッド９＿１と９＿２を備える面と反対の面に、ＢＧＡパッド２２を備え、ＢＧＡパッド２２に接続するＢＧＡ電極２３を備える。上部は、封止材２８で封止される。封止材２８は、例えば、レジンや金属製の蓋を持つセラミックなどであってよい。

これにより、ＢＧＡに実装された半導体装置２０＿１において、基板８の配線性を向上することができる。実施形態２の場合には、ＢＧＡパッド面のメッキ配線を省略することも可能であり、同じ基板面積に多くのＢＧＡ端子２３を配置し、または所定数のＢＧＡ端子を配置するための基板８の面積即ち、ＢＧＡパッケージのサイズを小さく抑えることができる。

図１４は、実施形態１〜４に係る半導体チップ１がフリップチップ実装された基板８を含む、ＳｉＰ（System in Package）２０＿２の断面方向の実装形態の一例を表す模式図である。

図１３に示したのと同様に、半導体チップ１は、外側パッド列２＿２とその外側パッド列２＿２から所定の距離Ｌだけ離して配置された内側パッド列２＿１を備える。基板８は、バンプ２１を介して半導体チップ１の内側パッド列２＿１と外側パッド列２＿２とに接続される内側基板パッド列９＿１と外側基板パッド列９＿２とを備える。基板８は、基板パッド９＿１と９＿２を備える面と反対の面に、ＢＧＡパッド２２を備え、ＢＧＡパッド２２に接続するＢＧＡ電極２３を備える。ＢＧＡ以外の電極であってもよい。半導体チップ１の上には、さらに別の半導体チップ２４が積層される。基板８には、さらに基板パッド群９＿４が設けられ、ボンディングワイヤ２５で半導体チップ２４と電気的に接続される。上部は、封止材２８で封止される。封止材２８は、例えば、レジンや金属製の蓋を持つセラミックなどであってよい。

例えば、半導体チップ１を、ＣＰＵを含むマイコンやシステムＬＳＩとし、半導体チップ２４をメモリとして、単一パッケージに一つの応用システムを集積することができる。

これにより、ＳｉＰ２０＿２において、基板の配線性を向上することができる。

図１５は、実施形態１〜４に係る半導体チップ１がフリップチップ実装された基板８を含む、ＰｏＰ（Package on Package）２０＿３の断面方向の実装形態の一例を表す模式図である。

図１３、図１４に示したのと同様に、半導体チップ１は、外側パッド列２＿２とその外側パッド列２＿２から所定の距離Ｌだけ離して配置された内側パッド列２＿１を備える。基板８は、バンプ２１を介して半導体チップ１の内側パッド列２＿１と外側パッド列２＿２とに接続される内側基板パッド列９＿１と外側基板パッド列９＿２とを備える。基板８は、基板パッド９＿１と９＿２を備える面と反対の面に、ＢＧＡパッド２２を備え、ＢＧＡパッド２２に接続するＢＧＡ電極２３を備える。ＢＧＡ以外の電極であってもよい。半導体チップ１の上には、突起電極２７を備えるパッケージ実装された半導体装置２６が積層される。基板８には、さらに基板パッド群９＿４が設けられ、突起電極２７で半導体装置２６と電気的に接続される。

突起電極２７とそれと接続される基板パッド９＿４の仕様は、例えば、ＪＥＤＥＣ半導体技術協会によって規定されて標準規格に則って定めることができる。

これにより、ＰｏＰ２０＿３において、基板の配線性を向上することができる。

実施形態１〜４に係る半導体チップ１は、図１３〜１５に例示したような特定の実装形態を採らず、プリント基板上に直接ベアチップ実装されることもできる。

図１６は、実施形態１〜４に係る半導体チップが基板上にベアチップのままフリップチップ実装された回路基板（プリント基板）における、断面方向の実装形態の一例を表す模式図である。

図１３〜１５に示したのと同様に、半導体チップ１は、外側パッド列２＿２とその外側パッド列２＿２から所定の距離Ｌだけ離して配置された内側パッド列２＿１を備える。基板８は、バンプ２１を介して半導体チップ１の内側パッド列２＿１と外側パッド列２＿２とに接続される内側基板パッド列９＿１と外側基板パッド列９＿２とを備える。ここで基板８は、他の半導体チップがベアチップ実装され、またはパッケージされた他の半導体チップやその他のディスクリート部品が実装された、プリント基板とすることができる。また、そのような他の部品を実装し、表面または裏面に電極を設けた、マルチチップモジュールを構成することもできる。

〔実施形態６〕＜ソルダーレジスト開口部１個当たりの基板パッド数を制限＞
実施形態１に係る半導体チップ１を、対応する基板８の上にフリップチップ実装して、半導体装置２０を構成する場合、フリップチップ実装の方法によっては、ある条件下で半導体装置２０の信頼性を低下させる問題が生じる恐れがある。まず、この新たな課題について説明する。

図１７は、新たな課題についての説明図であり、図１８は、そのより詳細な説明図である。

図１７は、実施形態１に係る半導体チップ１がフリップチップ実装される基板８の上面図である。基板８の表面には、ソルダーレジスト１３の層が形成されている。半導体チップ１が実装（マウント）される位置２９の領域内には、ソルダーレジスト１３の開口部１５が形成されており、基板パッド９＿１、９＿２、９＿５が表面に露出されている。基板パッド９＿１と９＿２と９＿５とは、例えば同じ辺では、対面する半導体チップ１のパッド２＿１と２＿２と２＿５が入出力セル３の同じ列に接続されるパッドである、基板パッド列であり、基板パッド９＿２は外側基板パッド列、基板パッド９＿５は従来技術と同様の内側基板パッド列、基板パッド９＿１は実施形態１に係る内側基板パッド列を構成している。基板パッド９＿２によって構成される外側基板パッド列と、基板パッド９＿１によって構成される内側基板パッド列は、上述の実施形態１で述べた位置関係に則って配置される。半導体チップ１を実装する工程では、まず、液状硬化性樹脂１６が、粘性を持つ液体の状態で基板８に塗布される。これは先塗布と呼ばれる。液状硬化性樹脂１６は、図１７には、半導体チップ１の実装（マウント）位置２９の中央付近に、例えば、先塗布領域１８として示されるように、Ｘ字状に先塗布される。その後、半導体チップ１がフリップチップされてマウント位置２９に重ねられ、押圧して接着される。このフリップチップ実装後、液状硬化性樹脂は硬化してアンダーフィル１６となる。

このようなフリップチップ実装の方法を採った場合、ある条件下で、内側基板パッド列を構成する基板パッド９＿１を囲むソルダーレジスト開口部１５において、液状硬化性樹脂が硬化したアンダーフィル１６内に、気泡（これをボイドと呼ぶ）１９が残る場合がある。ボイド１９が複数の基板パッド９に跨って形成された場合に、半導体装置２０の信頼性を低下させる恐れがある。例えば、ボイド１９内で基板パッドが酸化されあるいは腐食し、短絡経路が形成される恐れがある。

ボイド１９が発生する原理について、図１８を用いて説明する。

図１８は、この新たな課題についてのより詳細な説明図であり、ボイド１９が発生する付近を拡大した基板８の上面図（ａ）と、ボイド１９が発生する箇所であるＸ−Ｙ断面を示した断面図（ｂ）とを含む。Ｘ−Ｙ断面には、（ｂ）に示すように、基板８上に、ソルダーレジスト１３の層と基板パッド９＿１＿５とが形成されており、基板パッド９＿１＿５は、ソルダーレジスト１３の開口部１５の中に配置されている。基板パッド９＿１＿５は、バンプ２１を介して、対面する半導体チップ１のパッド２＿１＿５に接続される。半導体チップ１と基板８との間には、液状硬化性樹脂１６が硬化したアンダーフィル１６が形成されている。アンダーフィル１６は、半導体チップ１と基板８とを接着する機能とともに、基板パッド９と半導体チップ１のパッド２との接続部へ外部から水分などが侵入することを防止する機能を果たし、半導体装置２０の信頼性を保つ。

上面図（ａ）には、液状硬化性樹脂１６が先塗布された後、半導体チップ１が押圧されたときの、液状硬化性樹脂１６の流れが矢印１７で示される。先塗布領域１８は、マウント位置２９の中央付近なので、図１８では上方向である。液状硬化性樹脂１６は内側から外側に、押し流される。このとき、ソルダーレジスト１３の開口部１５を通過する液状硬化性樹脂１６は、開口部１５の脇を通過する液状硬化性樹脂１６に比べて、流速が遅くなる。開口部１５を通過する液状硬化性樹脂１６は、開口部１５の段差と基板パッド９＿１＿５の段差を乗り越える必要があるためである。開口部１５の脇を通過して開口部１５の外側に回り込む液状硬化性樹脂１６の流れが、開口部１５を通過する液状硬化性樹脂１６よりも早く、開口部１５の外側に到達すると、開口部１５の端部に開口部１５を通過する液状硬化性樹脂１６よって押し出された空気が、逃げ場を失って閉じ込められる。これが、気泡即ちボイド１９となって、液状硬化性樹脂が硬化した後もアンダーフィル１６内に残留する。

ボイド１９の大きさは、開口部１５を通過する液状硬化性樹脂１６よって押し出される空気の量によって決まり、その空気の量は、その開口部１５の大きさ即ち、その開口部１５内に配置される基板パッド９の数によって規定される。したがって、多数の基板パッド９を囲むような大きな開口部を設けると、ボイド１９が大きくなり、開口部１５の縁から基板パッド９に達し、さらには、複数の基板パッド９を跨ぐ大きさに達する恐れがある。ボイド１９が複数の基板パッド９に跨った場合には、ボイド９内で、基板パッドや半導体チップのパッドの酸化や腐食が進行し、酸化物による短絡などの故障を惹き起こす恐れがあり、半導体装置２０の信頼性を低下させる。

この課題は、実施形態１に示すように、内側基板パッド列を、外側基板パッド列から、従来よりも内側に移動させ、それぞれ別のソルダーレジスト開口部１５内に配置するときに、内側基板パッド列の開口部１５で発生する。

この新たな課題を解決するために、大きく分けて以下の３通りの解決手段を取り得る。

第１の解決手段は、ソルダーレジスト開口部１５を細分化して、押し出されるべき空気の量を減らし、発生するボイド１９の大きさを抑えるという、技術思想に基づくものである。本実施形態６で詳述する。

第２の解決手段は、開口部１５を通過する液状硬化性樹脂１６の流速を上げ、開口部１５の脇から回り込む液状硬化性樹脂１６の流速との差をなくすようにするという、技術思想に基づくものである。後述の実施形態７、実施形態８、及び、実施形態９で詳述する。

第３の解決手段は、開口部１５の脇から回り込む液状硬化性樹脂１６が、開口部１５の外側に到達するのを遅らせ、閉じ込められる空気の量を減らすことによって、発生するボイド１９の大きさを抑えるという、技術思想に基づくものである。後述の実施形態１０で詳述する。

実施形態６から実施形態１０までに示す技術思想は、相互に組合せることができ、さらに、上述の実施形態１から実施形態５との組合せも任意である。

まず、第１の解決手段について、実施形態６として以下に詳述する。

図１９は、実施形態６に係る半導体チップ１が基板８上にフリップチップ実装された、半導体装置２０の平面方向及び断面方向の実装状態を表す模式図である。図１７、１８に示したのと同様に、半導体チップ１は基板８に、液状硬化性樹脂１６を挟んでフリップチップ実装される。図１８と同様に、（ａ）は基板８の上面図であり、（ｂ）はチップ実装状態の断面図である。（ｂ）はボイド１９が発生する箇所であるＸ−Ｙ断面を示した断面図（ｂ）であり、Ｘ−Ｙ断面には、基板８上に、ソルダーレジスト１３の層と基板パッド９＿１＿５とが形成されており、基板パッド９＿１＿５は、ソルダーレジスト１３の開口部１５の中に配置されている。基板パッド９＿１＿５は、バンプ２１を介して、対面する半導体チップ１のパッド２＿１＿５に接続される。半導体チップ１と基板８との間には、液状硬化性樹脂１６が硬化したアンダーフィル１６が形成されている。

半導体チップ１は、図１９には図示されないが、図１と同様に、第１パッド列２＿２（外側パッド列）と第２パッド列２＿１（実施形態１に係る内側パッド列）と第３パッド列２＿５（従来技術と同様の内側パッド列）とを備える。第１パッド列２＿２では、第１パッド２＿２＿１と第３パッド２＿２＿３とを含む複数のパッドが互いに隣り合って、入出力セル列３＿１〜３＿３と平行で入出力セル列３＿１〜３＿３より外側に直線状に配列される。第２パッド列２＿１では、第２パッド２＿１＿２を含む複数のパッドが互いに隣り合って、入出力セル列３＿１〜３＿３と平行で入出力セル列３＿１〜３＿３より内側に直線状に配列される。第３パッド列２＿５では、第２パッド２＿１＿２を含む複数のパッドが互いに隣り合って、入出力セル列３＿１〜３＿３と平行で入出力セル列３＿１〜３＿３より内側で、第２パッド列２＿１よりも外側に、直線状に配列される。

基板８は、ソルダーレジスト１３と、第１基板パッド列９＿２と、第２基板パッド列９＿１と、第３基板パッド列９＿５とを備える。第１基板パッド列９＿２、第２基板パッド列９＿１、第３基板パッド列９＿５、は、それぞれ、半導体チップ１の第１パッド列２＿２、第２パッド列２＿１、第３パッド列２＿５を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる。図１７を引用して説明したのと同様に、第１基板パッド列９＿２は外側基板パッド列、第３基板パッド列９＿５は従来技術と同様の内側基板パッド列、第２基板パッド列９＿１は実施形態１に係る内側基板パッド列である。ソルダーレジスト１３は、基板８の、半導体チップ１がフリップチップ実装される面の表面に備えられ、第１基板パッド列９＿２、第２基板パッド列９＿１、第３基板パッド列９＿５を構成する複数の基板パッドが配置される領域に、ソルダーレジスト開口部１５を有する。近接して配置された基板パッドは、同じソルダーレジスト開口部１５に含まれる。図１９では、４個の基板パッドからなる第２基板パッド列９＿１が１つのソルダーレジスト開口部１５内に配置され、３個の基板パッドからなる第３基板パッド列９＿５と７個の基板パッドからなる第１基板パッド列９＿２とが、別の１つのソルダーレジスト開口部１５内に配置される。

第２基板パッド列９＿１側（内側基板パッド列側）において、１つのソルダーレジスト開口部１５内に配置される基板パッド９の数は、液状硬化性樹脂１６のフリップチップ実装時の粘性と、ソルダーレジスト１３の厚さと、半導体チップ１と基板８との間隔とを含むパラメータに基づいて算出される。例えば、それらをパラメータとして入力する流体シミュレーションによって求めることができる。あるいは例えば、それらをパラメータとする試作品を用いて、実験的に求めることができる。

内側基板パッド列において、１つのソルダーレジスト開口部１５内に配置される基板パッド９の数を算出された数以下に制限することにより、押し出される空気の量を減らし、発生するボイド１９の大きさを抑えることができる。図１９は、１つのソルダーレジスト開口部１５内に配置される基板パッド９の数を４個に抑えた例である。図１９においてボイド１９は図１８に示した例よりも小さく抑えられ、第２基板パッド列９＿１の基板パッド９＿１＿５に達していない。このため、基板パッド９＿１＿５の酸化や腐食が予防される。

半導体装置２０が上述の構成を採ることにより、液状硬化性樹脂１６をアンダーフィルとして先塗布した後に、半導体チップ１を基板８に押圧して接着するフリップチップ実装を行ったときにも、ソルダーレジスト開口部１５に複数の基板パッドを跨ぐような大きなボイドが形成されることがなく、その半導体装置２０の信頼性を高めることができる。また、半導体チップ１において、上述の基板８に実装されることを前提に、パッドを配置する位置を決めることにより、実装後の半導体装置２０のソルダーレジスト開口部１５に複数の基板パッドを跨ぐような大きなボイドが形成されることがなく、信頼性を高めることができる、半導体チップ１を提供することができる。

内側基板パッド列において、１つのソルダーレジスト開口部１５内に配置される基板パッド９の数を算出された数以下に制限するための、基板パッド９の配置方法には、種々の実施形態がある。

図２０は、実施形態６に係る半導体装置２０の基板８における、基板パッド９の配置の一例を表すレイアウト図である。図１７や図１８と図１９の（ａ）と同様に、基板８の上面図である。内側基板パッド列において、１つのソルダーレジスト開口部１５内に配置される基板パッド９の数を、算出された数以内に制限するために、開口部１５＿１と１５＿２の中に配置される基板パッド９の数をそれぞれ４個に制限した例である。開口部１５＿１と１５＿２の間に配置される基板パッド９を、第３基板パッド列９＿５側に移動させることによって、開口部を分離して、それぞれの開口部１５＿１と１５＿２の中に含まれる基板パッドの数を４個に制限した例である。移動させた基板パッド９を露出させるためのソルダーレジスト開口は、外側基板パッド列の開口部１５と結合して形成される。開口部間の間隔ＳＲは、基板８の設計ルールに則って、例えば２０μｍとし、２つの内側基板パッド列９＿１と９＿５のピッチＰＬは、例えば１００μｍとすることができる。これらの間隔は、実施形態１で説明したのと同様に、内側基板パッド列９＿１と外側基板パッド列９＿２の間にビア１１を１個以上配置することができる距離であればよく、間隔を広げるために必要な半導体チップ１の上の配線によって増加するインピーダンスの大きさと、基板の配線性が改善されることによって低減されるインピーダンスの大きさとのトレードオフによって最適設計される。また、幾何学的には、パッドピッチとビア径の比を考慮して最適設計される。

図２１は、実施形態６に係る半導体装置２０の基板８における、基板パッド９の配置の別の例を表すレイアウト図である。図１７や図１８と図１９の（ａ）、図２０と同様に、基板８の上面図である。内側基板パッド列９＿１において、１つのソルダーレジスト開口部１５内に配置される基板パッド９の数を、算出された数以内に制限するために、開口部１５＿１と１５＿２の中に配置される基板パッド９の数をそれぞれ４個に制限した例である。開口部１５＿１と１５＿２の間に配置される基板パッド９＿６を、さらに内側に移動させることによって、開口部１５＿１と１５＿２を分離して、それぞれの開口部の中に含まれる基板パッドの数を４個に制限した例である。移動させた基板パッド９＿６を露出させるためのソルダーレジスト開口部１５＿３は、独立して形成される。開口部１５＿３と、１５＿１、１５＿２と間の間隔ＳＲは、基板８の設計ルールに則って、例えば２０μｍとし、２つの内側基板パッド列９＿１と移動させた基板パッド９＿６のピッチＰＬは、例えば１００μｍとすることができる。図２０と比較して、内側基板パッド列９＿１と外側基板パッド列９＿２の間の空間を広く取ることができ、基板上でビアを配置するときの余裕を大きくすることができる。

図２２は、実施形態６に係る半導体装置２０の基板８における、基板パッド９の配置のさらに別の例を表すレイアウト図である。図１７や図１８と図１９の（ａ）、図２０、図２１と同様に、基板８の上面図である。内側基板パッド列において、１つのソルダーレジスト開口部１５内に配置される基板パッド９の数を、算出された数以内に制限するために、開口部１５＿１と１５＿２の中に配置される基板パッド９＿７の数をそれぞれ４個に制限した例である。開口部１５＿１と１５＿２の間に配置される１個の基板パッド９＿１を元の位置に残したまま、両脇の基板パッド９＿７をさらに内側に移動させることによって、開口部１５＿１と１５＿２を分離して、それぞれの開口部の中に含まれる基板パッドの数を４個に制限した例である。それぞれに分離されて、ソルダーレジスト開口部１５＿１、１５＿２、１５＿３が形成される。開口部１５＿３と、開口部１５＿１、１５＿２と間の間隔ＳＲは、基板８の設計ルールに則って、例えば２０μｍとし、２つの内側基板パッド列９＿１と移動させた基板パッド９＿７のピッチＰＬは、例えば１００μｍとすることができる。図２０と比較して、内側基板パッド列９＿７と外側基板パッド列９＿２の間の空間を広く取ることができ、基板上でビアを配置するときの余裕を大きくすることができる。

〔実施形態７〕＜ソルダーレジスト開口部の形状＞
上述の新たな課題を解決するための、第２の解決手段、即ち、開口部１５を通過する液状硬化性樹脂１６の流速を上げ、開口部１５の脇から回り込む液状硬化性樹脂１６の流速との差をなくすようにするという、技術思想に基づくもののうちの１つの実施形態について説明する。

図２３は、実施形態７に係る半導体装置の基板における、ソルダーレジスト開口部の形状の一例を表すレイアウト図である。図１７、図１８と図１９の（ａ）、図２０、図２１、図２２と同様に、基板８の上面図である。内側基板パッド列において、１つのソルダーレジスト開口部１５内に配置される基板パッド９の数を制限する代わりに、開口部１５の形状を工夫した例である。

半導体チップ１は、図２３には図示されないが、図１、図１９と同様に、第１パッド列２＿２（外側パッド列）と第２パッド列２＿１（実施形態１に係る内側パッド列）と第３パッド列２＿５（従来技術と同様の内側パッド列）とを備える。基板８は、ソルダーレジスト１３と、第１基板パッド列９＿２と、第２基板パッド列９＿１と、第３基板パッド列９＿５とを備える。それぞれの構成は、図１９を引用して説明した通りであるので、ここでは説明を省略する。

図２３では、６個の基板パッドからなる第２基板パッド列９＿１（内側基板パッド列）が１つのソルダーレジスト開口部１５＿４内に配置され、３個の基板パッドからなる第３基板パッド列９＿５と７個の基板パッドからなる第１基板パッド列９＿２とが、別のソルダーレジスト開口部１５内に配置される。ソルダーレジスト開口部１５＿４は、第１基板パッド列９＿２から遠い辺（チップの内側方向の辺）において、複数の基板パッド９＿１の隙間に対面する位置に凹部を有し、第１基板パッド列９＿２に近い辺（チップの外側方向の辺）において、複数の基板パッド９＿１の各辺に対面する位置に凸部を有する。図２３には開口部１５＿４を曲線で構成する例を示したが、折れ線で構成される多角形としてもよい。

図２３には、液状硬化性樹脂１６の流れ１７が矢印で示されている。先塗布領域１８は、マウント位置２９の中央付近なので図２３では上方向であり、液状硬化性樹脂１６は内側から外側に向かって押し流される。ソルダーレジスト１３の開口部１５＿４を通過する液状硬化性樹脂１６の流れは、１７＿３に示すように、ソルダーレジスト開口部１５＿４の内側方向に近い辺の凹部に集中する。内側から押し流されてきた液状硬化性樹脂１６は、凹部よりも先に凸部に到達してソルダーレジスト１３の段差によって流速が遅くなるため、凹部に方向を変えるためである。凹部には液状硬化性樹脂１６の流れが集中し、矢印１７＿４に示すように、基板パッド９＿１の隙間を通って流れる。このとき、流れが集中するため、矢印１７＿１、１７＿２で示す開口部１５の脇を通過する液状硬化性樹脂１６に比べて流速が遅くなることがないか、遅くなる程度が図１８に示した例よりも緩和される。さらに、ソルダーレジスト開口部１５＿４の外側方向に近い辺では、液状硬化性樹脂１６の流れは、矢印１７＿５に示すように、複数の基板パッド９＿１の各辺に対面する位置の凸部に集中する。ソルダーレジスト１３の段差を超えるために流速が遅くなるためである。その結果、開口部１５＿４を通過する液状硬化性樹脂１６の流れ１７＿３、１７＿４、１７＿５は、開口部１５＿４の脇を通過して開口部１５＿４の外側に回り込む液状硬化性樹脂１６の流れ１７＿１、１７＿２と比較して、同等の速度か、又は遅くなるとしてもその程度が図１８に示した例よりも緩和される。開口部１５＿４の端部に押し出され逃げ場を失って閉じ込められる空気の量を減らすことができる。また、閉じ込められる空気も、各凸部に分散されるので、ボイド１９が形成される場所も各凸部に分散され、複数の基板パッド９に跨って形成される問題の発生が防止できるか、発生してもその確率が大幅に軽減される。そのため、１つの開口部１５＿４内に包含することができる基板パッド９＿１の数を、実施形態６に比べて増やすことができる。

これにより、液状硬化性樹脂１６をアンダーフィルとして先塗布した後に、半導体チップ１を基板８に押圧して接着するフリップチップ実装を行ったときにも、ソルダーレジスト開口部１５に複数の基板パッドを跨ぐような大きなボイド１９が形成されることがなく、半導体装置２０の信頼性を高めることができる。

〔実施形態８〕＜ソルダーレジスト開口部内の基板パッドの隙間を狭める＞
上述の新たな課題を解決するための、第２の解決手段、即ち、開口部１５を通過する液状硬化性樹脂１６の流速を上げ、開口部１５の脇から回り込む液状硬化性樹脂１６の流速との差をなくすようにするという、技術思想に基づく実施形態のうちの別の実施形態について説明する。

図２４は、実施形態８に係る半導体装置の基板における、基板パッドの配置の一例を表すレイアウト図である。図２３等と同様に、基板８の上面図であり、図示されない半導体チップ１のパッド列２＿２、２＿１、２＿５と、図示される基板パッド列９＿２、９＿１、９＿５は、図２３と同様である。それぞれの構成は、図１９、図２３を引用して説明した通りであるので、ここでは説明を省略する。ソルダーレジスト開口部１５＿５の形状は、図１８、図１９等と同様に方形であるが、本実施形態８においては、基板パッド列９＿１の隙間ができる限り狭く形成されている。矢印１７＿６で示す、基板パッド列９＿１の隙間を流れる液状硬化性樹脂１６の流速は、毛細管現象により、図１９に示した例における基板パッド列９＿１の隙間を流れる液状硬化性樹脂１６の流速よりも、速くなる。その結果、開口部１５＿５を通過する液状硬化性樹脂１６の流れ１７＿６は、開口部１５＿５の脇を通過して開口部１５＿５の外側に回り込む液状硬化性樹脂１６の流れ１７＿１、１７＿２と比較して、同等の速度か、又は遅くなるとしてもその程度が図１８に示した例よりも緩和される。開口部１５＿５の端部に押し出され逃げ場を失って閉じ込められる空気の量を減らすことができる。そのため、１つの開口部１５＿５内に包含することができる基板パッド９＿１の数を、実施形態６に比べて増やすことができる。

これにより、液状硬化性樹脂１６をアンダーフィルとして先塗布した後に、半導体チップ１を基板８に押圧して接着するフリップチップ実装を行ったときにも、ソルダーレジスト開口部１５に複数の基板パッドを跨ぐような大きなボイド１９が形成されることがなく、半導体装置２０の信頼性を高めることができる。

〔実施形態９〕＜ソルダーレジスト開口部内の基板パッドの形状＞
上述の新たな課題を解決するための、第２の解決手段、即ち、開口部１５を通過する液状硬化性樹脂１６の流速を上げ、開口部１５の脇から回り込む液状硬化性樹脂１６の流速との差をなくすようにするという、技術思想に基づく実施形態のうちのさらに別の実施形態について説明する。

図２５は、実施形態９に係る半導体装置の基板における、ソルダーレジスト開口部１５＿６内に配置される基板パッド９＿１の形状の一例を表すレイアウト図である。図２３、図２４等と同様に、基板８の上面図であり、図示されない半導体チップ１のパッド列２＿２、２＿１、２＿５と、図示される基板パッド列９＿２、９＿１、９＿５は、図２３、図２４と同様である。それぞれの構成は、図１９、図２３等を引用して説明した通りであるので、ここでは説明を省略する。ソルダーレジスト開口部１５＿６の形状は、図１８、図１９、図２４等と同様に方形であるが、本実施形態９においては、内側基板パッド列を構成する基板パッド９＿１の形状に工夫が施されている。ソルダーレジスト開口部１５＿６内の内側基板パッド列を構成する基板パッド９＿１は、それぞれ外側基板パッド列から遠い辺に凸部を有する。ソルダーレジスト１３の開口部１５＿６を通過する液状硬化性樹脂１６の流れは、１７＿７に示すように、複数の基板パッド９＿１の相互の隙間に集中する。基板パッド９＿１の隙間には液状硬化性樹脂１６の流れが集中し、矢印１７＿８に示すように、基板パッド９＿１の隙間を通って流れる。このとき、流れが集中するため、矢印１７＿１で示す開口部１５の脇を通過する液状硬化性樹脂１６に比べて流速が遅くなることがないか、遅くなる程度が図１８に示した例よりも緩和される。このため、開口部１５＿６の端部に押し出され逃げ場を失って閉じ込められる空気の量を減らすことができる。さらに、それぞれ外側基板パッド列に近い辺にも基板パッド９＿１に凸部を設けておけば、液状硬化性樹脂１６の流れは矢印１７＿９に示すように誘導され、閉じ込められる空気、即ち、ボイド１９の発生個所を分散させることができる。

以上のように、ボイド１９が複数の基板パッド９に跨って形成される問題の発生が防止できるか、発生してもその確率が大幅に軽減される。そのため、１つの開口部１５＿６内に包含することができる基板パッド９＿１の数を、実施形態６に比べて増やすことができる。

これにより、液状硬化性樹脂１６をアンダーフィルとして先塗布した後に、半導体チップ１を基板８に押圧して接着するフリップチップ実装を行ったときにも、ソルダーレジスト開口部１５＿６に複数の基板パッドを跨ぐような大きなボイド１９が形成されることがなく、半導体装置２０の信頼性を高めることができる。

〔実施形態１０〕＜ソルダーレジスト開口部の両端の基板パッドに接続される外向きの配線による毛細管現象＞
上述の新たな課題を解決するための、第３の解決手段、即ち、開口部１５の脇から回り込む液状硬化性樹脂１６が、開口部１５の外側に到達するのを遅らせ、閉じ込められる空気の量を減らすことによって、発生するボイド１９の大きさを抑えるという、技術思想に基づく実施形態について説明する。

図２６は、実施形態１０に係る半導体装置の基板における、基板パッド及び配線の配置の一例を表すレイアウト図である。（ａ）は、図１７、図１８と図１９の（ａ）、図２０〜図２５と同様に、基板８の上面図であり、（ｂ）は（ａ）のＸ−Ｙ断面図である。図示されない半導体チップ１のパッド列２＿２、２＿１、２＿５と、図示される基板パッド列９＿２、９＿１、９＿５は、図１８と同様であり、それぞれの構成は、図１８を引用して説明した通りであるので、ここでは説明を省略する。

本実施形態１０では、基板８上に、内側基板パッド列９＿１の基板パッドと基板パッド列９＿５または外側基板パッド列９＿２を構成する基板パッドとの間を電気的に接続する配線１２＿１１〜１２＿１５が配線されていている。内側基板パッド列９＿１の基板パッド９＿１＿１１と９＿１＿１５は、それぞれ配線１２＿１１と１２＿１５を介して、基板パッド列９＿５の基板パッド９＿５＿１１と９＿５＿１５と結線されている。基板パッド９＿１＿１２と９＿１＿１４は、それぞれ配線１２＿１２と１２＿１４を介して、外側基板パッド列９＿１の基板パッド９＿２＿１２と９＿２＿１３と結線されている。基板パッド９＿１＿１３は配線１２＿１３を介してビア１１と結線されている。

チップ実装状態のＸ−Ｙ断面の断面図（ｂ）に示されるように、配線１２＿１１〜１２＿１５は、ソルダーレジスト１３で覆われている。逆に言うと、ソルダーレジスト１３は配線１２＿１１〜１２＿１５の上では、半導体チップ１との基板８の隙間は狭くなっている。隙間の狭い部分では、毛細管現象により、液状硬化性樹脂１６の流れが促され、流速が速くなる。

上面図（ａ）には、液状硬化性樹脂１６が先塗布された後、半導体チップ１が押圧されたときの、液状硬化性樹脂１６の流れ１７が矢印で示される。先塗布領域１８は、マウント位置２９の中央付近なので、液状硬化性樹脂１６は内側から外側（図２６では上から下）に、押し流される。このとき、ソルダーレジスト１３の開口部１５＿７を通過する液状硬化性樹脂１６は、開口部１５＿７の脇を通過する液状硬化性樹脂１６に比べて、流速が遅くなる。開口部１５＿７の脇を通過して開口部１５＿７の外側に回り込む液状硬化性樹脂１６の流れが、開口部１５＿７を通過する液状硬化性樹脂１６よりも早く開口部１５＿７の外側に到達すると、押し出された空気が逃げ場を失って開口部１５＿７の端部に閉じ込められ、これが、気泡即ちボイド１９となって、液状硬化性樹脂が硬化した後もアンダーフィル１６内に残留する。しかし、本実施形態１０では、開口部１５＿７の脇を通過して開口部１５＿７の外側に回り込む液状硬化性樹脂１６の流れ１７＿２は、配線１２＿１１と１２＿１５の方向に誘導される。（ｂ）に示すように、配線１２＿１１と１２＿１５の上部は、他の部分と比較して半導体チップ１と基板８との隙間がせまいため、毛細管現象によって、液状硬化性樹脂１６の流れ１７＿１０が促進される。そのため、開口部１５＿７の外側に回り込む液状硬化性樹脂１６の流れ１７＿１１が減る。一方、開口部１５＿７を通過する液状硬化性樹脂１６は、配線１２＿１２〜１２＿１４があるため、毛細管現象によって、液状硬化性樹脂１６の流れ１７＿１２等が促進される。

以上のように、開口部１５＿７を通過する液状硬化性樹脂１６の流れ１７＿１２が毛細管現象によって促進される一方、開口部１５＿７の脇を通過して開口部１５＿７の外側に回り込む液状硬化性樹脂１６の流れ１７＿２は、配線１２＿１１と１２＿１５の方向に誘導されて減少するため、開口部１５＿７から押し出され逃げ場を失う空気の量が減少するか、または、なくなる。ボイド１９の大きさは、逃げ場を失った空気の量によって決まり、その空気の量が減るかなくなるので、発生するボイドの大きさを小さくするかボイドの発生を抑えることができる。

図２６の右側では、開口部１５＿７の端の基板パッド９＿１＿１６ではなく、それより内側の基板パッド９＿１＿１５と基板パッド９＿５＿１５とを結線する配線１２＿１５を例示したが、配線は開口部１５＿７の端の基板パッド９＿１＿１６に接続するものを利用する方が、効率的である。基板パッド９＿１＿１５と９＿１＿１６とを跨ぐボイド１９の発生を考慮する必要がなくなるためである。また、配線１２＿１２〜１２＿１４は、液状硬化性樹脂１６の流れと空気の流れを誘導し、逃げ場を失う空気の量を減らしまたはなくすことができれば十分であるので、必ずしも基板パッド９と電気的に接続されている必要はない。

半導体装置２０が上述の構成を採ることにより、液状硬化性樹脂１６をアンダーフィルとして先塗布した後に、半導体チップ１を基板８に押圧して接着するフリップチップ実装を行ったときにも、ソルダーレジスト開口部１５に複数の基板パッドを跨ぐような大きなボイドが形成されることがなく、その半導体装置２０の信頼性を高めることができる。また、半導体チップ１において、上述の基板８に実装されることを前提に、パッドを配置する位置を決めることにより、実装後の半導体装置２０のソルダーレジスト開口部１５に複数の基板パッドを跨ぐような大きなボイドが形成されることがなく、信頼性を高めることができる、半導体チップ１を提供することができる。例えば、基板８の上で短絡する配線が形成されるように、基板パッド９＿１＿１１と９＿５＿１１に対面する半導体チップ１のパッド２＿１＿１１と２＿５＿１１と、あるいは基板パッド９＿１＿１５と９＿５＿１５に対面する半導体チップ１のパッド２＿１＿１５と２＿５＿１５とに、同電位の信号を割り当てるとよい。例えば、これらを電源パッドまたは接地（グラウンド）パッドとするとよい。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、入出力セル列とその両側に、所定の間隔を開けて配置される、内側パッド列（in-line pad）と外側パッド列（out-line pad）とは、長方形の半導体チップの４辺に備えても良いし、一部の辺に備えてもよい。また、辺の一部にのみ実施してもよい。さらに、辺の一部毎に、実施形態１〜３と従来のパッド配置を混在して形成しても良い。またさらに、実施形態６〜１０を組合せてもよい。

１ 半導体チップ
２ チップパッド
２＿１ 内側チップパッド（in-line pad）
２＿２ 外側チップパッド（out-line pad）
２＿３ プローブ用パッド
２＿４ その他のチップパッド
３ 入出力セル（ＩＯセル）
４ 入出力セル（ＩＯセル）用電極
５ プロービングエリア
６ ボンディングエリア
７ 配線
８ 基板（またはインターポーザ）
９ 基板パッド
９＿１ 内側基板パッド
９＿２ 外側基板パッド
９＿４ その他の基板パッド
１０ 基板側ボンディングエリア
１１ ビア
１２ 配線
１３ レジスト（ソルダーレジスト）
１４ マスク
１５ ソルダーレジストの開口部
１６ 液状硬化性樹脂（アンダーフィル）
１７ 液状硬化性樹脂の流れ
１８ 液状硬化性樹脂の先塗布領域
１９ ボイド
２０ 半導体装置
２０＿１ ＢＧＡ
２０＿２ ＳｉＰ
２０＿３ ＰｏＰ
２０＿４ ベアチップ実装された半導体装置
２１ バンプ
２２ 基板裏面の配線・パッド
２３ 突起電極
２４ 半導体チップ
２５ ボンディングワイヤ
２６ 半導体装置
２７ 突起電極
２８ 封止材
２９ 半導体チップの実装（マウント）位置

Claims (9)

1. 複数のチップパッドを備える半導体チップと、前記半導体チップがフリップチップ実装され、前記チップパッドと接続される基板パッドとビアを備えた基板とを備える半導体装置であって、
   前記半導体チップは、直線状に配列され、隣接する第１入出力セルと第２入出力セルと第３入出力セルとを含む複数の入出力セルからなる入出力セル列を備え、
   前記複数のチップパッドは、前記第１入出力セルに電気的に接続される第１パッドと前記第２入出力セルに電気的に接続される第２パッドと前記第３入出力セルに電気的に接続される第３パッドと、を含み、
   前記基板は、前記第１パッドと対面し接続される第１基板パッドと、前記第２パッドと対面し接続される第２基板パッドと、前記第３パッドと対面し接続される第３基板パッドとを備え、前記第１基板パッドと前記第３基板パッドの間隔は、前記基板の設計制約で許される配線の最小幅と、配線と基板パッドに求められるスペース値の２倍の和よりも狭く、
   前記半導体チップにおいて、
   前記第１パッドと前記第３パッドは前記入出力セル列より外側に互いに隣り合って配列され、
   前記第２パッドは、前記入出力セル列より内側に配置され、前記第２基板パッドが、前記半導体チップがフリップチップ実装される基板に設けられるビアの直径と、前記ビアと前記基板パッドとの間隔に設計制約で求められる最小スペース値の２倍との和以上の距離を前記第１基板パッドと前記第３パッドとから離れて配置されるように、前記第１パッドと前記第３パッドのそれぞれから離して配置されており、
   前記半導体チップは前記基板に、液状硬化性樹脂を挟んでフリップチップ実装され、
   前記半導体チップは、前記第１パッドと前記第３パッドとを含む複数のパッドが互いに隣り合って前記入出力セル列と平行で前記入出力セル列より外側に直線状に配列される第１パッド列と、前記第２パッドを含む複数のパッドが互いに隣り合って前記入出力セル列と平行で前記入出力セル列より内側に直線状に配列される第２パッド列と、を備え、
   前記基板は、ソルダーレジストと、前記第１パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる第１基板パッド列と、前記第２パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる第２基板パッド列とを備え、
   前記ソルダーレジストは、前記基板の前記半導体チップがフリップチップ実装される面の表面に備えられ、前記第２基板パッド列を構成する前記複数の基板パッドが配置される領域に、ソルダーレジスト開口部を有する、
   半導体装置。
2. 請求項１において、
   １つの前記ソルダーレジスト開口部内に配置される前記基板パッドの数は、前記液状硬化性樹脂のフリップチップ実装時の粘性と、前記ソルダーレジストの厚さと、前記半導体チップと前記基板との間隔とに基づいて算出される、
   半導体装置。
3. 請求項１において、
   前記ソルダーレジスト開口部は、前記第１基板パッド列から遠い辺において、前記複数の基板パッドの隙間に対面する位置に凹部を有し、前記第１基板パッド列に近い辺において、前記複数の基板パッドの各辺に対面する位置に凸部を有する、
   半導体装置。
4. 請求項１において、
   前記ソルダーレジスト開口部内の前記第２基板パッド列を構成する前記複数の基板パッドは、互いに設計上基板パッドに許される最小間隔で配置される、
   半導体装置。
5. 請求項１において、
   前記ソルダーレジスト開口部内の前記第２基板パッド列を構成する前記複数の基板パッドのそれぞれは、前記第１基板パッド列から遠い辺に凸部を有する、
   半導体装置。
6. 請求項１において、
   前記ソルダーレジスト開口部内の前記第２基板パッド列を構成する前記複数の基板パッドのうち、両端の基板パッドは、それぞれ前記基板上を前記第１パッド列に向かって延びる配線に接続される、
   半導体装置。
7. 直線状に配列され隣接する第１入出力セルと第２入出力セルと第３入出力セルとを含む複数の入出力セルからなる入出力セル列と、前記第１入出力セルに電気的に接続される第１パッドと、前記第２入出力セルに電気的に接続される第２パッドと、前記第３入出力セルに電気的に接続される第３パッドと、を備える半導体チップであって、
   前記半導体チップがフリップチップ実装される基板は、前記第１パッドと対面し接続される第１基板パッドと、前記第２パッドと対面し接続される第２基板パッドと、前記第３パッドと対面し接続される第３基板パッドとを備え、前記第１基板パッドと前記第３基板パッドの間隔は、前記基板の設計制約で許される配線の最小幅と、配線と基板パッドに求められるスペース値の２倍の和よりも狭く、
   前記第１パッドと前記第３パッドは前記入出力セル列より外側に互いに隣り合って配列され、
   前記第２パッドは、前記入出力セル列より内側に配置され、前記半導体チップがフリップチップ実装される基板に設けられるビアの直径と、前記ビアと前記半導体チップのパッドと接続される前記基板上の基板パッドとの間隔に設計制約で求められる最小スペース値の２倍との和以上の距離を、前記第１パッドと前記第３パッドのそれぞれから離して配置され、
   前記半導体チップは前記基板に、液状硬化性樹脂を挟んでフリップチップ実装され、
   前記半導体チップは、前記第１パッドと前記第３パッドとを含む複数のパッドが互いに隣り合って前記入出力セル列と平行で前記入出力セル列より外側に直線状に配列される第１パッド列と、前記第２パッドを含む複数のパッドが互いに隣り合って前記入出力セル列と平行で前記入出力セル列より内側に直線状に配列される第２パッド列とを備え、
   前記半導体チップがフリップチップ実装される前記基板は、ソルダーレジストと、前記第１パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる第１基板パッド列と、前記第２パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる第２基板パッド列とを備え、
   前記ソルダーレジストは、前記基板の、前記半導体チップがフリップチップ実装される面の表面に備えられ、前記第２基板パッド列を構成する前記複数の基板パッドが配置される領域に、ソルダーレジスト開口部を有する、
   半導体チップ。
8. 請求項７において、
   １つの前記ソルダーレジスト開口部内に配置される前記基板パッドの数は、前記液状硬化性樹脂のフリップチップ実装時の粘性と、前記ソルダーレジストの厚さと、前記半導体チップと前記基板との間隔に基づいて算出される、
   半導体チップ。
9. 請求項７において、
   前記半導体チップは、前記入出力セル列と平行で前記入出力セル列より内側で前記第２パッド列より外側に直線状に配列され、前記第２パッド列の両側に配置される、第３パッド列と第４パッド列とをさらに備え、
   前記半導体チップがフリップチップ実装される前記基板は、前記第３パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる、第３基板パッド列と、前記第４パッド列を構成する複数のパッドのそれぞれと対面し接続される複数の基板パッドよりなる、第４基板パッド列とをさらに備え、
   前記第２パッド列の前記第３パッド列に近い端に配置されるパッドは、前記第３パッド列の前記第２パッド列に近い端に配置されるパッドと前記基板上で短絡され、前記第２パッド列の前記第４パッド列に近い端に配置されるパッドは、前記第４パッド列の前記第２パッド列に近い端に配置されるパッドと前記基板上で短絡される、
   半導体チップ。

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