JP2005197496A - 回路基板及び回路基板の製造方法、並びに半導体パッケージ及び半導体パッケージの製造方法。 - Google Patents

回路基板及び回路基板の製造方法、並びに半導体パッケージ及び半導体パッケージの製造方法。 Download PDF

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Abstract

【課題】 実装された半導体パッケージの温度サイクルに対する引き出し配線の破断を抑制する。
【解決手段】 半導体素子が搭載されたインターポーザー基板と、半導体素子とインターポーザー基板の実装面に形成されたランドを接続する引き出し配線２と、引き出し配線の先端部及びランド１の上層に形成されたニッケルメッキ層３及び金メッキ層４を備え、半導体素子が樹脂封止された半導体パッケージにおいて、インターポーザー基板の実装面に形成された引き出し配線上のニッケルメッキ層及び金メッキ層の形成領域と非形成領域との境界を、引き出し配線を横断する最短距離よりも長く形成する。
【選択図】 図１

Description

本発明は回路基板及び回路基板の製造方法、並びに半導体パッケージ及び半導体パッケージの製造方法に関する。詳しくは、基板本体の実装面に形成された配線パターン上の導電層形成領域と導電層非形成領域との境界形状を規定することによって、境界部分の強度の向上を図ろうとした回路基板及び回路基板の製造方法、並びに半導体パッケージ及び半導体パッケージの製造方法に係るものである。
電子機器の小型軽量化、動作の高速化、高機能化等に伴う半導体装置の微細化及び高集積化の要求に対して、単に半導体チップを多ピン化することにより対応することは物理的に困難になっており、近年、ピン型半導体パッケージに代えて、ＢＧＡ（Ball Grid Array）型半導体パッケージやＬＧＡ（Land Grid Array）型半導体パッケージが提案されている（例えば、特許文献１参照。）。
以下、図面を用いて従来のＢＧＡ型半導体パッケージについて説明する。
図５は従来のＢＧＡ型半導体パッケージを説明するための模式図であり、ここで示すＢＧＡ型半導体パッケージ１０１は、インターポーザー基板１０２と、インターポーザー基板の上面にダイボンドされた半導体チップ１０３と、半導体チップを封止する封止樹脂１０４から構成されている。
ここで、半導体チップのチップ電極は、インターポーザー基板のチップ搭載面に形成されたチップ搭載面配線パターン１１０を構成する引き出し配線と金細線１２１でワイヤーボンディングされ、チップ搭載面配線パターンは、実装基板への実装面（実装基板と対面する面）に形成された実装面配線パターン１０５とインターポーザー基板を貫通して接続されている。また、実装面配線パターンを構成する引き出し配線１３０は実装面に形成されたランド１０６に接続されている。なお、ランド及びランドと接続する実装面配線パターンを構成する引き出し配線の先端部には、図６で示す様に、ニッケルメッキ層１０７が形成され、ニッケルメッキ層の上層に金メッキ層１０８が形成されており、実装面配線パターンを構成する引き出し配線を横断する最短距離の線がニッケルメッキ層及び金メッキ層の形成領域と非形成領域との境界をなしている。
以下、上記の様に構成された従来のＢＧＡ型半導体パッケージの製造方法について説明する。
従来のＢＧＡ型半導体パッケージの製造では、先ず、図７（ａ）で示す様に、インターポーザー基板のチップ搭載面に半導体チップを搭載するダイパット１０９及び搭載面配線パターン１１０を形成し、チップ搭載面と反対側の実装面に実装面配線パターン１０５及びランドを形成する。
次に、図７（ｂ）で示す様に、インターポーザー基板１０２全面にフォトレジスト１２２を塗布し、ダイパット、半導体チップのチップ電極とワイヤーボンディングによって接続される搭載面配線パターンを構成する引き出し配線の基端部、ランド及び実装面配線パターンを構成する引き出し配線の先端部上のフォトレジストを除去して、露出させる。この時、実装面配線パターンを構成する引き出し配線上のフォトレジストの形成領域と非形成領域との境界が、実装面配線パターンを構成する引き出し配線を横断する最短距離の線となる様にフォトレジストを除去する。
次に、図７（ｃ）で示す様に、ニッケルメッキを施して、露出したダイパット、搭載面配線パターンを構成する引き出し配線の基端部、ランド及び実装面配線パターンを構成する引き出し配線の先端部上にニッケルメッキ層１０７を形成する。その後、金メッキを施して、露出したダイパット、搭載面配線パターンを構成する引き出し配線の基端部、ランド及び実装面配線パターンを構成する引き出し配線の先端部に形成されたニッケルメッキ層上に金メッキ層１０８を形成する。
次に、フォトレジストを除去し、図７（ｄ）で示す様に、インターポーザー基板全面にソルダーレジストを塗布して、ソルダーレジスト層１１１を形成する。続いて、図７（ｅ）で示す様に、ダイパット、搭載面配線パターンを構成する引き出し配線の基端部及びランド上のソルダーレジスト層を除去して、露出させる。
続いて、マウント材１１２を介してダイパット上に半導体チップ１０３を固着させ、金細線１２１で半導体チップのチップ電極と搭載面配線パターンを構成する引き出し配線をボンディングし、その後、半導体チップ、金細線、搭載面配線パターン等を封止樹脂１０４で封止することによって、図７（ｆ）で示す様なＢＧＡ型半導体パッケージを得ることができる。
特開平１１−１０２９８８号公報
ところで、上記した様なＢＧＡ型半導体パッケージは、図８で示す様に、ランドと実装基板１２３の端子１２４を接合材料１２５で接合することによって実装基板に実装されるのであるが、実装されたＢＧＡ型半導体パッケージの環境温度が変化した場合に、線膨張の差に起因して、接合材料による接合部を境に上下にズレが生じて、図８中符号Ａで示すニッケルメッキ層及び金メッキ層の形成領域と非形成領域の境界領域付近で実装面配線パターンを構成する引き出し配線の破断を生じてしまう。
なお、搭載面配線パターンから接続を行うためにインターポーザー基板に形成された貫通孔（ビア）直下にランドを形成し、実装面には引き出し配線を形成せずに、ランドと半導体チップのチップ電極とを電気的に接続することもできなくは無いが、ビアの周囲はインターポーザー基板の平坦度が悪く、強度的に脆いために、一般的に実装面に引き出し配線が形成され、この引き出し配線の先端部がランドと接続されている。
本発明は以上の点に鑑みて創案されたものであって、実装された半導体パッケージの温度サイクルに対する引き出し配線の破断を抑制することができる回路基板及び回路基板の製造方法、並びに半導体パッケージ及び半導体パッケージの製造方法を提供することを目的とする。
上記の目的を達成するために、本発明に係る回路基板は、配線パターンと、該配線パターンの先端部から連設された端子と、前記配線パターンの先端部及び前記端子の上層に形成された導電層を備える回路基板において、前記配線パターン上の導電層形成領域と導電層非形成領域との境界を、同配線パターンを横断する最短距離よりも長く形成する。
また、本発明に係る半導体パッケージは、半導体素子が搭載された基板本体と、前記半導体素子と接続された配線パターンと、該配線パターンの先端部から連設された端子と、前記配線パターンの先端部及び前記端子の上層に形成された導電層を備え、前記半導体素子が樹脂封止された半導体パッケージにおいて、前記配線パターン上の導電層形成領域と導電層非形成領域との境界を、同配線パターンを横断する最短距離よりも長く形成する。
ここで、配線パターン上の導電層形成領域と導電層非形成領域との境界が配線パターンを横断する最短距離よりも長く形成されたことによって、温度サイクルに起因して導電層形成領域と導電層非形成領域の境界部分にかかる応力を分散することができる。
また、上記の目的を達成するために、本発明に係る回路基板の製造方法は、基板本体に配線パターン及び該配線パターンの先端部に連設した端子を形成する工程と、前記配線パターンの先端部領域及び前記端子領域が開口したマスク層を前記基板本体に形成する工程と、前記マスク層の開口領域に導電層を形成する工程と、前記導電層を形成して前記マスク層を除去した後に、少なくとも前記端子領域が開口したソルダーレジスト層を前記基板本体に形成する工程を備える回路基板の製造方法において、前記マスク層の開口領域は、前記配線パターン上のマスク層形成領域とマスク層非形成領域との境界が、同配線パターンを横断する最短距離よりも長くなる様に形成する。
また、本発明に係る半導体パッケージの製造方法は、基板本体に配線パターン及び該配線パターンの先端部に連設した端子を形成する工程と、前記配線パターンの先端部領域及び前記端子領域が開口したマスク層を前記基板本体に形成する工程と、前記マスク層の開口領域に導電層を形成する工程と、前記導電層を形成して前記マスク層を除去した後に、少なくとも前記端子領域が開口したソルダーレジスト層を前記基板本体に形成する工程と、前記基板本体に半導体素子を搭載し、同半導体素子と前記配線パターンを接続した後に、同半導体素子を樹脂封止する工程を備える半導体パッケージの製造方法において、前記マスク層の開口領域は、前記配線パターン上のマスク層形成領域とマスク層非形成領域との境界が、同配線パターンを横断する最短距離よりも長くなる様に形成する。
ここで、マスク層の開口領域を、配線パターン上のマスク層形成領域とマスク層非形成領域との境界が配線パターンを横断する最短距離よりも長くなる様に形成することによって、配線パターン上の導電層形成領域と導電層非形成領域との境界を、配線パターンを横断する最短距離よりも長く形成することができ、上記した様に、温度サイクルに起因して導電層形成領域と導電層非形成領域の境界部分にかかる応力を分散することができる。
また、本発明に係る回路基板の製造方法は、基板本体に配線パターン及び該配線パターンの先端部に連設した端子を形成する工程と、前記配線パターンの先端部領域及び前記端子領域が開口したソルダーレジスト層を前記基板本体に形成する工程と、前記ソルダーレジスト層の開口領域に導電層を形成する工程を備える回路基板の製造方法において、前記ソルダーレジスト層の開口領域は、前記配線パターン上のソルダーレジスト層形成領域とソルダーレジスト層非形成領域との境界が、同配線パターンを横断する最短距離よりも長くなる様に形成する。
また、本発明に係る半導体パッケージの製造方法は、基板本体に配線パターン及び該配線パターンの先端部に連設した端子を形成する工程と、前記配線パターンの先端部領域及び前記端子領域が開口したソルダーレジスト層を前記基板本体に形成する工程と、前記ソルダーレジスト層の開口領域に導電層を形成する工程と、前記基板本体に半導体素子を搭載し、同半導体素子と前記配線パターンを接続した後に、同半導体素子を樹脂封止する工程を備える半導体パッケージの製造方法において、前記ソルダーレジスト層の開口領域は、前記配線パターン上のソルダーレジスト層形成領域とソルダーレジスト層非形成領域との境界が、同配線パターンを横断する最短距離よりも長くなる様に形成する。
ここで、ソルダーレジスト層の開口領域を、配線パターン上のソルダーレジスト層形成領域とソルダーレジスト層非形成領域との境界が配線パターンを横断する最短距離よりも長くなる様に形成することによって、配線パターン上の導電層形成領域と導電層非形成領域との境界を、配線パターンを横断する最短距離よりも長く形成することができ、上記した様に、温度サイクルに起因して導電層形成領域と導電層非形成領域の境界部分にかかる応力を分散することができる。
上記した様に、本発明の回路基板及び回路基板の製造方法、並びに半導体パッケージ及び半導体パッケージの製造方法では、温度サイクルに起因して導電層形成領域と導電層非形成領域の境界部分にかかる応力を分散することができるために、温度サイクルに対する配線パターンの破断を抑制することができる。
即ち、配線パターンを横断する最短距離の線が、配線パターン上の導電層形成領域と導電層非形成領域の境界をなしていた従来の導電層と比較すると、境界部分の長さ自体が長くなることにより、境界部分にかかる応力を分散することができ、環境温度が変化した場合の線膨張の差に起因する境界部分の配線パターンの破断を抑制することができる。
また、配線パターンの破断を抑制でき、配線パターンの強度の向上を図ることができるために、配線パターンを細かく設計することができ、設計に余裕を持つことができる。
更に、端子からの引き出し配線の微細化を図ることができるために、半導体パッケージを実装基板に実装する際に用いるはんだ等の接合材料の形状を整えることができ、接合部自体の強度向上を図ることもできる。
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
本発明を適用した半導体パッケージの一例であるＢＧＡ型半導体パッケージは、上記した従来のＢＧＡ型半導体パッケージと同様に、インターポーザー基板５と、インターポーザー基板の上面にダイボンドされた半導体チップ６と、半導体チップを封止する封止樹脂１２から構成されている。（図３（ｆ）及び図４（ｅ）参照）
また、上記した従来のＢＧＡ型半導体パッケージと同様に、半導体チップのチップ電極は、インターポーザー基板のチップ搭載面に形成された搭載面配線パターン８を構成する引き出し電極と金細線２１でワイヤーボンディングされ、搭載面配線パターン８は、実装面に形成された実装面配線パターン９とインターポーザー基板を貫通して接続されている。また、実装面配線パターン９を構成する引き出し配線は実装面に形成されたランド１に接続されている点も上記した従来のＢＧＡ型半導体パッケージと同様である。
ここで、本発明を適用したＢＧＡ型半導体パッケージでは、図１で示す様に、ランド１及びランドと接続する実装面配線パターンを構成する引き出し配線２の先端部にニッケルメッキ層３が形成され、ニッケルメッキ層の上層に金メッキ層４が形成されており、図１中符号ａで示す引き出し配線の端部と図１中符号ｂで示す引き出し配線の端部を結ぶ図１中符号Ｚで示す引き出し配線の引き出し方向に対して所定の角度θ（θ≠９０°）をなす直線（以下、この様な条件を満たす直線を便宜的に「直線Ｌ」と言う）がニッケルメッキ層及び金メッキ層の形成領域と非形成領域との境界をなしている。
なお、ニッケルメッキ層及び金メッキ層の形成領域と非形成領域の境界は、図１中符合でｄ示す引き出し配線を横断する最短距離よりも長ければ充分であり、必ずしも直線Ｌである必要は無く、図２（ａ）や図２（ｂ）で示す境界をなす様にニッケルメッキ層及び金メッキ層を形成しても構わない。
以下、図面を用いて上記したＢＧＡ型半導体パッケージの製造方法について説明する。即ち、本発明を適用した半導体パッケージの製造方法の一例について説明する。
本発明を適用したＢＧＡ型半導体パッケージの製造方法の一例では、先ず、図３（ａ）で示す様に、インターポーザー基板５のチップ搭載面に半導体チップ６を搭載する銅から成るダイパット７及び銅から成る搭載面配線パターン８を形成し、チップ搭載面と反対側の実装面に銅から成る実装面配線パターン９及び銅から成るランドを形成する。
次に、図３（ｂ）で示す様に、インターポーザー基板全面にフォトレジスト２３を塗布し、ダイパット、半導体チップのチップ電極とワイヤーボンディングによって接続される搭載面配線パターンを構成する引き出し配線の基端部、ランド及び実装面配線パターンを構成する引き出し配線の先端部上のフォトレジストを除去して、露出させる。この時、実装面配線パターンを構成する引き出し配線上のフォトレジストの形成領域と非形成領域との境界が直線Ｌとなる様にフォトレジストを除去する。
次に、図３（ｃ）で示す様に、ニッケルメッキを施して、露出したダイパット、搭載面配線パターンを構成する引き出し配線の基端部、ランド及び実装面配線パターンを構成する引き出し配線の先端部上にニッケルメッキ層３を形成する。その後、金メッキを施して、露出したダイパット、搭載面配線パターンを構成する引き出し配線の基端部、ランド及び実装面配線パターンを構成する引き出し配線の先端部上に形成されたニッケルメッキ層上に金メッキ層４を形成する。
次に、フォトレジストを除去し、図３（ｄ）で示す様に、インターポーザー基板全面にソルダーレジストを塗布して、ソルダーレジスト層１０を形成する。続いて、図３（ｅ）で示す様に、ダイパット、搭載面配線パターンを構成する引き出し配線の基端部及びランド上のソルダーレジスト層を除去して、露出させる。
続いて、マウント材１１を介してダイパット７上に半導体チップ６を固着させ、金細線２１で半導体チップのチップ電極と搭載面配線パターンを構成する引き出し配線をボンディングし、その後、半導体チップ、金細線、搭載面配線パターン等を封止樹脂１２で封止することによって、図３（ｆ）で示す様なＢＧＡ型半導体パッケージを得ることができる。
また、上記したＢＧＡ型半導体パッケージは以下の方法によっても製造することができる。即ち、以下、本発明を適用した半導体パッケージの製造方法の他の一例について説明する。
本発明を適用したＢＧＡ型半導体パッケージの製造方法の他の一例では、先ず、図４（ａ）で示す様に、インターポーザー基板５のチップ搭載面に半導体チップ６を搭載する銅から成るダイパット７及び銅から成る搭載面配線パターン８を形成し、チップ搭載面と反対側の実装面に銅から成る実装面配線パターン９及び銅から成るランドを形成する。
次に、図４（ｂ）で示す様に、インターポーザー基板全面にソルダーレジストを塗布して、ソルダーレジスト層１０を形成する。続いて、図４（ｃ）で示す様に、ダイパット、搭載面配線パターンを構成する引き出し配線の基端部、ランド及び実装面配線パターンを構成する引き出し配線の先端部上のソルダーレジストを除去して、露出させる。この時、実装面配線パターンを構成する引き出し配線上のソルダーレジストの形成領域と非形成領域との境界が直線Ｌとなる様にソルダーレジスト層を除去する。
次に、図４（ｄ）で示す様に、ニッケルメッキを施して、露出したダイパット、搭載面配線パターンを構成する引き出し配線の基端部、ランド及び実装面配線パターンを構成する引き出し配線の先端部上にニッケルメッキ層３を形成する。その後、金メッキを施して、露出したダイパット、搭載面配線パターンを構成する引き出し配線の基端部、ランド及び実装面配線パターンを構成する引き出し配線の先端部に形成されたニッケルメッキ層上に金メッキ層４を形成する。
続いて、マウント材１１を介してダイパット７上に半導体チップ６を固着させ、金細線２１で半導体チップのチップ電極と搭載面配線パターンを構成する引き出し配線をボンディングし、その後、半導体チップ、金細線、搭載面配線パターン等を封止樹脂１２で封止することによって、図４（ｅ）で示す様なＢＧＡ型半導体パッケージを得ることができる。
上記した本発明を適用した半導体パッケージでは、実装面配線パターンを構成する引き出し配線上のニッケルメッキ層及び金メッキ層の形成領域と非形成領域との境界を直線Ｌとしており、実装面配線パターンを構成する引き出し配線を横断する最短距離をニッケルメッキ層及び金メッキ層の形成領域と非形成領域との境界としている従来の半導体パッケージと比較すると、境界部分の長さ自体が長くなる。
従って、実装基板に実装された半導体パッケージの温度サイクルに対する引き出し配線の破断は、従来の半導体パッケージと比較して抑制することができ、半導体パッケージを実装した際の実装信頼性の向上を図ることができる。
本発明を適用した半導体パッケージのニッケルメッキ層及び金メッキ層の形成領域と非形成領域との境界を説明するための模式図である。 本発明を適用した半導体パッケージにおけるニッケルメッキ層及び金メッキ層の変形例を説明するための模式図である。 本発明を適用した半導体パッケージの製造方法の一例を説明するための模式図である。 本発明を適用した半導体パッケージの製造方法の他の一例を説明するための模式図である。 従来のＢＧＡ型半導体パッケージを説明するための模式図である。 従来のＢＧＡ型半導体パッケージにおけるニッケルメッキ層及び金メッキ層の形成領域と非形成領域との境界を説明するための模式図である。 従来のＢＧＡ型半導体パッケージの製造方法を説明するための模式図である。 半導体パッケージの実装状態を示す模式図である。
符号の説明
１ ランド
２ 引き出し配線
３ ニッケルメッキ層
４ 金メッキ層
５ インターポーザー基板
６ 半導体チップ
７ ダイパット
８ 搭載面配線パターン
９ 実装面配線パターン
１０ ソルダーレジスト層
１１ マウント材
１２ 封止樹脂
２１ 金細線
２３ フォトレジスト

Claims (6)

  1. 配線パターンと、
    該配線パターンの先端部から連設された端子と、
    前記配線パターンの先端部及び前記端子の上層に形成された導電層を備える回路基板において、
    前記配線パターン上の導電層形成領域と導電層非形成領域との境界は、同配線パターンを横断する最短距離よりも長い
    ことを特徴とする回路基板。
  2. 基板本体に配線パターン及び該配線パターンの先端部に連設した端子を形成する工程と、
    前記配線パターンの先端部領域及び前記端子領域が開口したマスク層を前記基板本体に形成する工程と、
    前記マスク層の開口領域に導電層を形成する工程と、
    前記導電層を形成して前記マスク層を除去した後に、少なくとも前記端子領域が開口したソルダーレジスト層を前記基板本体に形成する工程を備える回路基板の製造方法において、
    前記マスク層の開口領域は、前記配線パターン上のマスク層形成領域とマスク層非形成領域との境界が、同配線パターンを横断する最短距離よりも長くなる様に形成する
    ことを特徴とする回路基板の製造方法。
  3. 基板本体に配線パターン及び該配線パターンの先端部に連設した端子を形成する工程と、
    前記配線パターンの先端部領域及び前記端子領域が開口したソルダーレジスト層を前記基板本体に形成する工程と、
    前記ソルダーレジスト層の開口領域に導電層を形成する工程を備える回路基板の製造方法において、
    前記ソルダーレジスト層の開口領域は、前記配線パターン上のソルダーレジスト層形成領域とソルダーレジスト層非形成領域との境界が、同配線パターンを横断する最短距離よりも長くなる様に形成する
    ことを特徴とする回路基板の製造方法。
  4. 半導体素子が搭載された基板本体と、
    前記半導体素子と接続された配線パターンと、
    該配線パターンの先端部から連設された端子と、
    前記配線パターンの先端部及び前記端子の上層に形成された導電層を備え、
    前記半導体素子が樹脂封止された半導体パッケージにおいて、
    前記配線パターン上の導電層形成領域と導電層非形成領域との境界は、同配線パターンを横断する最短距離よりも長い
    ことを特徴とする半導体パッケージ。
  5. 基板本体に配線パターン及び該配線パターンの先端部に連設した端子を形成する工程と、
    前記配線パターンの先端部領域及び前記端子領域が開口したマスク層を前記基板本体に形成する工程と、
    前記マスク層の開口領域に導電層を形成する工程と、
    前記導電層を形成して前記マスク層を除去した後に、少なくとも前記端子領域が開口したソルダーレジスト層を前記基板本体に形成する工程と、
    前記基板本体に半導体素子を搭載し、同半導体素子と前記配線パターンを接続した後に、同半導体素子を樹脂封止する工程を備える半導体パッケージの製造方法において、
    前記マスク層の開口領域は、前記配線パターン上のマスク層形成領域とマスク層非形成領域との境界が、同配線パターンを横断する最短距離よりも長くなる様に形成する
    ことを特徴とする半導体パッケージの製造方法。
  6. 基板本体に配線パターン及び該配線パターンの先端部に連設した端子を形成する工程と、
    前記配線パターンの先端部領域及び前記端子領域が開口したソルダーレジスト層を前記基板本体に形成する工程と、
    前記ソルダーレジスト層の開口領域に導電層を形成する工程と、
    前記基板本体に半導体素子を搭載し、同半導体素子と前記配線パターンを接続した後に、同半導体素子を樹脂封止する工程を備える半導体パッケージの製造方法において、
    前記ソルダーレジスト層の開口領域は、前記配線パターン上のソルダーレジスト層形成領域とソルダーレジスト層非形成領域との境界が、同配線パターンを横断する最短距離よりも長くなる様に形成する
    ことを特徴とする半導体パッケージの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012094768A (ja) * 2010-10-28 2012-05-17 Kyocera Corp 配線基板、およびその配線基板上に電子部品を実装した実装構造体
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012094768A (ja) * 2010-10-28 2012-05-17 Kyocera Corp 配線基板、およびその配線基板上に電子部品を実装した実装構造体
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