JP2006202991A - 回路基板及びその製造方法、並びに半導体パッケージ及びその製造方法 - Google Patents

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wiring pattern
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mounting
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Sumio Hokari
澄夫 穂苅
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Abstract

【課題】 実装基板への実装信頼性が高い半導体パッケージを得ることができる半導体パッケージを提供する。
【解決手段】 半導体チップ３と、チップ搭載面配線パターン５と、実装面配線パターン７と、開口部１０が形成されたソルダーレジスト層１１と、封止樹脂４を備える半導体パッケージ１において、半導体パッケージの周辺領域の開口部と比較して半導体パッケージの中央領域の開口部の開口寸法を大きく形成する。
【選択図】 図１

Description

本発明は回路基板及びその製造方法、並びに半導体パッケージ及びその製造方法に関する。詳しくは、良好な端子平坦度を実現することにより、実装基板への実装歩留りの向上を図ろうとした回路基板及びその製造方法、並びにこうした回路基板を用いた半導体パッケージ及びその製造方法に係るものである。
電子機器の小型軽量化、動作の高速化、高機能化等に伴う半導体装置の微細化及び高集積化の要求に対して、単に半導体チップを多ピン化することにより対応することは物理的に困難になっており、近年、ピン型半導体パッケージに代えて、ＢＧＡ（Ball Grid Array）型半導体パッケージやＬＧＡ（Land Grid Array）型半導体パッケージが提案されている（例えば、特許文献１参照。）。
以下、図面を用いて従来のＢＧＡ型半導体パッケージについて説明する。
図５（ａ）は従来の半導体パッケージを説明するための模式的な断面図、図５（ｂ）は従来の半導体パッケージを説明するための模式的な底面図であり、ここで示す半導体パッケージ１０１は、インターポーザー基板１０２と、インターポーザー基板の上面にダイボンドされた半導体チップ１０３と、半導体チップを封止する封止樹脂１０４から構成されている。
ここで、半導体チップのチップ電極は、インターポーザー基板のチップ搭載面に形成されたチップ搭載面配線パターン１０５を構成する引き出し配線と金細線１０６でワイヤーボンディングされ、チップ搭載面配線パターンは、インターポーザー基板を貫通して実装基板への実装面（実装基板と対面する面）に形成された実装面配線パターン１０７と接続されている。また、実装面配線パターンを構成する引き出し配線は実装面に形成された外部端子（ランド）に接続されており、ランド及びランドと接続する実装面配線パターンを構成する引き出し配線の先端部には、ニッケルメッキ層１０８が形成され、ニッケルメッキ層の上層に金メッキ層１０９が形成されている。
更に、引き出し配線は、ランドの形成領域に開口部１１０が形成されたソルダーレジスト層１１１に被覆されており、この開口部を介してランドとはんだボール１１２が電気的に接続されることとなる。なお、ソルダーレジストに形成された開口部の開口寸法（図５中符号Ａで示す寸法）は全てのランドで同一である。
なお、上記の様に構成された半導体パッケージは、図６で示す様に、はんだボール１１２と実装基板１１３の端子１１４を接合することによって実装基板に実装される。
以下、上記の様に構成された従来の半導体パッケージの製造方法について説明する。
従来の半導体パッケージの製造方法では、先ず、図７（ａ）で示す様に、インターポーザー基板１０２のチップ搭載面に半導体チップを搭載するダイパット１１５及びチップ搭載面配線パターン１０５を形成し、チップ搭載面と反対側の実装面に実装面配線パターン１０７及びランドを形成する。
次に、図７（ｂ）で示す様に、インターポーザー基板１０２全面にフォトレジスト１１６を塗布した後に、ダイパット、半導体チップのチップ電極とワイヤーボンディングによって接続されるチップ搭載面配線パターンを構成する引き出し配線の基端部、ランド及び実装面配線パターンを構成する引き出し配線の先端部上のフォトレジストを除去して露出させる。
次に、図７（ｃ）で示す様に、ニッケルメッキを施して、露出したダイパット、チップ搭載面配線パターンを構成する引き出し配線の基端部、ランド及び実装面配線パターンを構成する引き出し配線の先端部上にニッケルメッキ層１０８を形成する。その後、金メッキを施して、露出したダイパット、チップ搭載面配線パターンを構成する引き出し配線の基端部、ランド及び実装面配線パターンを構成する引き出し配線の先端部に形成されたニッケルメッキ層上に金メッキ層１０９を形成する。
次に、フォトレジストを除去し、図７（ｄ）で示す様に、インターポーザー基板全面にソルダーレジストを塗布してソルダーレジスト層１１１を形成する。続いて、図７（ｅ）で示す様に、ダイパット、チップ搭載面配線パターンを構成する引き出し配線の基端部及びランド上のソルダーレジスト層を除去して開口部１１０を形成し、ランド上の金メッキ層を露出させる。なお、ランド上に形成する開口部の開口寸法は全てのランドで同一となる様にソルダーレジスト層を除去する。
続いて、マウント材１１７を介してダイパット上に半導体チップ１０３を固着させ、金細線１０６で半導体チップのチップ電極とチップ搭載面配線パターンを構成する引き出し配線をボンディングし、その後、半導体チップ、金細線、チップ搭載面配線パターン等を封止樹脂１０４で封止することによって、図７（ｆ）で示す様な半導体パッケージを得ることができる。
特開平１１−１０２９８８号公報
ところで、上記した従来の半導体パッケージでは、実装基板の端子とはんだボールを接合して半導体パッケージを実装基板に実装する際に、はんだボールの融点付近の温度雰囲気で半導体パッケージに反りが発生することによって実装信頼性に問題があった。
即ち、半導体パッケージが凹状に反った場合には、半導体パッケージの周辺領域のはんだボールが実装基板の端子に接触せず、半田溶融しても接続できない。同じく半導体パッケージが凸状に反った場合には、半導体パッケージの中央領域のはんだボールが実装基板の端子に接触せず、半田溶融しても接続できない。こうした理由から、上記した従来の半導体パッケージでは、実装信頼性に問題があった。
本発明は以上の点に鑑みて創案されたものであって、実装基板への実装信頼性が高い半導体パッケージを得ることができる回路基板及びその製造方法並びにこうした回路基板を用いた半導体パッケージ及びその製造方法を提供することを目的とするものである。
上記の目的を達成するために、本発明に係る回路基板は、半導体素子を搭載する半導体素子搭載部が形成された回路基板本体と、前記半導体素子搭載部に搭載された半導体素子と電気的に接続される配線パターンと、該配線パターンを被覆する絶縁層とを備え、前記配線パターンと実装基板を電気的に接続するためのバンプが形成される領域の前記絶縁層に開口部が形成された回路基板において、前記開口部が形成される位置によって、同開口部の開口寸法が異なる様に構成されている。
また、上記の目的を達成するために、本発明に係る回路基板の製造方法は、回路基板本体に、同回路基板本体に搭載される半導体素子と電気的に接続される配線パターンを形成する工程と、該配線パターンを絶縁層で被覆する工程と、該絶縁層のうち、前記配線パターンと実装基板を電気的に接続するためのバンプを形成する領域に開口部を形成する工程を備える回路基板の製造方法において、前記開口部を形成する位置によって、同開口部の開口寸法を異ならせている。
また、上記の目的を達成するために、本発明に係る半導体パッケージは、半導体素子と、該半導体素子と電気的に接続された配線パターンと、該配線パターンを被覆する絶縁層と、前記半導体素子を封止する封止樹脂とを備え、前記配線パターンと実装基板を電気的に接続するためのバンプが形成される領域の前記絶縁層に開口部が形成された半導体パッケージにおいて、前記開口部が形成される位置によって、同開口部の開口寸法が異なる様に構成されている。
また、上記の目的を達成するために、本発明に係る半導体パッケージの製造方法は、回路基板本体に、同回路基板本体に搭載される半導体素子と電気的に接続される配線パターンを形成する工程と、該配線パターンを絶縁層で被覆する工程と、該絶縁層のうち、前記配線パターンと実装基板を電気的に接続するためのバンプを形成する領域に開口部を形成する工程と、前記回路基板本体に半導体素子を搭載し、前記配線パターンと同半導体素子とを電気的に接続した後に、半導体素子を樹脂封止する工程とを備える半導体パッケージの製造方法において、前記開口部を形成する位置によって、同開口部の開口寸法を異ならせている。
ここで、開口部の形成位置に応じて開口部の開口寸法を異ならせることによって、開口部の形成位置に応じてバンプの高さを異ならせることができる。
即ち、バンプの形成の際には、一般的にバンプの形成位置である絶縁層の開口部領域に同一量のバンプ材料を供給（例えば、同一径、同一質量のはんだボールを全ての開口部に配置）した後に熱を加えることによってバンプ材料を溶融させてバンプを形成するのであるが、同一量のバンプ材料を供給して加熱する場合においては、開口部の開口寸法が大きい場合には加熱後のバンプの高さが低くなり（図９（ａ）参照。）、開口部の開口寸法が小さい場合には加熱後のバンプの高さが高くなるのである（図９（ｂ）参照。）。
従って、回路基板と回路基板を実装する実装基板との間隙が大きな領域（例えば、図８（ａ）で示す様に半導体パッケージが凹状に反った場合における図８中符号Ｂ示す周辺領域や図８（ｂ）で示す様に半導体パッケージが凸状に反った場合における図８中符号Ｃで示す中央領域）の開口部の開口寸法を小さく、回路基板と実装基板との間隙が小さな領域（例えば、図８（ａ）の中央領域や図８（ｂ）の周辺領域）の開口部の開口寸法を大きく形成することによって、回路基板と実装基板との間隙が大きな領域には高さの高いバンプを形成でき、回路基板と実装基板との間隙が小さな領域には高さの低いバンプを形成することができる。
なお、絶縁層の開口部の開口寸法は全ての開口部で同一とした上で、特開平１０−１０７１７６号公報に記載の様に、バンプの形成の際に、例えば、高さの高いバンプを形成する場合にはバンプ材料の供給量を増加し、高さの低いバンプを形成する場合にはバンプ材料の供給量を減少させるといった具合に開口部の形成位置によってバンプ材料の供給量を異ならしめることによって、形成するバンプの高さを異ならせるということも考えられる。
しかしながら、バンプの形成の際にバンプ材料の供給量を開口部に形成位置によって異ならしめるためには、バンプ材料を供給するための工数の増加を招いてしまい歩留りが低下したり、バンプの高さ制御が不充分であったり、高精度なバンプ材料供給機（例えば、はんだボール搭載機等）が必要となったりするために、かかる方法は必ずしも適当であるとは言えない。
上記した本発明の回路基板または上記した本発明の回路基板の製造方法により得られた回路基板を用いた半導体パッケージ、並びに本発明の半導体パッケージ及び本発明の半導体パッケージの製造方法により得られた半導体パッケージは、半導体パッケージを実装基板に実装する際に反りが生じたとしても、実装基板への実装信頼性の向上を図ることができる。
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。なお、以下では、半導体パッケージを実装基板に実装する際に凹状に反りを生じる（図８（ａ）参照。）半導体パッケージを例に挙げて説明する。
図１（ａ）は本発明を適用した半導体パッケージの一例を説明するための模式的な断面図、図１（ｂ）は本発明を適用した半導体パッケージの一例を説明するための模式的な底面図であり、ここで示す半導体パッケージ１は、上記した従来の半導体パッケージと同様に、インターポーザー基板２と、インターポーザー基板の上面にダイボンドされた半導体チップ３と、半導体チップを封止する封止樹脂４から構成されている。
ここで、半導体チップのチップ電極は、インターポーザー基板のチップ搭載面に形成されたチップ搭載面配線パターン５を構成する引き出し配線と金細線６でワイヤーボンディングされ、チップ搭載面配線パターンは、インターポーザー基板を貫通して実装基板への実装面に形成された実装面配線パターン７と接続されている。また、実装面配線パターンを構成する引き出し配線は実装面に形成されたランドに接続されており、ランド及びランドと接続する実装面配線パターンを構成する引き出し配線の先端部には、ニッケルメッキ層８が形成され、ニッケルメッキ層の上層に金メッキ層９が形成されている。
更に、引き出し配線は、ランドの形成領域に開口部１０が形成されたソルダーレジスト層１１に被覆されており、この開口部を介してランドとはんだボール１２が電気的に接続されることとなる。
ところで、本実施例の半導体パッケージでは、半導体パッケージの周辺領域（図１中符号ａで示す領域）におけるソルダーレジストに形成された開口部の開口寸法よりも、半導体パッケージの中央領域（図１中符号ｂで示す領域）におけるソルダーレジストに形成された開口部の開口寸法の方が大きくなる様に形成されている。
ここで、半導体パッケージの周辺領域におけるソルダーレジストに形成された開口部の開口寸法よりも、半導体パッケージの中央領域におけるソルダーレジストに形成された開口部の開口寸法の方が大きくなる様に形成されているのは、実装基板に実装する際に本実施例の半導体パッケージが凹状に反りを生じるからであり、即ち、実装基板に実装する際に半導体パッケージの中央領域よりも半導体パッケージの周辺領域の方が実装基板との間隙が大きくなる様に半導体パッケージが変化するからである。
従って、実装基板に実装する際に半導体パッケージの周辺領域よりも半導体パッケージの中央領域の方が実装基板との間隙が大きくなる様に半導体パッケージが変化する場合（例えば、図８（ｂ）で示す様に、実装基板に実装する際に半導体パッケージが凸状に反りを生じる場合）には、半導体パッケージの周辺領域におけるソルダーレジストに形成された開口部の開口寸法よりも、半導体パッケージの中央領域におけるソルダーレジストに形成された開口部の開口寸法が小さくなる様に形成される必要がある。
以下、上記した半導体パッケージの製造方法について説明する。即ち、本発明を適用した半導体パッケージの製造方法の一例について説明する。
本発明を適用した半導体パッケージの製造方法の一例では、上記した従来の半導体パッケージの製造方法（図７（ａ）〜（ｄ）参照。）と同様にして、インターポーザー基板２にダイパット１５、チップ搭載面配線パターン５、実装面配線パターン７及びランドを形成すると共に、ニッケルメッキ層８及び金メッキ層９を形成する。その後、インターポーザー基板全面にソルダーレジスト層１１を形成する（図２（ａ）参照。）。
次に、図２（ｂ）で示す様に、ソルダーレジスト層全面にフォトレジスト１６を塗布した後に、ダイパット、半導体チップのチップ電極とワイヤーボンディングにより接続されるチップ搭載面配線パターンを構成する引き出し配線の基端部、ランド及び実装面配線パターンを構成する引き出し配線の先端部上のフォトレジストを除去してソルダーレジストを露出する。
ここで、半導体パッケージの周辺領域におけるフォトレジストの実装面の開口部領域、即ち、ランド及び実装面配線パターンを構成する引き出し配線の先端部上のフォトレジストを除去した領域よりも、半導体パッケージの中央領域におけるフォトレジストの実装面の開口部領域が大きくなる様にフォトレジストの除去を行ない、半導体パッケージの周辺領域の実装面のソルダーレジストの露出領域よりも、半導体パッケージの中央領域の実装面のソルダーレジストの露出領域を大きくする。
次に、図２（ｃ）で示す様に、露出したソルダーレジスト層の除去を行なって、ダイパット、半導体チップのチップ電極とワイヤーボンディングにより接続されるチップ搭載面配線パターンを構成する引き出し配線の基端部、ランド及び実装面配線パターンを構成する引き出し配線の先端部上に開口部１０を形成し、ランド上の金メッキ層を露出させる。なお、半導体パッケージの周辺領域の実装面のソルダーレジストの露出領域よりも、半導体パッケージの中央領域の実装面のソルダーレジストの露出領域の方が大きいために、半導体パッケージの中央領域の実装面のソルダーレジストに形成される開口部は、半導体パッケージの周辺領域の実装面のソルダーレジストに形成される開口部よりも大きくなる。
続いて、マウント材１７を介してダイパット上に半導体チップ３を固着させ、金細線６で半導体チップのチップ電極とチップ搭載面配線パターンを構成する引き出し配線をボンディングし、その後、半導体チップ、金細線、チップ搭載面配線パターン等を封止樹脂４で封止することによって、図２（ｄ）で示す様な半導体パッケージを得ることができる。
上記した本発明を適用した半導体パッケージでは、ソルダーレジストの開口部に同一量のはんだ材料を供給した後にリフロー処理を行なうことによって、開口部の開口寸法に応じたはんだボール１２の高さを得ることができ、即ち、半導体パッケージの周辺領域のはんだボールの高さを半導体パッケージの中央領域のはんだボールの高さと比較して高くすることができる（図３参照。）。
よって、図4（ａ）で示す様に実装基板１３の端子１４とはんだボールを接合して半導体パッケージを実装基板に実装しようとする際に、図4（ｂ）で示す様にはんだ融点付近の温度で半導体パッケージに反りが発生したとしても、はんだボールの高さの差分が半導体パッケージの反りに起因する変形を緩和することができ、良好な半導体パッケージの実装を実現することができる。
また、半導体パッケージの周辺領域と中央領域とでソルダーレジストの開口部の開口寸法を異ならせることによってはんだボールの高さを制御することができるために、比較的容易に高精度なはんだボールの高さ制御を行なうことが可能となる。
即ち、はんだボールの高さ制御は、例えば、（１）スキージにて供給するはんだ材料の量を半導体パッケージの周辺領域と中央領域とで異ならせる方法や、（２）微小な体積の異なるはんだボールをソルダーレジストの開口部に搭載する方法によっても実現することは可能である。但し、上記（１）の方法では、高精度なはんだボールの高さ制御が困難であり、上記（２）の方法では、高精度な高さ制御を行なうことは可能であるものの、微小な体積の異なるはんだボールをソルダーレジストの開口部に搭載するためには、高精度なはんだボール搭載機が必要となる。これに対して、本発明を適用した半導体パッケージでは、高精度なはんだボール搭載機を必要とせず、ソルダーレジストの開口部の開口寸法を異ならしめるだけではんだボールの高さを制御することができ、比較的容易に、かつ高精度なはんだボールの高さ制御を行なうことができる。
本発明を適用した半導体パッケージの一例を説明するための模式的な断面図及び底面図である。 本発明を適用した半導体パッケージの製造方法の一例を説明するための模式的な断面図である。 本発明を適用した半導体パッケージの一例に形成したはんだボールを説明するための模式的な断面図である。 本発明を適用した半導体パッケージの実装基板への実装を説明するための模式的な断面図である。 従来の半導体パッケージを説明するための模式的な断面図及び底面図である。 従来の半導体パッケージの実装基板への実装を説明するための模式的な断面図である。 従来の半導体パッケージの製造方法を説明するための模式的な断面図である。 半導体パッケージの反りを説明するための模式的な断面図である。 開口部とバンプの高さの関係を説明するための模式的な断面図である。
符号の説明
１ 半導体パッケージ
２ インターポーザー基板
３ 半導体チップ
４ 封止樹脂
５ チップ搭載面配線パターン
６ 金細線
７ 実装面配線パターン
８ ニッケルメッキ層
９ 金メッキ層
１０ 開口部
１１ ソルダーレジスト層
１２ はんだボール
１３ 実装基板
１４ 端子
１５ ダイパット
１６ フォトレジスト
１７ マウント材

Claims (8)

  1. 半導体素子を搭載する半導体素子搭載部が形成された回路基板本体と、
    前記半導体素子搭載部に搭載された半導体素子と電気的に接続される配線パターンと、
    該配線パターンを被覆する絶縁層とを備え、
    前記配線パターンと実装基板を電気的に接続するためのバンプが形成される領域の前記絶縁層に開口部が形成された回路基板において、
    前記開口部が形成される位置によって、同開口部の開口寸法が異なる
    ことを特徴とする回路基板。
  2. 前記回路基板と同回路基板を実装する実装基板との間隙が大きくなるほど、前記開口部の開口寸法が小さく形成された
    ことを特徴とする請求項１に記載の回路基板。
  3. 回路基板本体に、同回路基板本体に搭載される半導体素子と電気的に接続される配線パターンを形成する工程と、
    該配線パターンを絶縁層で被覆する工程と、
    該絶縁層のうち、前記配線パターンと実装基板を電気的に接続するためのバンプを形成する領域に開口部を形成する工程を備える回路基板の製造方法において、
    前記開口部を形成する位置によって、同開口部の開口寸法を異ならせる
    ことを特徴とする回路基板の製造方法。
  4. 前記回路基板と同回路基板を実装する実装基板との間隙が大きくなるほど、前記開口部の開口寸法を小さく形成する
    ことを特徴とする請求項３に記載の回路基板の製造方法。
  5. 半導体素子と、
    該半導体素子と電気的に接続された配線パターンと、
    該配線パターンを被覆する絶縁層と、
    前記半導体素子を封止する封止樹脂とを備え、
    前記配線パターンと実装基板を電気的に接続するためのバンプが形成される領域の前記絶縁層に開口部が形成された半導体パッケージにおいて、
    前記開口部が形成される位置によって、同開口部の開口寸法が異なる
    ことを特徴とする半導体パッケージ。
  6. 前記半導体パッケージと同半導体パッケージを実装する実装基板との間隙が大きくなるほど、前記開口部の開口寸法が小さく形成された
    ことを特徴とする請求項５に記載の半導体パッケージ。
  7. 回路基板本体に、同回路基板本体に搭載される半導体素子と電気的に接続される配線パターンを形成する工程と、
    該配線パターンを絶縁層で被覆する工程と、
    該絶縁層のうち、前記配線パターンと実装基板を電気的に接続するためのバンプを形成する領域に開口部を形成する工程と、
    前記回路基板本体に半導体素子を搭載し、前記配線パターンと同半導体素子とを電気的に接続した後に、半導体素子を樹脂封止する工程とを備える半導体パッケージの製造方法において、
    前記開口部を形成する位置によって、同開口部の開口寸法を異ならせる
    ことを特徴とする半導体パッケージの製造方法。
  8. 前記半導体パッケージと同半導体パッケージを実装する実装基板との間隙が大きくなるほど、前記開口部の開口寸法を小さく形成する
    ことを特徴とする請求項７に記載の半導体パッケージの製造方法。
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