JP2021022718A - パッケージ構造及びその製造方法 - Google Patents

パッケージ構造及びその製造方法 Download PDF

Info

Publication number
JP2021022718A
JP2021022718A JP2019227257A JP2019227257A JP2021022718A JP 2021022718 A JP2021022718 A JP 2021022718A JP 2019227257 A JP2019227257 A JP 2019227257A JP 2019227257 A JP2019227257 A JP 2019227257A JP 2021022718 A JP2021022718 A JP 2021022718A
Authority
JP
Japan
Prior art keywords
conductive terminal
substrate
die
conductive
package structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019227257A
Other languages
English (en)
Inventor
加賀谷　豊
Yutaka Kagaya
豊 加賀谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Powertech Technology Inc
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Publication of JP2021022718A publication Critical patent/JP2021022718A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867—Applying pastes or inks, e.g. screen printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H01L2224/48096—Kinked the kinked part being in proximity to the bonding area on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H01L2224/85207—Thermosonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】パッケージ構造の放熱性能を効果的に向上させるパッケージ構造及びその製造方法を提供する。【解決手段】パッケージ構造２００ａは、互いに反対にある第１の表面Ｓ１及び第２の表面Ｓ２を有する基板１００と、基板に電気的に接続されるダイ１０６と、基板の第１の表面に配置され、ダイを封止する封止体１１０と、少なくとも１つの第１の導電端子１１２及び少なくとも１つの第２の導電端子１１４と、を備える。少なくとも１つの第１の導電端子及び少なくとも１つの第２の導電端子は、基板の第２の表面に配置される。少なくとも１つの第２の導電端子は、基板を介して、ダイと電気的に接続される。少なくとも１つの第１の導電端子は、基板の第２の表面に対して垂直な方向に、ダイと重ねられる。少なくとも１つの第１の導電端子の第１の面積は、少なくとも１つの第２の導電端子の第２の面積よりも大きい。【選択図】図８Ｂ

Description

本開示は、パッケージ構造及びその製造方法に関し、より具体的には、異なるはんだ領域を有するパッケージ構造及びその製造方法に関する。
ボールグリッドアレイ（ＢＧＡ）パッケージにおいて、パッケージ基板がダイを載せられ、はんだボールのアレイがパッケージ基板のダイとは反対側の面に提供される。従来のＢＧＡパッケージでは、ダイ領域と周辺領域におけるはんだボールのピッチ及びサイズは同じである。半導体パッケージ技術の急速な発展により、どのようにパッケージ構造の放熱性能を向上させるかがこの分野における課題となった。
本開示は、パッケージ構造の放熱性能を効果的に向上させるパッケージ構造及びその製造方法を提供する。
本開示は、基板と、封止体と、少なくとも１つの第１の導電端子及び少なくとも１つの第２の導電端子と、を備える。基板は、互いに反対にある第１の表面及び第２の表面を有する。ダイは、基板と電気的に接続される。封止体は、基板の第１の表面に配置され、ダイを封止する。少なくとも１つの第１の導電端子及び少なくとも１つの第２の導電端子は、基板の第２の表面に配置され、少なくとも１つの第２の導電端子は、基板を介して、ダイと電気的に接続される。少なくとも１つの第１の導電端子は、基板の第２の表面に対して垂直な方向に、ダイと重ねられる。少なくとも１つの第１の導電端子の第１の面積は、少なくとも１つの第２の導電端子の第２の面積よりも大きい。
本開示は、パッケージ構造の製造方法を提供する。方法は、少なくとも以下の工程を含む。基板が提供される。基板は、互いに反対にある第１の表面及び第２の表面を有する。基板は、さらに、ダイ領域と、ダイ領域を囲む周辺領域と、を有する。ダイは、基板のダイ領域内の第１の表面に載せられる。封止体は、基板の第１の表面に形成され、ダイを封止する。少なくとも１つの第１の導電端子は、基板のダイ領域内の第２の表面に形成され、それにより、少なくとも１つの第１の導電端子は、基板の第２の表面に対して垂直な方向に、ダイと重ねられる。少なくとも１つの第１の導電端子及び少なくとも１つの第２の導電端子は、基板を介して、ダイと電気的に接続される。少なくとも１つの第１の導電端子の第１の面積は、少なくとも１つの第２の導電端子の第２の面積よりも大きい。
上述によれば、第１の導電端子は、第２の導電端子よりも大きい面積を有するように形成され、第１の導電端子は、基板の表面に対して垂直な方向に、ダイと重ねられる。このような構造により、ダイから生み出される熱を、基板並びにその上に配置される第１及び第２の導電端子を通して、より早く放熱することができる。結果として、パッケージ構造の放熱性能を、大幅に向上させることができる。
上述の内容への理解を容易にするために、いくつかの実施の形態が、添付の図面と共に、以下に詳細に説明される。
添付の図面は、本開示についての理解をより容易にするために提供され、本明細書に組み込まれ、その一部を構成する。図面は、本開示の例示的な実施の形態を示し、説明と共に、本開示の原理を説明するために供される。
図１Ａ−８Ａは、本開示のいくつかの実施の形態に係る、パッケージ構造の製造方法を示す上面図及び底面図である。
図１Ｂ−８Ｂは、図１Ａ−８ＡのＩ−Ｉ’線に沿った断面図である。
図９Ａ−９Ｄは、本開示のいくつかの別の実施の形態に係る、様々なパッケージ構造の製造方法を示す底面図である。
図１０Ａ−１０Ｂは、本開示のいくつかの別の実施の形態に係る、様々なパッケージ構造の製造方法を示す断面図である。
本発明の好適な実施の形態が以下に詳細に説明され、添付の図面よって例示される。可能な限り、図面及び説明において、同じ参照番号は、同じ又は同様の部分を示すために使用される。
図１Ａ−８Ａは、本開示のいくつかの実施の形態に係る、パッケージ構造２００ａの製造方法を示す上面図及び底面図である。図１Ｂ−８Ｂは、図１Ａ−８ＡのＩ−Ｉ’線に沿った断面図である。図１Ａ−４Ａは、パッケージ構造２００ａの上面図を示し、図５Ａ−８Ａは、パッケージ構造２００ａの底面図を示すことが理解されるべきである。
図１Ａ及び図１Ｂを参照すると、基板１００が提供される。いくつかの実施の形態において、基板１００は、回路板基板又は再配線層（ＲＤＬ）構造である。例えば、基板１００は、誘電層と導電パターンとを交互に積層することで形成されてよい。誘電層は、中心誘電層、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、ベンゾシクロブテン（ＢＣＢ）等のポリマー材料、又はそれらの組み合わせを含んでよい。導電パターンは、銅、アルミニウム、その他の好適な金属材料、又はそれらの組み合わせを含んでよい。導電パターンは、誘電層を貫通する導電ビアによって、相互に接続される。いくつかの実施の形態において、導電パターンは、誘電層の中に及び／又は上に配置される。いくつかの実施の形態において、基板１００は、スクライブラインＳＬによって互いに分離される複数のパッケージ領域ＰＡを備える。各パッケージ領域ＰＡは、ダイ領域１０１と、ダイ領域１０１を囲む周辺領域１０２と、を備える。ダイ領域１０１は、ダイが載せられる領域を指す。
基板１００は、互いに反対にある第１の表面Ｓ１及び第２の表面Ｓ２を有する。いくつかの実施の形態において、基板１００は、基板１００の第１の表面Ｓ１に複数のコネクタ１０３を有する。コネクタ１０３は、金属又は合金等の導電材料を含む。例えば、コネクタ１０３は、銅、アルミニウム、それらの合金、又はそれらの組み合わせを含む。いくつかの実施の形態において、コネクタ１０３は、「ボンドフィンガー」又は「導電パッド」と称される。図１Ａに示されるように、コネクタ１０３は、周辺領域１０２に配置され、本開示はそれらに限定されない。いくつかの別の実施の形態において、コネクタ１０３は、ダイ領域１０１又は周辺領域１０２とダイ領域１０１との両方に配置されてよい。
図２Ａ及び２Ｂを参照すると、複数のダイ１０６は、基板１００の第１の表面Ｓ１に載せられる。図２Ａに示されるように、ダイ１０６は、ダイ領域１０１内に配置される。ダイ１０６は、デジタルダイ、アナログダイ、又は混合信号ダイを含んでよい。例えば、ダイ１０６は、特定用途向け集積回路（ＡＳＩＣ）ダイ、論理ダイ、又は他の好適なダイであってよい。いくつかの実施の形態において、各ダイ１０６は、基板１０４と、基板１０４上の複数の導電パッド１０５と、を含む。例えば、基板１０４は、半導体基板である。例えば、基板１０４は、シリコン基板であってよい。いくつかの実施の形態において、複数の能動装置（例えば、トランジスタ、その他等）、複数の受動装置（例えば、レジスタ、キャパシタ、インダクタ、その他等）、又はそれらの組み合わせは、基板１０４中に及び／又は上に形成されてよい。また、相互接続構造は、基板に形成され、能動装置、受動装置、及び導電パッドを電気的に接続してよい。相互接続構造は、複数の誘電層と、誘電層に形成された導電特徴と、を備えてよい。いくつかの実施の形態において、導電パッド１０５は、相互接続構造の上導電特徴に電気的に接続され、それにより、能動装置、受動装置、及び導電パッドの間の電気的接続が実現される。
導電パッド１０５の材料は、アルミニウム、銅、ニッケル、又はそれらの合金等の金属又は合金を含んでよい。いくつかの実施の形態において、各導電パッド１０５の少なくとも一部は、露出しており、ダイ１０６の外部接続として機能する。導電パッド１０５は、ダイ１０６の上表面から突出してよいが、本開示はこれに限定されない。いくつかの別の実施の形態において、導電パッド１０５の上表面は、ダイ１０６の上表面と同一平面又はダイ１０６の上表面より低くてもよい。
図２Ａ及び２Ｂに示されるように、ダイ１０６は、互いに反対側にある前表面ＦＳ及び後表面ＢＳを有する。導電パッド１０５は、前表面ＦＳに配置され、そのため、前表面ＦＳは、ダイ１０６の能動表面と称することができる。図２Ｂに示されるように、ダイ１６は、後表面ＢＳが基板１００の第１の表面Ｓ１に取り付けられた状態で、基板１００上に載せられる。ダイ１０６の後表面ＢＳは、ダイ接着フィルム等の接着フィルム（不図示）によって第１の表面に取り付けられてよい。しかしながら、本開示はこれに限定されない。いくつかの別の実施の形態において、ダイ１０６は、フリップチップ方式によって基板１００に載せられてよい。すなわち、ダイ１０６は、ダイ１０６の前表面ＦＳが基板１００の第１の表面Ｓ１に面するように、基板１０６に接続される。
図３Ａ及び３Ｂを参照すると、複数の導電ワイヤ１０８は、ダイ１０６及び基板１００を電気的に接続するように形成される。いくつかの実施の形態において、導電ワイヤ１０８の一方の端は、ダイ１０６の導電パッド１０５に接続され、導電ワイヤ１０８の他方の端は、基板１００のコネクタ１０３に接続される。導電ワイヤ１０８の材料は、金、アルミニウム、又は他の好適な導電材料を含んでよい。導電ワイヤ１０８は、ワイヤ・ボンディング、超音波熱圧着、その他等によって形成されてよい。
図４Ａ及び４Ｂを参照すると、封止体１１０は、基板１００の上に形成され、ダイ１０６及び導電ワイヤ１０８を封止する。封止体１１０は、成形化合物、又はエポキシ、シリコン、若しくは他の好適な樹脂等の絶縁材料を含んでよい。封止体１１０は、成形プロセスによって形成されてよい。いくつかの実施の形態において、封止体１１０の上表面は、ダイ１０６の（前表面ＦＳ等の）上表面よりも高い位置にあってよい。図４Ｂに示されるように、封止体１１０は、ダイ１０６の上表面及び側壁並びに導電ワイヤ１０８を封止する。換言すれば、ダイ１０６及び導電ワイヤ１０８は、封止体１１０に埋め込まれる。
図５Ａ及び５Ｂを参照すると、図４Ａ及び４Ｂの構造は、基板１００の第２の表面Ｓ２が上を向くように、上下がひっくり返されている。その後、複数の第１の導電端子１１２は、基板１００の第２の表面Ｓ２に形成される。いくつかの実施の形態において、第１の導電端子１１２は、基板１００の導電パッド（不図示）に形成される。第１の導電端子１１２は、基板１００に電気的に接続され、さらに、基板１００に埋め込まれた導電パターン及び導電ビアを介して、ダイ１０６に電気的に接続される。いくつかの実施の形態において、第１の導電端子１１２は、接地コネクタ、電源コネクタ、又はその組み合わせであってよい。
いくつかの実施の形態において、第１の導電端子１１２は、基板１００のダイ領域１０１内に、ダイ１０６の上に直接形成される。換言すれば、第１の導電端子１１２は、基板１００の第２の表面Ｓ２又は第１の表面Ｓ１に垂直な方向に、ダイ１０６と重ねられる。
いくつかの実施の形態において、第１の導電端子１１２は、はんだペーストプリント工程によって形成されるはんだペーストである。はんだペーストは、融剤、はんだ粉末、その他の混合物を含んでよい。はんだ粉末は、錫、銀、銅、ビスマス、鉛、それらの合金、又はそれらの組み合わせを含んでよい。いくつかの実施の形態において、はんだペーストプリント工程は、以下のステップを含む。最初に、基板１００のダイ領域１０１に配置される導電パッドに対応する開口を有する第１の型板（不図示）は、基板１００第２の表面Ｓ２に置かれる。その次に、第１の型板の開口によって露出する導電パッドの上に、はんだペーストが適用／プリントされる。その後、第１の型板は除去され、はんだペーストと基板１００の導電パッドの接着を促進するためのリフロー処理がはんだペーストに行われる。リフロー処理の後、第１の導電端子１１２が、基板１００の第２の表面Ｓ２に形成される。いくつかの実施の形態において、断面図及び／又は上面図若しくは底面図から見た第１の導電端子１１２の形状は、正方形、角丸正方形、長方形、角丸長方形、その他、又は他の好適な形状であってよい。また、第１の導電端子１１２の形成ステップは、好ましくは、（図５Ａ−６Ａ、５Ｂ−６Ｂに示される）第２の導電端子１１４の形成ステップの前に行われ、その理由は、はんだペーストプリントによって基板１００の第２の表面Ｓ２に第１の型板を設置する必要があるからである。
図６Ａ及び６Ｂを参照すると、第２の導電端子１１４は、周辺領域１０２内の基板１００の第２の表面Ｓ２に形成される。第２の導電端子１１４は、第１の導電端子１１２の材料とは同じ又は異なる材料を含んでよい。いくつかの実施の形態において、第２の導電端子１１４は、第１の導電端子１１２のものとは異なる工程によって形成されてもよい。第２の導電端子１１４は、はんだボール等の球状導電ボールであってよい。いくつかの実施の形態において、第２の導電端子１１４は、はんだボール配置工程によって形成されてよい。いくつかの実施の形態において、はんだボール配置工程は、以下のステップを含む。最初に、基板１００の周辺領域１０２に配置される導電パッドに対応する開口を有する第２の型板（不図示）は、基板１００第２の表面Ｓ２に置かれる。次に、第２の型板の開口によって露出する導電パッドの上に、融剤の層が適用／プリントされる。その後、導電ボール（例えば、はんだボール、金ボール、銅ボール、ニッケルボール、又はその他）は、第２の型板上に分散され、第２の型板の開口へと移動する。第２の型板の開口に入った後、導電ボールは、開口に配置される融剤と接着する。その後、第２の型板は除去され、導電ボールと融剤、及び融剤と基板１００の導電パッドの接着を促進するためのリフロー処理が行われる。リフロー処理の後、第１の導電端子１１４が、基板１００の第２の表面Ｓ２に形成される。いくつかの実施の形態において、上述のように、第１の導電端子１１２と第２の導電端子１１４を形成するための２つのリフロー処理は、別々に行われるが、本開示はこれに限定されない。いくつかの別の実施の形態において、リフロー処理は、第１の導電端子１１２用のはんだペースト及び第２の導電端子１１４用の導電ボールの両方を形成した後に行われてもよい。図６Ａに示されるように、各パッケージ領域ＰＡ内において、第２の導電端子１１４は、第１の導電端子１１２を囲む。いくつかの実施の形態において、第２の導電端子１１４は、第１の導電端子１１２のものと同じ又は異なる機能を行うために使用されてよい。
図７Ａ及び７Ｂを参照すると、単一化工程は、スクライブラインＳＬに沿って行われ、それにより、複数のパッケージ構造２００ａが形成される。単一化工程は、ブレード１２０を使用する機械的ダイシング工程を含んでよい。あるいは、単一化工程は、レーザーダイシング工程、プラズマダイシング工程、又はその組み合わせを含んでよい。
図８Ａ及び８Ｂを参照すると、パッケージ構造２００ａは、基板１００と、ダイ１０６と、封止体１１０と、第１の導電端子１１２と、第２の導電端子１１４と、を備える。ダイ１０６は、基板１００の第１の表面Ｓ１に配置される。第１の導電端子１１２及び第２の導電端子１１４は、基板１００の第２の表面Ｓ２に配置される。第１の導電端子１１２及び第２の導電端子１１４は、互いに別々であり、基板１００を介して、ダイ１０６と電気的に接続される。
いくつかの実施の形態において、第１の導電端子１１２は、基板１００のダイ領域１０１内に配置される。換言すれば、第１の導電端子１１２は、基板１００の第２の表面Ｓ２又は第１の表面Ｓ１と垂直な方向に、ダイ１０６と重ねられる。第２の導電端子１１４は、基板１００の周辺領域１０２内に配置される。換言すれば、第２の導電端子１１２は、第１の導電端子１１２を囲む。いくつかの実施の形態において、ダイ領域１０１に最も近接する第１の導電端子１１２の側壁は、ダイ１０６の側壁と一列に整列する又はダイ１０６の側壁から横方向にオフセットする。図面に示される第１の導電端子１１２及び第２の導電端子１１４の数は、単に説明のための例示であり、本開示はこれに限定されないことが理解されるべきである。
図８Ａ及び８Ｂに示されるように、全ての第１の導電端子１１２は、同じ形状及びサイズを有する。同様に、全ての第２の導電端子１１４は、同じ形状及びサイズを有する。一方で、第１の導電端子１１２の形状及びサイズは、第２の導電端子１１４の形状及びサイズとは異なる。例えば、各第１の導電端子１１２の形状は、正方形、長方形、その他であってよい。各第２の導電端子１１４の形状は、正円、楕円、その他であってよい。なお、ここで説明される第１の導電端子１１２及び第２の導電端子１１４の形状及びサイズとは、基板１００の第２の表面Ｓ２に直交するように投影される第１の導電端子１１２及び第２の導電端子１１４の形状及びサイズである（すなわち、下から見た図）。
図８Ａに示されるように、各第１の導電端子１１２のサイズ（すなわち、面積）は、各第２の導電端子１１４よりも大きい。例えば、各第１の導電端子１１２の面積Ａ１の各第２の導電端子１１４の面積Ａ２に対する比は、１より大きい。例えば、比は２以上であってよい。いくつかの実施の形態において、第１の導電端子１１２は、各第２の導電端子１１４よりも大きい面積を有する。
図８Ａに示されるように、各第１の導電端子１１２の辺の長さＬ１は、各第２の導電端子１１４の直径Ｄ１と同じであってよい。いくつかの実施の形態において、２つの隣接する第１の導電端子１１２間のピッチＰ１は、２つの隣接する第２の導電端子１１４間のピッチＰ２と同じであってよい。ここに説明される「ピッチ」の単語は、特徴の中心から、すぐ隣の次の特徴の中までの距離である。いくつかの実施の形態において、２つの隣接する第１の導電端子１１２間の間隔ＳＰ１は、２つの隣接する第２の導電端子１１４間の間隔ＳＰ２と同じであってよい。いくつかの実施の形態において、第１の導電端子１１２と第２の導電端子１１４との間の間隔ＳＰ３は、間隔ＳＰ１及び間隔ＳＰ２と同じであってよい。しかしながら、本開示はこれに限定されない。異なる導電端子間の間隔は、間隔がプロセスウィンドウのために十分に大きければ、互いに同じ又は異なっていてもよい。
いくつかの実施の形態において、はんだ領域は、パッケージ構造からの熱（ほぼダイから発生する）の伝導を補助してよい。換言すれば、装置の放熱性能は、はんだ領域の面積に関係する。図８Ａ及び８Ｂに示されるように、ダイ１０６の直下の第１の導電端子１１２はダイ１０６の直下にない第２の導電端子１１４よりも大きな面積を有するように形成されるため、ダイ１０６から発生した熱を、第１の導電端子１１２を介して効果的に放出可能であり、パッケージ構造２００ａの放熱性能を向上させる。また、導電端子間の間隔又はピッチは同じに保たれるため、プロセスウィンドウは影響を受けず、製造工程の簡潔さが保たれる。
図８Ａ及び８Ｂに示されるように、全ての第１の導電端子１１２は、同じ形状及びサイズを有する。しかしながら、本開示はこれに限定されない。第１の導電端子１１２の別の構成が以下に説明される。
図９Ａ乃至９Ｄは、本開示のいくつかの別の実施の形態に係る、様々なパッケージ構造２００ｂ〜２００ｅの底面図である。図９Ａ乃至９Ｄにおける第１の導電端子１１２及び第２の導電端子１１４の位置関係は、図８Ａに説明されるものとほぼ同じであり、その詳細な説明はここでは省略される。
図９Ａを参照すると、パッケージ構造２００ｂの底面図が示される。パッケージ構造２００ｂにおいて、第１の導電端子１１２は、第１の導電端子１１２ａ及び第１の導電端子１１２ｂに分割される。第１の導電端子１１２ａ及び第１の導電端子１１２ｂは、異なる形状及び異なるサイズを有する。例えば、各第１の導電端子１１２ａは、正方形であり、各第１の導電端子１１２ｂは、長方形である。各第１の導電端子１１２ｂは、第１の導電端子１１２ａの面積よりも大きい面積を有する。一方で、各第１の導電端子１１２ａ及び各第１の導電端子１１２ｂは、各第２の導電端子１１４の面積よりも大きい面積を有する。
いくつかの実施の形態において、各第１の導電端子１１２ｂは、２つの長辺を接続する２つの短辺を有する。各短辺は長さＬ１を有し、各長辺は長さＬ２を有する。一方で、第１の導電端子１１２ａは正方形であるため、各第１の導電端子１１２ａは、等しい長さＬ１である４つの辺を有する。いくつかの実施の形態において、第１の導電端子１１２ｂの短辺の長さＬ１は、第１の導電端子１１２ａの各辺の長さＬ１を同じであってよい。いくつかの実施の形態において、第１の導電端子１１２は異なる形状及びサイズを有しているが、隣接する第１の導電端子１１２間の間隔は同じに保たれる。例えば、図９Ａに示されるように、２つの隣接する第１の導電端子１１２ａの間の間隔ＳＰ１、２つの隣接する第１の導電端子１１２ｂの間の間隔ＳＰ４、並びに隣接する第１の導電端子１１２ａ及び第１の導電端子１１２ｂの間の間隔ＳＰ５は、同じである。しかしながら、本開示はこれに限定されない。異なる導電端子間の間隔は、間隔がプロセスウィンドウに十分である限り、互いに同じ又は異なっていてよい。
図９Ｂを参照すると、パッケージ構造２００ｃの底面図が示される。パッケージ構造２００ｃにおいて、第１の導電端子１１２は、第１の導電端子１１２ａ及び第１の導電端子１１２ｃに分割される。いくつかの実施の形態において、第１の導電端子１１２ｃ及び第１の導電端子１１２ａは、同じ形状を有する。しかしながら、第１の導電端子１１２ｃのサイズ（面積）は、各第１の導電端子１１２ａのサイズ（面積）よりも大きい。例えば、第１の導電端子１１２ａ及び第１の導電端子１１２ｃは、全て、正方形である。いくつかの実施の形態において、第１の導電端子１１２ｃは、複数のより小さい第１の導電端子１１２ａに囲まれた１つのより大きいはんだ領域である。いくつかの実施の形態において、隣接する第１の導電端子１１２ａ及び第１の導電端子１１２ｃの間の間隔ＳＰ６は、２つの隣接する第１の導電端子１１２間の間隔ＳＰ１と同じである。
図９Ｃを参照すると、パッケージ構造２００ｄの底面図が示される。パッケージ構造２００ｄにおいて、第１の導電端子１１２は、同じ形状及びサイズを有する第１の導電端子１１２ｄ及び第１の導電端子１１２ｅに分割される。例えば、第１の導電端子１１２ｄ及び第１の導電端子１１２ｅは、両方とも長方形である。いくつかの実施の形態において、第１の導電端子１１２ｄの長辺は、長さＬ３を有し、第１の導電端子１１２ｅの長辺は、長さＬ４を有し、第１の導電端子１１２ｄの長さＬ３及び第１の導電端子１１２ｅの長さＬ４は、同じであってよい。いくつかの実施の形態において、長さＬ３及び長さＬ４は、ダイ領域１０１の長さと同じ又はやや短い。第１の導電端子１１２ｄ及び第１の導電端子１１２ｅは、互いに間隔を有している。いくつかの実施の形態において、第１の導電端子１１２ｄ及び第１の導電端子１１２ｅは、異なる機能を実行してよい。例えば、第１の導電端子１１２ｄは、電気的に接地する接地コネクタであってよい。例えば、第１の導電端子１１２ｄは、基板１００を介して、ダイ１０６の接地パッドに接続される。第１の導電端子１１２ｅは、基板１００を介して、ダイ１０６の電源パッドに接続される電源コネクタ（すなわち、電力入力／出力（Ｉ／Ｏ））であってよい。
図９Ｄを参照すると、パッケージ構造２００ｅの底面図が示される。パッケージ構造２００ｅにおいて、第１の導電端子１１２は、ダイ領域１０１に配置される１つの大きなはんだペーストである。第１の導電端子１１２の面積は、ダイ領域１０１の面積とほぼ同じ又はやや小さくてよい。いくつかの実施の形態において、第１の導電端子１１２は、接地コネクタであるが、本開示はこれに限定されない。いくつかの実施の形態において、第１の導電端子１１２は、無接続ピンであってよい。しかしながら、第１の導電端子１１２は基板へのメッキを容易にするために、好ましくは、電源ピン又は接地ピンに電気的に接続される。
図８Ａ及び８Ｂ並びに図９Ａ乃至９Ｄに示されるように、第１の導電端子１１２は、完全にダイ領域１０１内に配置され、基板１００の第２の表面Ｓ１又は第１の表面Ｓ２に垂直な方向に、ダイ１０６と重ねられ、第２の導電端子１１４は、完全に周辺領域１０２内に配置され、基板１００の第２の表面Ｓ１又は第１の表面Ｓ２に垂直な方向には、ダイ１０６と重ねられていない。しかしながら、本開示はこれに限定されない。いくつかの別の実施の形態において、第１の導電端子１１２の一部は、ダイ領域１０１から周辺領域１０２へと延伸する、又は第２の導電端子１１４の一部は、周辺領域１０２からダイ領域１０１へと延伸する。
図１０Ａ及び１０Ｂは、本開示のいくつかの別の実施の形態に係る、様々なパッケージ構造２００ｆ〜２００ｇの製造方法を示す断面図である。
図１０Ａを参照すると、パッケージ構造２００ｆの断面図が示される。図１０Ａのパッケージ構造２００ｆは、図８Ａのパッケージ構造２００ａと同様であり、従って、同様の要素は、同じ参照番号で示され、その詳細な説明はここでは省略される。図１０Ａに示されるように、基板１００は、誘電体１０と、導電層１１及び１２と、複数のスルービア１３と、保護層１４と及び１４と、を備える。導電層１１及び１２は、誘電体１０の反対の表面に配置され、それぞれ、誘電体１０の対応する表面に埋め込まれる又は表面から突出してよい。例えば、導電層１１は、誘電体に埋め込まれ、誘電体１０から部分的に露出する。いくつかの実施の形態において、導電層１１の底面は、誘電体１０の底面とほぼ同一平面にある。導電層１２は、誘電体１０の上面に配置され、上面から突出する。
スルービア１３は、誘電体１０に埋め込まれ、誘電体１０を貫通し、導電層１１及び１２を電気的に接続する。図１０Ａに示されるスルービア１３の数は、単に説明のためのものであり、本開示はこれに限定されない。いくつかの代替的な実施の形態において、より多くのスルービア１３又はより少ないスルービア１３が、誘電体１０に埋め込まれる。いくつかの実施の形態において、保護層１４及び１５は、誘電体１０の反対の面に配置され、それぞれ、導電層１１及び１２の一部を覆う。保護層１４及び１５の材料は、例えば、はんだレジストを含む。
いくつかの実施の形態において、導電層１１の少なくとも一部は、基板１００の第２の表面Ｓ２における保護層１４によって露出する。同様に、導電層１２の少なくとも一部は、基板の第１の表面Ｓ１における保護層１５によって露出する。例えば、保護層１４は、誘電体１０の底面に配置され、底面を覆い、それにより、保護層１４は、導電層１１の底面の一部をも覆う。いくつかの実施の形態において、保護層１４は、導電層１１の上面の一部を露出する複数の開口Ｏ１及びＯ２を備える。保護層１５は、誘電体１０の底面に配置され、底面を覆い、それにより、保護層１５は、導電層１２の側壁及び上面の一部をも覆う。いくつかの実施の形態において、保護層１５の上面は、導電層１２の上面の位置よりもより高い位置に配置される。いくつかの実施の形態において、保護層１５は、導電層１２の上面の一部を露出する複数の開口Ｏ３を備える。
図１０Ａに示されるように、ダイ１０６は、接着層１８を介して、基板１００の第１の表面Ｓ１に接着される。いくつかの実施の形態において、接着層１８の側壁は、ダイ１０６の側壁から横向きに突出するが、本開示はこれに限定されない。いくつかの実施の形態において、接着層１８の側壁は、ダイ１０６の側壁と一列に整列される。導電ワイヤ１０８は、第１０６の導電パッド１０５、及び保護層１５の開口Ｏ３によって露出する導電層１３を電気的に接続する。図１０Ａに示される露出した導電層１２は、図１Ａ及び１Ｂに示されるコネクタ１０３の例であることが理解される。
いくつかの実施の形態において、第１の導電端子１１２は、保護層１４の開口Ｏ１によって露出する導電層１１に形成され、導電層１１と物理的に接触する。一方で、第２の導電端子１１４は、保護層１４の開口Ｏ２によって露出する導電層１１に形成され、導電層１１と物理的に接触する。いくつかの実施の形態において、第１の導電端子１１２及び第２の導電端子１１４の上面は、ほぼ互いに同一平面にある。第１の導電端子１１２及び第２の導電端子１１４の底面は、ほぼ互いに同一平面にある又は異なる高さにあってよい。いくつかの実施の形態において、基板１００の第２の表面Ｓ２に垂直な方向にある第１の導電端子１１２及び第２の導電端子１１４の高さは、互いにほぼ同じ又は異なっていてよい。第１の導電端子１１２及び第２の導電端子１１４の形状は、開口Ｏ１及びＯ２によって露出する導電層１１に対応する形状に依拠して構成されてよい。換言すれば、第１の導電端子１１２の形状は、対応する開口Ｏ１の形状によって画定され、第２の導電端子１１４の形状は、対応する開口Ｏ２の形状によって画定される。いくつかの実施の形態において、開口Ｏ１及びＯ２は、異なる形状を有するように形成される。例えば、開口Ｏ１の形状は、正方形、長方形、不規則形状、その他であってよく、開口Ｏ２の形状は、正円、楕円、その他であってよい。いくつかの実施の形態において、各開口Ｏ１の面積は、各開口Ｏ２の面積よりも大きい。ここに説明される開口Ｏ１及びＯ２の形状は、基板１００の第２の表面Ｓ２に沿った平面における形状である。さらに、いくつかの実施の形態において、複数の放熱スルービア１６は、基板１００に埋め込まれる。例えば、各放熱スルービア１６は、第１の導電端子１１２の関連する１つと垂直に整列しており、それにより、放熱性能を向上させる。図１０Ａに示されるように、放熱スルービア１６は、ダイ１０６から電気的に分離されていてよいが、本開示はこれに限定されない。いくつかの代替的な実施の形態において、放熱スルービア１６は、ダイ１０６に電気的に接続されていてよい。なお、放熱スルービア１６は、任意に基板１００に提供され、いくつかの実施の形態において、基板１００は、放熱スルービア１６を有さずともよいことが理解される。
図１０Ｂを参照すると、パッケージ構造２００ｇの断面図が示される。図１０Ｂのパッケージ構造２００ｇは、図１０Ａのパッケージ構造２００ｆと同様であり、従って、同様の要素は、同じ参照番号で示され、その詳細な説明はここでは省略される。図１０Ｂのパッケージ構造２００ｇは、ダイ１０６がフリップチップ方式によって基板１００接着される点において、図１０Ａのパッケージ構造２００ｆと異なる。
図１０Ｂに示されるように、ダイ１０６は、前表面ＦＳが基板１００に対向するように、基板１００に接着される。例えば、複数のコネクタ１０５’は、ダイ１０６の前表面ＦＳに形成される。コネクタ１０５’は、はんだバンプ、金バンプ、銅バンプ、銅ポスト、銅ピラー、その他を含む。コネクタ１０５’は、ダイ１０６の導電パッド（不図示）に形成され、導電パッドに電気的に接続される。例えば、不導体化層（不図示）が形成されて、導電パッドの一部を覆い、導電パッドの別の一部を露出してよく、コネクタ１０５’は、不導体化層によって露出される導電パッドに形成される。
コネクタ１０５’は、複数の導電バンプ３０を介して、複数の保護層１５によって露出される導電層１２に接続される。換言すれば、ダイ１０６は、基板１００に電気的に接続される。いくつかの実施の形態において、導電バンプ３０は、はんだバンプ、銀バンプ、銅ボール、又は任意の他の好適な金属製のボールである。アンダーフィル層３２は、ダイ１６と基板１００との間の空間を充填し、それにより、コネクタ１０５’及び導電バンプ３０を保護する。
上述に鑑みると、第１の導電端子は、第２の導電端子よりも大きい面積を有するように形成され、第１の導電端子は、基板の表面に垂直な方向に、ダイと重ねられる。このような構成により、ダイから発生する熱は、基板並びにそこに配置される第１及び第２の導電端子を介して、より早く放熱される。結果として、パッケージ構造の放熱性能は、大幅に向上する。
本開示の実施の形態に対して、本開示の範囲及び精神から逸脱せずに様々な変形及び変更を加えることができる点、当業者にとってあきらかである。上述により、本開示は、以下の特許請求の範囲及びその同等にある変形例及び変更例をその範囲に含む。
本開示のパッケージ構造及びその製造方法は、様々な半導体パッケージ及び電子装置に適用可能である。
１０ 誘電体
１１、１２ 導電層
１３ スルービア
１４、１５ 保護層
１６ 放熱スルービア
１８ 接着層
３０ 導電バンプ
３２ アンダーフィル層
１００、１０４ 基板
１０１ ダイ領域
１０２ 周辺領域
１０３、１０５’ コネクタ
１０５ 導電パッド
１０６ ダイ
１０８ 導電ワイヤ
１１０ 封止体
１１２、１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ、１１２ｅ 第１の導電端子
１１４ 第２の導電端子
１２０ ブレード
２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ、２００ｆ、２００ｇ パッケージ構造
Ａ１、Ａ２ 面積
ＢＳ 後表面
Ｄ１ 直径
ＦＳ 前表面
Ｌ１、Ｌ２、Ｌ３、Ｌ４ 長さ
Ｉ−Ｉ’ 線
Ｏ１，Ｏ２、Ｏ３ 開口
Ｐ１、Ｐ２ ピッチ、
ＰＡ パッケージ領域
ＳＬ スクライブライン
ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４、ＳＰ５、ＳＰ６ 間隔
Ｓ１ 第１の表面
Ｓ２ 第２の表面

Claims (10)

  1. 互いに反対にある第１の表面及び第２の表面を有する基板と、
    前記基板に電気的に接続されるダイと、
    前記基板の前記第１の表面に配置され、前記ダイを封止する封止体と、
    前記基板の前記第２の表面に配置される少なくとも１つの第１の導電端子及び少なくとも１つの第２の導電端子と、を備え、
    前記少なくとも１つの第２の導電端子は、前記基板を介して、前記ダイと電気的に接続され、
    前記少なくとも１つの第１の導電端子は、前記基板の前記第２の表面に対して垂直な方向に、前記ダイと重ねられ、
    前記少なくとも１つの第１の導電端子の第１の面積は、前記少なくとも１つの第２の導電端子の第２の面積よりも大きい、
    パッケージ構造。
  2. 前記少なくとも１つの第１の導電端子は、はんだペーストを備え、
    前記少なくとも１つの第２の導電端子は、はんだボールを備える、
    請求項１のパッケージ構造。
  3. 前記少なくとも１つの第１の導電端子の形状は、底面から見て、正方形又は長方形であり、
    前記少なくとも１つの第２の導電端子の形状は、底面から見て、正円又は楕円である、
    請求項１のパッケージ構造。
  4. 前記少なくとも１つの第１の導電端子は、前記基板を介して、前記ダイに電気的に接続され、電源コネクタ、接地コネクタ、又はその組み合わせである、
    請求項１のパッケージ構造。
  5. 前記基板は、前記ダイが配置されるダイ領域と、前記ダイ領域を囲む周辺領域と、を備え、
    前記少なくとも１つの第１の導電端子は、前記基板の前記ダイ領域内に配置され、
    前記少なくとも１つの第２の導電端子は、前記基板の前記周辺領域内に配置される、
    請求項１のパッケージ構造。
  6. 前記少なくとも１つの第１の導電端子は、複数の第１の導電端子を備え、
    前記少なくとも１つの第２の導電端子は、複数の第２の導電端子を備え、
    隣接する第１の導電端子間の第１の間隔は、隣接する第２の導電端子間の第２の間隔と同じである、
    請求項１のパッケージ構造。
  7. 前記基板は、そこに埋め込まれた複数の放熱スルービアをさらに備え、
    前記各放熱スルービアは、前記第１の導電端子の関連する１つと垂直に整列している、
    請求項６のパッケージ構造。
  8. 互いに反対にある第１の表面及び第２の表面を有する基板であって、ダイ領域と、前記ダイ領域を囲む周辺領域と、を備える前記基板を提供することと、
    前記基板の前記ダイ領域内の前記第１の表面にダイを載せることと、
    前記基板の前記第１の表面に封止体を形成して、前記ダイを封止することと、
    前記基板の前記ダイ領域内の前記第２の表面に少なくとも１つの第１の導電端子を形成し、前記少なくとも１つの第１の導電端子を、前記基板の前記第２の表面に対して垂直な方向に、前記ダイと重ねることと、
    前記基板の前記周辺領域内の前記第２の表面に少なくとも１つの第２の導電端子を形成することと、を備え、
    前記少なくとも１つの第１の導電端子及び前記少なくとも１つの第２の導電端子は、前記基板を介して、前記ダイと電気的に接続され、
    前記少なくとも１つの第１の導電端子の第１の面積は、前記少なくとも１つの第２の導電端子の第２の面積よりも大きい、
    パッケージ構造の製造方法。
  9. 前記少なくとも１つの第１の導電端子は、はんだペーストプリント工程によって形成され、
    前記少なくとも１つの第２の導電端子は、はんだボール配置工程によって形成される、
    請求項８のパッケージ構造の製造方法。
  10. 前記少なくとも１つの第１の導電端子を形成することは、前記少なくとも１つの第２の導電端子を形成する前に行われる、
    請求項８のパッケージ構造の製造方法。

JP2019227257A 2019-07-30 2019-12-17 パッケージ構造及びその製造方法 Pending JP2021022718A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/525,608 2019-07-30
US16/525,608 US20210035898A1 (en) 2019-07-30 2019-07-30 Package structure and manufacturing method thereof

Publications (1)

Publication Number Publication Date
JP2021022718A true JP2021022718A (ja) 2021-02-18

Family

ID=74260474

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019227257A Pending JP2021022718A (ja) 2019-07-30 2019-12-17 パッケージ構造及びその製造方法

Country Status (3)

Country Link
US (1) US20210035898A1 (ja)
JP (1) JP2021022718A (ja)
TW (1) TW202105641A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024075864A1 (ko) * 2022-10-05 2024-04-11 엘지전자 주식회사 인쇄회로기판 및 그의 솔더링 방법

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722538A (ja) * 1993-07-06 1995-01-24 Citizen Watch Co Ltd ボールグリッドアレイ型半導体パッケージの構造
JPH0927568A (ja) * 1995-07-05 1997-01-28 Anam Ind Co Inc ソルダボールを入出力端子として使用するボールグリッドアレイ半導体パッケージのソルダボールの平坦化方法及びその基板構造
JPH1065324A (ja) * 1996-08-14 1998-03-06 Ibiden Co Ltd プリント配線板の製造方法
JP2968788B1 (ja) * 1998-08-05 1999-11-02 九州日本電気株式会社 Ｂｇａ型半導体装置
JP2002164664A (ja) * 2000-11-28 2002-06-07 Hitachi Metals Ltd ビルドアップコア基板、ビルドアップ配線基板、及びその製造方法
JP2004063981A (ja) * 2002-07-31 2004-02-26 Denso Corp 電子部品およびその実装方法
JP2005229137A (ja) * 2005-05-06 2005-08-25 Renesas Technology Corp 半導体装置の実装方法
JP2006202991A (ja) * 2005-01-20 2006-08-03 Sony Corp 回路基板及びその製造方法、並びに半導体パッケージ及びその製造方法
JP2009054969A (ja) * 2007-08-29 2009-03-12 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2011119505A (ja) * 2009-12-04 2011-06-16 Renesas Electronics Corp 半導体装置の実装方法
JP2017041552A (ja) * 2015-08-20 2017-02-23 富士通株式会社 プリント配線板、電子機器及び実装方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722538A (ja) * 1993-07-06 1995-01-24 Citizen Watch Co Ltd ボールグリッドアレイ型半導体パッケージの構造
JPH0927568A (ja) * 1995-07-05 1997-01-28 Anam Ind Co Inc ソルダボールを入出力端子として使用するボールグリッドアレイ半導体パッケージのソルダボールの平坦化方法及びその基板構造
JPH1065324A (ja) * 1996-08-14 1998-03-06 Ibiden Co Ltd プリント配線板の製造方法
JP2968788B1 (ja) * 1998-08-05 1999-11-02 九州日本電気株式会社 Ｂｇａ型半導体装置
JP2002164664A (ja) * 2000-11-28 2002-06-07 Hitachi Metals Ltd ビルドアップコア基板、ビルドアップ配線基板、及びその製造方法
JP2004063981A (ja) * 2002-07-31 2004-02-26 Denso Corp 電子部品およびその実装方法
JP2006202991A (ja) * 2005-01-20 2006-08-03 Sony Corp 回路基板及びその製造方法、並びに半導体パッケージ及びその製造方法
JP2005229137A (ja) * 2005-05-06 2005-08-25 Renesas Technology Corp 半導体装置の実装方法
JP2009054969A (ja) * 2007-08-29 2009-03-12 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2011119505A (ja) * 2009-12-04 2011-06-16 Renesas Electronics Corp 半導体装置の実装方法
JP2017041552A (ja) * 2015-08-20 2017-02-23 富士通株式会社 プリント配線板、電子機器及び実装方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024075864A1 (ko) * 2022-10-05 2024-04-11 엘지전자 주식회사 인쇄회로기판 및 그의 솔더링 방법

Also Published As

Publication number Publication date
TW202105641A (zh) 2021-02-01
US20210035898A1 (en) 2021-02-04

Similar Documents

Publication Publication Date Title
US11470720B2 (en) Opening in the pad for bonding integrated passive device in InFO package
KR102660697B1 (ko) 반도체 장치 및 그 제조 방법
US10297582B2 (en) BVA interposer
US11289346B2 (en) Method for fabricating electronic package
US8441113B2 (en) Elimination of RDL using tape base flip chip on flex for die stacking
US11515229B2 (en) Semiconductor package and manufacturing method thereof
US20080157328A1 (en) Semiconductor device and method for manufacturing same
US20120032353A1 (en) Semiconductor device
US20030164551A1 (en) Method and apparatus for flip-chip packaging providing testing capability
TW201919190A (zh) 封裝結構及其製造方法
US20180145015A1 (en) Method of fabricating packaging layer of fan-out chip package
TW201826477A (zh) 半導體晶片封裝和疊層封裝
US20200343184A1 (en) Semiconductor package and manufacturing method thereof
TWI662677B (zh) 堆疊式封裝結構及其製造方法
TWI602269B (zh) 柱頂互連之封裝堆疊方法與構造
KR20240017393A (ko) 반도체 장치 및 이의 제조 방법
JP2021022718A (ja) パッケージ構造及びその製造方法
TWI567843B (zh) 封裝基板及其製法
JP2007150346A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2013110264A (ja) 半導体装置及び半導体装置の製造方法
US20240145360A1 (en) Semiconductor package and method of manufacturing the semiconductor package
KR20240049104A (ko) 반도체 패키지 및 이의 제조 방법
TWM546005U (zh) 封裝結構
JP2015109336A (ja) 半導体装置
JPH098079A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210302

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20211005