JP2017041552A - プリント配線板、電子機器及び実装方法 - Google Patents

プリント配線板、電子機器及び実装方法 Download PDF

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Abstract

【課題】基板の反り許容値を緩和する。
【解決手段】プリント配線板は、第１面を有する第１基板と、前記第１面と対向する第２面を有する第２基板と、前記第１面又は前記第２面に形成された凹部と、前記凹部の底面に形成された第１電極と、前記凹部が形成された面と同じ面であって、前記凹部が形成された部分と異なる部分に形成された第２電極と、前記第１電極に接合された第１はんだと、前記第２電極に接合された第２はんだと、を備え、前記第１電極のピッチは、前記第２電極のピッチよりも大きく、前記第１はんだのサイズは、前記第２はんだのサイズよりも大きい。
【選択図】図１

Description

本発明は、プリント配線板、電子機器及び実装方法に関する。
情報機器のより一層の高機能化及び多ピン化に伴い、パッケージ基板及び半導体チップ（半導体素子）のサイズが大型化している。半導体パッケージは、パッケージ基板と、パッケージ基板の上面に設けられた半導体チップとを備えている。半導体パッケージの構造の一つに、ボールグリッドアレイ（ＢＧＡ：Ball Grid Array）がある。ＢＧＡ型の半導
体パッケージは、パッケージ基板の下面にＢＧＡボール（半田ボール）が格子状に配置されている。
特開２０００−２８６３０３号公報
例えば、パッケージ基板の基板サイズが５０ｍｍ×５０ｍｍ、ＢＧＡピッチ（ＢＧＡボールのピッチ）が１．０ｍｍ、ＢＧＡボールのサイズがΦ０．６ｍｍ、の半導体パッケージがある。また、例えば、パッケージ基板の基板サイズが７６ｍｍ×７６ｍｍ、ＢＧＡピッチが０．８ｍｍ、ＢＧＡボールのサイズがΦ０．５ｍｍ、の大型半導体パッケージがある。大型半導体パッケージでは、パッケージ基板の基板サイズが５０ｍｍ×５０ｍｍから７６ｍｍ×７６ｍｍとなり、基板サイズが大型化され、ＢＧＡピッチが１．０ｍｍから０．８ｍｍとなり、ＢＧＡピッチが微細化されている。
大型半導体パッケージでは、ＢＧＡピッチが微細化されているとともに、ＢＧＡボールが接合されるランドの径も縮小化されており、ＢＧＡボールのはんだ体積（はんだ量）も減少する。そのため、ＢＧＡボールを用いて大型半導体パッケージをプリント配線板に実装する際に要求されるパッケージ基板の反り許容値及びプリント配線板の反り許容値が小さくなる。図２６は、ＪＥＩＴＡ規格におけるＢＧＡピッチ、反り許容値及びＢＧＡボールのはんだ体積の関係を示す図である。図２６の横軸は、ＢＧＡピッチ（ｍｍ）を示す。図２６の縦軸は、反り許容値（ｍｍ）及びＢＧＡボールのはんだ体積（ｍｍ3）を示す。
図２６に示す反り許容値は、パッケージ基板の反り許容値又はプリント配線板の反り許容値である。図２６に示すように、ＢＧＡピッチが微細化され、はんだ体積が減少すると、反り許容値も小さくなる。
例えば、ＢＧＡピッチが１．０ｍｍの半導体パッケージでは、パッケージ基板の反り許容値を０．１０ｍｍとする場合、半導体パッケージの実装歩留りは９９．９９１％である。一方、ＢＧＡピッチが０．８ｍｍの半導体パッケージでは、パッケージ基板の反り許容値を０．１０ｍとする場合、半導体パッケージの実装歩留りは９９．２５７％に低下する。
本願は、上記の課題に鑑みてなされたものであり、基板の反り許容値を緩和する技術を提供することを目的とする。
本願の一観点によると、第１面を有する第１基板と、前記第１面と対向する第２面を有
する第２基板と、前記第１面又は前記第２面に形成された凹部と、前記凹部の底面に形成された第１電極と、前記凹部が形成された面と同じ面であって、前記凹部が形成された部分と異なる部分に形成された第２電極と、前記第１電極に接合された第１はんだと、前記第２電極に接合された第２はんだと、を備え、前記第１電極のピッチは、前記第２電極のピッチよりも大きく、前記第１はんだのサイズは、前記第２はんだのサイズよりも大きい、プリント配線板が提供される。
本願の一観点によると、第１面を有し、第１電極及び第２電極を備える第１基板を準備する工程と、第２面を有し、第３電極及び第４電極を備える第２基板を準備する工程と、前記第１面に凹部を形成し、前記第１電極を前記凹部の底面に形成し、前記第２電極を前記第１面であって前記凹部が形成された部分と異なる部分に形成する際に前記第１電極のピッチを前記第２電極のピッチよりも大きく形成し、前記第３電極及び前記第４電極を前記第２面に形成する際に前記第３電極のピッチを前記第４電極のピッチよりも大きく形成する工程、または、前記第２面に凹部を形成し、前記第３電極を前記凹部の底面に形成し、前記第４電極を前記第２面であって前記凹部が形成された部分と異なる部分に形成する際に前記第３電極のピッチを前記第４電極のピッチよりも大きく形成し、前記第１電極及び前記第２電極を前記第１面に形成する際に前記第１電極のピッチを前記第２電極のピッチよりも大きく形成する工程と、前記第３電極に第１はんだを形成する工程と、前記第４電極に第２はんだを形成する工程と、前記第１面と前記第２面とが対向するように前記第１基板と前記第２基板とを配置する工程と、加熱処理により、前記第１電極と前記第１はんだとを接合し、前記第２電極と前記第２はんだとを接合し、前記第１はんだと前記第３電極とを接合し、前記第２はんだと前記第４電極とを接合する工程と、を有し、前記第１はんだのサイズは、前記第２はんだのサイズよりも大きい、実装方法が提供される。
本願によれば、基板の反り許容値を緩和する技術を提供できる。
図１は、第１実施形態に係るプリント配線板１及び半導体パッケージ２の断面図である。 図２は、第１実施形態に係るプリント配線板１及び半導体パッケージ２の要部を拡大した断面図である。 図３は、パッケージ基板へのＢＧＡボールの搭載方法の説明図である。 図４は、パッケージ基板へのＢＧＡボールの搭載方法の説明図である。 図５は、プリント配線板への半導体パッケージの搭載方法の説明図である。 図６は、プリント配線板への半導体パッケージの搭載方法の説明図である。 図７は、プリント配線板への半導体パッケージの搭載方法の説明図である。 図８は、プリント配線板への半導体パッケージの搭載方法の説明図である。 図９は、プリント配線板への半導体パッケージの搭載方法の説明図である。 図１０は、プリント配線板への半導体パッケージの搭載方法の説明図である。 図１１は、第２実施形態に係るプリント配線板及び半導体パッケージの断面図である。 図１２は、第２実施形態に係るプリント配線板の説明図である。 図１３は、第３実施形態に係るプリント配線板及び半導体パッケージの断面図である。 図１４は、第４実施形態に係るプリント配線板及び半導体パッケージの断面図である。 図１５は、第４実施形態に係るプリント配線板及び半導体パッケージの要部を拡大した断面図である。 図１６は、第４実施形態に係るプリント配線板及び半導体パッケージの断面図である。 図１７は、第５実施形態に係るプリント配線板及び半導体パッケージの断面図である。 図１８は、第５実施形態に係るプリント配線板及び半導体パッケージの要部を拡大した断面図である。 図１９は、第６実施形態に係るプリント配線板及び半導体パッケージの断面図である。 図２０は、第６実施形態に係るプリント配線板及び半導体パッケージの要部を拡大した断面図である。 図２１は、第７実施形態に係るプリント配線板及び半導体パッケージの断面図である。 図２２は、第７実施形態に係るプリント配線板及び半導体パッケージの要部を拡大した断面図である。 図２３は、第８実施形態に係るプリント配線板及び半導体パッケージの断面図である。 図２４は、第８実施形態に係るプリント配線板及び半導体パッケージの要部を拡大した断面図である。 図２５は、半導体パッケージが実装されたプリント配線板を搭載した電子機器を示す図である。 図２６は、ＢＧＡピッチ、反り許容値及びＢＧＡボールのはんだ体積の関係を示す図である。 図２７は、比較例に係るプリント配線板の説明図である。
以下、図面を参照して、実施形態を説明する。実施形態の構成は例示であり、本発明は、実施形態の構成に限定されない。
〈第１実施形態〉
図１〜図１０を参照して、第１実施形態について説明する。図１は、第１実施形態に係るプリント配線板（プリント基板）１及び半導体パッケージ２の断面図である。図２は、第１実施形態に係るプリント配線板１及び半導体パッケージ２の要部を拡大した断面図である。プリント配線板１は、基板１１を備えている。プリント配線板１及び基板１１は、第１基板の一例である。基板１１は、樹脂層及び配線層が積層された積層基板である。プリント配線板１の上面（第１面）に半導体パッケージ２が実装（搭載）されている。すなわち、プリント配線板１が備える基板１１の上面（第１面）に半導体パッケージ２が実装されている。プリント配線板１及び半導体パッケージ２は、電気的に接続されている。
半導体パッケージ２は、パッケージ基板２１、半導体チップ（半導体素子）２２及びヒートスプレッダ２３を備える。パッケージ基板２１は、第２基板の一例である。パッケージ基板２１の上面（第３面）に半導体チップ２２及びヒートスプレッダ２３が搭載されている。パッケージ基板２１は、例えば、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂等の樹脂を用いて形成されている。半導体チップ２２は、例えば、ＬＳＩ（Large Scale Integration）である。半導体チップ２２の回路が形成されている面（以下、回路面）を
パッケージ基板２１に向けた状態（フェースダウン）で、半導体チップ２２の回路面に形成された電極と、パッケージ基板２１の上面に形成された電極とが、ＢＧＡボールを介して接合されている。図１では、半導体チップ２２の電極、パッケージ基板２１の上面に形成された電極及びＢＧＡボールについて、図示を省略している。パッケージ基板２１と半導体チップ２２との間には、アンダーフィル樹脂２４が充填され、アンダーフィル樹脂２４の外周部分にフィレット２４Ａが形成されている。
ヒートスプレッダ２３は、半導体チップ２２を覆うようにして、パッケージ基板２１上に設けられている。ヒートスプレッダ２３は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属材料を用いて形成されている。ヒートスプレッダ２３は、半導体チップ２２を覆う板状部材２３Ａと、板状部材２３Ａの外周部分に接続される側壁部材２３Ｂとを有する。半導体チップ２２の回路面の反対側の面に、ＴＩＭ（Thermal Interface Material）を設け、ＴＩＭを介して、半導体チップ２２とヒートスプレッダ２３の板状部材２３Ａとを接着してもよい。ＴＩＭは、熱伝導性を有する樹脂である。
ヒートスプレッダ２３の側壁部材２３Ｂの底面には接着剤２５が形成されている。すなわち、パッケージ基板２１の上面とヒートスプレッダ２３の側壁部材２３Ｂの底面との間に接着剤２５が設けられている。接着剤２５を介して、ヒートスプレッダ２３の側壁部材２３Ｂがパッケージ基板２１の上面に接着され、ヒートスプレッダ２３がパッケージ基板２１に固定される。パッケージ基板２１の上面の外周部分であって、ヒートスプレッダ２３の側壁部材２３Ｂの外側に、複数のチップ部品２６が搭載されている。チップ部品２６は、例えば、チップコンデンサである。
プリント配線板１の上面と、パッケージ基板２１の上面の反対側の下面（第２面）とが対向している。パッケージ基板２１の下面に複数のＢＧＡボール２７、２８及び複数のチップ部品２９が搭載されている。ＢＧＡボール２７、２８は、はんだを材料とする球状のボールである。ＢＧＡボール２７は、第１はんだの一例である。ＢＧＡボール２８は、第２はんだの一例である。チップ部品２９は、例えば、チップコンデンサである。プリント配線板１の上面の所定部分に凹部（座ぐり）１２が形成されている。すなわち、プリント配線板１の上面の所定部分が、プリント配線板１の上面の所定部分に隣接する部分よりも凹んでいる。プリント配線板１の上面の所定部分は、プリント配線板１の上面の中央部分であってもよい。プリント配線板１の上面の所定部分は、プリント配線板１の上面であって、パッケージ基板２１の中央部分と対向する位置であってもよい。凹部１２内にチップ部品２９が収容されており、チップ部品２９とプリント配線板１との接触が抑制されている。
プリント配線板１は、複数のランド１３及び複数のランド１４を備えている。凹部１２の底面に複数のランド１３が形成されている。プリント配線板１の上面であって、凹部１２が形成された所定部分以外の部分に複数のランド１４が形成されている。凹部１２が形成された面と同じ面であって、凹部１２が形成された部分と異なる部分に複数のランド１４が形成されている。すなわち、プリント配線板１の上面における凹部１２が形成されていない箇所に複数のランド１４が形成されている。したがって、プリント配線板１の厚さ方向において、ランド１３の形成位置と、ランド１４の形成位置とが異なっている。ランド１３、１４は、例えば、銅、アルミニウム等で形成された電極である。ランド１３は、第１電極の一例である。ランド１４は、第２電極の一例である。
図１及び図２は、チップ部品２９が凹部１２内に収容される例を示している。第１実施形態に係るプリント配線板１及び半導体パッケージ２は、図１及び図２に示す例に限定されない。第１実施形態において、凹部１２内にチップ部品２９を収容せず、プリント配線板１の上面に他の凹部を形成し、プリント配線板１の他の凹部内にチップ部品２９を収容してもよい。また、第１実施形態において、パッケージ基板２１に対するチップ部品２９の搭載を省略してもよい。
パッケージ基板２１は、複数のチップ部品２９、複数のランド３１及び複数のランド３２を備えている。パッケージ基板２１の下面の中央部分に複数のチップ部品２９及び複数のランド３１が形成されている。複数のＢＧＡボール２７は、凹部１２の底面に形成され
た複数のランド１３にそれぞれ接合され、かつ、パッケージ基板２１の下面に形成された複数のランド３１にそれぞれ接合されている。パッケージ基板２１の下面の外周部分に複数のランド３２が形成されている。複数のＢＧＡボール２８は、プリント配線板１の上面に形成された複数のランド１４にそれぞれ接合され、かつ、パッケージ基板２１の下面に形成された複数のランド３２にそれぞれ接合されている。ランド３１、３２は、例えば、銅、アルミニウム等で形成された電極である。ランド３１は、第３電極の一例である。ランド３２は、第４電極の一例である。
ランド１３のピッチ（Ｐ１）は、ランド１４のピッチ（Ｐ２）よりも大きい。ランド１３のピッチ（Ｐ１）は、隣接する２つのランド１３のうち一方のランド１３の中心と他方のランド１３の中心との間の距離である。ランド１４のピッチ（Ｐ２）は、隣接する２つのランド１４のうち一方のランド１４の中心と他方のランド１４の中心との間の距離である。例えば、ランド１３のピッチ（Ｐ１）を１．０ｍｍ又は１．２７ｍｍ、ランド１４のピッチ（Ｐ２）を０．８ｍｍに設計してもよい。
ランド１３のサイズ（Ｓ１）は、ランド１４のサイズ（Ｓ２）よりも大きい。ランド１３が平面視で円の場合、ランド１３のサイズ（Ｓ１）は、例えば、ランド１３の径又はランド１３の表面積である。ランド１３が平面視で矩形の場合、ランド１３のサイズ（Ｓ１）は、例えば、ランド１３の表面積である。ランド１４が平面視で円の場合、ランド１４のサイズ（Ｓ２）は、例えば、ランド１４の径又はランド１４の表面積である。ランド１４が平面視で矩形の場合、ランド１４のサイズ（Ｓ２）は、例えば、ランド１４の表面積である。例えば、ランド１３の径をΦ０．５５、ランド１４の径をΦ０．４５ｍｍに設計してもよい。
ランド３１のピッチは、ランド３２のピッチよりも大きい。ランド３１のピッチは、隣接する２つのランド３１のうち一方のランド３１の中心と他方のランド３１の中心との間の距離である。ランド３２のピッチは、隣接する２つのランド３２のうち一方のランド３２の中心と他方のランド３２の中心との間の距離である。例えば、ランド３１のピッチを１．０ｍｍ又は１．２７ｍｍ、ランド３２のピッチを０．８ｍｍに設計してもよい。
ランド３１のサイズは、ランド３２のサイズよりも大きい。ランド３１が平面視で円の場合、ランド３１のサイズは、例えば、ランド３１の径又はランド３１の表面積である。ランド３１が平面視で矩形の場合、ランド３１のサイズは、例えば、ランド３１の表面積である。ランド３２が平面視で円の場合、ランド３２のサイズは、例えば、ランド３２の径又はランド３２の表面積である。ランド３２が平面視で矩形の場合、ランド３２のサイズは、例えば、ランド３２の表面積である。例えば、ランド３１の径をΦ０．５５ｍｍ、ランド３２の径をΦ０．４５ｍｍに設計してもよい。
ＢＧＡボール２７のピッチは、ＢＧＡボール２８のピッチよりも大きい。ＢＧＡボール２７のピッチは、隣接する２つのＢＧＡボール２７のうち一方のＢＧＡボール２７の中心と他方のＢＧＡボール２７の中心との間の距離である。ＢＧＡボール２８のピッチは、隣接する２つのＢＧＡボール２８のうち一方のＢＧＡボール２８の中心と他方のＢＧＡボール２８の中心との間の距離である。例えば、ＢＧＡボール２７のピッチを１．０ｍｍ又は１．２７ｍｍ、ＢＧＡボール２８のピッチを０．８ｍｍに設計してもよい。
ＢＧＡボール２７のサイズは、ＢＧＡボール２８のサイズよりも大きい。ＢＧＡボール２７のサイズは、例えば、ＢＧＡボール２７の径、高さ又は体積である。ＢＧＡボール２８のサイズは、例えば、ＢＧＡボール２８の径、高さ又は体積である。例えば、ＢＧＡボール２７の径をΦ０．６ｍｍ、ＢＧＡボール２８の径をΦ０．５ｍｍに設計してもよい。
図２７は、比較例に係るプリント配線板１００の説明図である。プリント配線板１００の上面に半導体パッケージ２が実装され、プリント配線板１００の上面に凹部１２が形成されていない。パッケージ基板２１の下面に複数のＢＧＡボール２８が搭載されている。リフロー処理（加熱処理）を行うことにより、プリント配線板１００にパッケージ基板２１を実装する。図２７では、リフロー処理の際に発生するパッケージ基板２１の反りの形状を実線Ａで示している。パッケージ基板２１と半導体チップ２２との熱膨張率の差により、パッケージ基板２１における半導体チップ２２が実装されている部分では、パッケージ基板２１が上方向に反る。パッケージ基板２１の反りが大きい場合、パッケージ基板２１の下面に搭載された複数のＢＧＡボール２８の一部が、プリント配線板１００の上面と接触しない可能性がある。パッケージ基板２１の下面に搭載された複数のＢＧＡボール２８の一部と、プリント配線板１００の上面とが接触しない場合、プリント配線板１００と半導体パッケージ２との接続信頼性が低下する。
図１及び図２に示すように、プリント配線板１の上面の所定部分に凹部１２が形成されている。凹部１２の底面に形成されたランド１３のサイズが、プリント配線板１の上面であって、凹部１２の隣接部分に形成されたランド１４のサイズより大きい。パッケージ基板２１の下面の中央部分に形成されたランド３１のサイズが、パッケージ基板２１の下面の外周部分に形成されたランド３２のサイズより大きい。したがって、ランド１３、３１と接合されるＢＧＡボール２７のサイズを、ランド１４、３２と接合されるＢＧＡボール２８のサイズよりも大きくすることができる。ＢＧＡボール２７のはんだ量（はんだ体積）を、ＢＧＡボール２８のはんだ量よりも増加することにより、プリント配線板１（基板１１）の反り許容値及びパッケージ基板２１の反り許容値を緩和することができる。
パッケージ基板２１の中央部分が上方向に反ることにより、プリント配線板１とパッケージ基板２１の中央部分との間の距離が変動する場合がある。また、プリント配線板１が反ることにより、プリント配線板１とパッケージ基板２１の中央部分との間の距離が変動する場合がある。ＢＧＡボール２７のはんだ量が増加しいているため、プリント配線板１とパッケージ基板２１の中央部分との間の距離が変動しても、ランド１３とＢＧＡボール２７との接合が保持され、ランド３１とＢＧＡボール２７との接合が保持される。また、ＢＧＡボール２７に応力が集中しても、ランド１３とＢＧＡボール２７との接合が保持され、ランド３１とＢＧＡボール２７との接合が保持される。したがって、プリント配線板１と半導体パッケージ２との接続信頼性が向上する。
ランド１３のピッチは、ランド１４のピッチよりも大きい。ランド３１のピッチは、ランド３２のピッチよりも大きい。ＢＧＡボール２７のピッチは、ＢＧＡボール２８のピッチよりも大きい。また、ランド１３のサイズは、ランド１４のサイズよりも大きい。そのため、ＢＧＡボール２７のはんだ量を、ＢＧＡボール２８のはんだ量よりも増加しても、隣接する２つのＢＧＡボール２７同士のショートを抑制することができる。
ランド１３のサイズを調整することにより、ＢＧＡボール２７のはんだ量を調整してもよいし、凹部１２の深さを調整することにより、ＢＧＡボール２７のはんだ量を調整してもよい。したがって、ランド１３のサイズに対応してＢＧＡボール２７のはんだ量を増加することができ、凹部１２の深さに対応してＢＧＡボール２７のはんだ量を増加することができる。
ヒートスプレッダ２３の厚さ、パッケージ基板２１とヒートスプレッダ２３との接着場所、ヒートスプレッダ２３の搭載時の荷重及び荷重印加場所等の制御パラメータによって、パッケージ基板２１の反りの位置や反り量を制御することも可能である。したがって、制御パラメータに基づいて、パッケージ基板２１の反りの位置や反り量を算出し、プリント配線板１の凹部１２の場所や深さを決定することが可能である。
ＢＧＡボール２７は、半導体チップ２２の電源ピン（電源端子）及びグランドピン（グランド端子）と電気的に接続されてもよい。半導体チップ２２の直下から半導体チップ２２に対して電源（電力）を供給する場合、半導体チップ２２の直下又は直下の近辺に、半導体チップ２２の電源ピン及びグランドピンと電気的に接続されるＢＧＡボール２７を配置するようにしてもよい。したがって、半導体チップ２２の直下又は直下の近辺に凹部１２が配置されるように、プリント配線板１の上面に凹部１２を形成してもよい。すなわち、プリント配線板１における電源供給エリアに凹部１２を形成してもよい。また、ＢＧＡボール２７は、半導体チップ２２の信号ピン（信号端子）と電気的に接続されてもよい。複数のＢＧＡボール２７のうちの一部が半導体チップ２２の電源ピン及びグランドピンと電気的に接続されてもよいし、複数のＢＧＡボール２７のうちの他の一部が半導体チップ２２の信号ピンと電気的に接続されてもよい。
図３〜図１０を参照して、プリント配線板１への半導体パッケージ２の実装方法について説明する。図３〜図１０に示す実装方法は、第２〜第８実施形態にも適用される。図３及び図４を参照して、パッケージ基板２１へのＢＧＡボール２７、２８の搭載方法について説明する。図３に示すように、半導体パッケージ２を準備する。パッケージ基板２１の上面に半導体チップ２２、ヒートスプレッダ２３及びチップ部品２６が搭載され、パッケージ基板２１の下面にチップ部品２９が搭載されている。図３では図示を省略しているが、パッケージ基板２１の下面の中央部分に複数のランド３１を形成し、パッケージ基板２１の下面の外周部分に複数のランド３２を形成する。例えば、パッケージ基板２１の下面に銅箔又はアルミニウム箔を形成し、エッチングを行うことにより、パッケージ基板２１の下面に複数のランド３１及び複数のランド３２を形成してもよい。複数のランド３１及び複数のランド３２を形成する際、ランド３１のピッチを、ランド３２のピッチよりも大きく形成する。
次に、図４に示すように、パッケージ基板２１の下面に複数のＢＧＡボール２７、２８を搭載する。この場合、パッケージ基板２１の下面に形成されたランド３１、３２にフラックスを塗布した後、ランド３１にＢＧＡボール２７を押し当て、ランド３２にＢＧＡボール２８を押し当てる。フラックスによって、ＢＧＡボール２７がランド３１に粘着し、ＢＧＡボール２８がランド３２に粘着することにより、パッケージ基板２１の下面にＢＧＡボール２７、２８が搭載される。
図５〜図１０を参照して、プリント配線板１への半導体パッケージ２の搭載方法について説明する。図５に示すように、プリント配線板１を準備する。次に、図６に示すように、ルーターエンドミル（回転切削工具）４１をＸ、Ｙの方向に移動させて、プリント配線１の上面の所定部分を加工することにより、プリント配線１の上面の所定部分に凹部１２を形成する。
次いで、図７に示すように、凹部１２の底面に複数のランド１３を形成し、プリント配線板１の上面であって、凹部１２の隣接部分に複数のランド１４を形成する。例えば、凹部１２の底面に銅箔又はアルミニウム箔を形成し、エッチングを行うことにより、凹部１２の底面に複数のランド１３を形成してもよい。例えば、プリント配線板１の上面であって、凹部１２の隣接部分に銅箔又はアルミニウム箔を形成し、エッチングを行うことにより、プリント配線板１の上面であって、凹部１２の隣接部分に複数のランド１４を形成してもよい。複数のランド１３及び複数のランド１４を形成する際、ランド１３のピッチを、ランド１４のピッチよりも大きく形成する。
次に、図８に示すように、複数のランド１４上に複数のはんだペースト４３を形成する。例えば、マスク印刷により、複数のランド１４上に複数のはんだペースト４３を形成し
てもよい。次いで、図９に示すように、複数のランド１３上に複数のはんだペースト４２を形成する。例えば、ディスペンサ４４を用いて、複数のランド１３上に複数のはんだペースト４２を形成してもよい。図８に示す工程と、図９に示す工程との順番を変更してもよい。すなわち、複数のランド１３上に複数のはんだペースト４２を形成した後に、複数のランド１４上に複数のはんだペースト４３を形成してもよい。また、図３及び図４に示す工程と、図５〜図９に示す工程との順番を変更してもよい。図５〜図９に示す工程を行った後、図３及び図４に示す工程を行ってもよい。図３及び図４に示す工程と、図５〜図９に示す工程とを並行して行ってもよい。
次に、図１０に示すように、プリント配線板１及び半導体パッケージ２の位置合わせを行った後、半導体パッケージ２をプリント配線板１に載置する。この場合、プリント配線板１とパッケージ基板２１とが対向するように、プリント配線板１及びパッケージ基板２１が配置される。次いで、リフロー処理（加熱処理）を行うことにより、ランド１３とＢＧＡボール２７とが接合し、ランド１４とＢＧＡボール２８とが接合し、ＢＧＡボール２７とランド３１とが接合し、ＢＧＡボール２８とランド３２とが接合する。はんだペースト４２に含まれるフラックスによって、ＢＧＡボール２７の表面の酸化被膜が除去される。はんだペースト４２に含まれるはんだは、ＢＧＡボール２７のはんだと一体化する。はんだペースト４３に含まれるフラックスによって、ＢＧＡボール２８の表面の酸化被膜が除去される。はんだペースト４３に含まれるはんだは、ＢＧＡボール２８のはんだと一体化する。
〈第２実施形態〉
図１１及び図１２を参照して、第２実施形態について説明する。第２実施形態において、第１実施形態と同一の構成要素については、第１実施形態と同一の符号を付し、その説明を省略する。図１１は、第２実施形態に係るプリント配線板１及び半導体パッケージ２の断面図である。図１２は、第２実施形態に係るプリント配線板１の説明図である。プリント配線板１は、基板１１Ａ、１１Ｂを有する基板１１を備えている。図１２に示すように、基板１１Ａと基板１１Ｂとを貼りあわせることにより、基板１１が形成されている。例えば、基板１１Ａと基板１１Ｂとの間にプリプレグ等の接着層を配置し、基板１１Ａの下面と基板１１Ｂの上面とを貼りあわせることにより、基板１１Ａの下面と基板１１Ｂの上面とを接着してもよい。基板１１Ａは、貫通基板である。すなわち、基板１１Ａは、基板１１Ａを貫通する貫通孔５１を有する。貫通孔５１は、基板１１Ａの所定部分を貫通している。基板１１Ａの所定部分は、基板１１Ａの中央部分であってもよい。
基板１１Ａの上面であって、貫通孔５１の周辺部分に複数のランド１４が形成されている。基板１１Ｂの上面の所定部分に複数のランド１３が形成されている。基板１１Ｂの上面の所定部分は、基板１１Ｂの上面の中央部分であってもよい。基板１１Ａと基板１１Ｂとを貼りあわせて基板１１を形成することにより、プリント配線板１の上面の所定部分に凹部１２が形成される。これにより、プリント配線１の上面に対する加工処理を省略することができる。また、プリント配線板１の上面の所定部分に凹部１２を形成する前に、プリント配線板１にランド１３を予め形成することができる。
〈第３実施形態〉
図１３を参照して、第３実施形態について説明する。第３実施形態において、第１及び第２実施形態と同一の構成要素については、第１及び第２実施形態と同一の符号を付し、その説明を省略する。図１３は、第３実施形態に係るプリント配線板１及び半導体パッケージ２の断面図である。図１３に示すように、パッケージ基板２１の下面に複数のはんだ部品６１が搭載されている。はんだ部品６１は、例えば、円柱形状のはんだペレットである。はんだ部品６１は、第１はんだの一例である。図１３では図示を省略しているが、はんだ部品６１は、凹部１２の底面に形成されたランド１３に接合され、かつ、パッケージ
基板２１の下面に形成されたランド３１に接合されている。ＢＧＡボール２７に代えて、部品搭載装置によって取り扱うことが可能なはんだ部品６１を用いることにより、ボール搭載機の改造が不要となり、半導体パッケージ２の製造コストが抑制され、プリント配線板１の製造コストが抑制される。
はんだ部品６１のピッチは、ＢＧＡボール２８のピッチよりも大きい。はんだ部品６１は、隣接する２つのはんだ部品６１のうち一方のはんだ部品６１の中心と他方のはんだ部品６１の中心との間の距離である。例えば、ＢＧＡボール２８のピッチを０．８ｍｍ、はんだ部品６１のピッチを１．０ｍｍ又は１．２７ｍｍに設計してもよい。はんだ部品６１のサイズは、ＢＧＡボール２８のサイズよりも大きい。はんだ部品６１のサイズは、例えば、はんだ部品６１の径、高さ又は体積である。例えば、ＢＧＡボール２８の径をΦ０．５ｍｍ、はんだ部品６１の径をΦ０．６ｍｍに設計してもよい。第３実施形態のランド１３のピッチ、サイズ、ランド１４のピッチ、サイズ、ランド３１のピッチ、サイズ、ランド３２のピッチ、サイズ及びＢＧＡボール２８のピッチ、サイズは、第１実施形態と同様である。
〈第４実施形態〉
図１４〜図１６を参照して、第４実施形態について説明する。第４実施形態において、第１〜第３実施形態と同一の構成要素については、第１〜第３実施形態と同一の符号を付し、その説明を省略する。図１４は、第４実施形態に係るプリント配線板１及び半導体パッケージ２の断面図である。図１５は、第４実施形態に係るプリント配線板１及び半導体パッケージ２の要部を拡大した断面図である。プリント配線板１の上面に凹部１２が形成されておらず、パッケージ基板２１の下面の中央部分に凹部（座ぐり）７１が形成されている。すなわち、パッケージ基板２１の下面の中央部分は、パッケージ基板２１の下面の外周部分よりも凹んでいる。凹部７１内にチップ部品２９が収容されており、チップ部品２９とプリント配線板１との接触が抑制されている。
凹部７１の底面に複数のランド３１が形成されている。パッケージ基板２１の下面の外周部分に複数のランド３２が形成されている。凹部７１が形成された面と同じ面であって、凹部７１が形成された部分と異なる部分に複数のランド３２が形成されている。すなわち、パッケージ基板２１の下面における凹部７１が形成されていない箇所に複数のランド３２が形成されている。したがって、パッケージ基板２１の厚さ方向において、ランド３１の形成位置と、ランド３２の形成位置とが異なっている。プリント配線板１に半導体パッケージ２を実装する際、パッケージ基板２１の下面の中央部分に凹部７１を形成する。また、プリント配線板１に半導体パッケージ２を実装する際、凹部７１の底面に複数のランド３１を形成し、パッケージ基板２１の下面であって、凹部７１の隣接部分（パッケージ基板２１の下面の外周部分）に複数のランド３２を形成する。複数のランド３１及び複数のランド３２を形成する際、ランド３１のピッチを、ランド３２のピッチよりも大きく形成する。
図１４及び図１５は、チップ部品２９が凹部７１内に収容される例を示している。第４実施形態に係るプリント配線板１及び半導体パッケージ２は、図１４及び図１５に示す例に限定されない。第４実施形態において、凹部７１内にチップ部品２９を収容せず、パッケージ基板２１の下面に他の凹部を形成し、パッケージ基板２１の下面の他の凹部内にチップ部品２９を収容してもよい。第４実施形態において、凹部７１内にチップ部品２９を収容せず、プリント配線板１の上面に他の凹部を形成し、プリント配線板１の上面の他の凹部内にチップ部品２９を収容してもよい。また、第４実施形態において、パッケージ基板２１に対するチップ部品２９の搭載を省略してもよい。
第４実施形態のランド１３のピッチ、サイズ、ランド１４のピッチ、サイズ、ランド３
１のピッチ、サイズ、ランド３２のピッチ、サイズ、ＢＧＡボール２７のピッチ、サイズ及びＢＧＡボール２８のピッチ、サイズは、第１実施形態と同様である。第４実施形態のはんだ部品６１のピッチ、サイズは、第３実施形態と同様である。プリント配線板１に半導体パッケージ２を実装する際、プリント配線板１の上面の所定部分に複数のランド１３を形成し、プリント配線板１の上面の所定部分の隣接部分に複数のランド１４を形成する。複数のランド１３及び複数のランド１４を形成する際、ランド１３のピッチを、ランド１４のピッチよりも大きく形成する。
図１４及び図１５に示すように、パッケージ基板２１の下面の中央部分に凹部７１が形成されている。凹部７１の底面に形成されたランド３１のサイズが、パッケージ基板２１の下面の外周部分に形成されたランド３２のサイズより大きい。プリント配線板１の上面の所定部分に形成されたランド１３のサイズが、プリント配線板１の上面の所定部分の隣接部分に形成されたランド１４のサイズより大きい。したがって、ランド１３、３１と接合されるＢＧＡボール２７のサイズを、ランド１４、３２と接合されるＢＧＡボール２８のサイズよりも大きくすることができる。ＢＧＡボール２７のはんだ量を、ＢＧＡボール２８のはんだ量よりも増加することにより、プリント配線板１の反り許容値及びパッケージ基板２１の反り許容値を緩和することができる。
図１６は、第４実施形態に係るプリント配線板１及び半導体パッケージ２の断面図である。プリント配線板１の上面に凹部１２が形成されておらず、パッケージ基板２１の下面の中央部分に凹部７１が形成されている。パッケージ基板２１の下面に複数のはんだ部品６１が搭載されている。図１６では図示を省略しているが、はんだ部品６１は、プリント配線板１の上面に形成されたランド１３に接合され、かつ、凹部７１の底面に形成されたランド３１に接合されている。ＢＧＡボール２７に代えて、部品搭載装置によって取り扱うことが可能なはんだ部品６１を用いることにより、ボール搭載機の改造が不要となり、半導体パッケージ２の製造コストが抑制され、プリント配線板１の製造コストが抑制される。
〈第５実施形態〉
図１７及び図１８を参照して、第５実施形態について説明する。第５実施形態において、第１〜第４実施形態と同一の構成要素については、第１〜第４実施形態と同一の符号を付し、その説明を省略する。図１７は、第５実施形態に係るプリント配線板１及び半導体パッケージ２の断面図である。図１８は、第５実施形態に係るプリント配線板１及び半導体パッケージ２の要部を拡大した断面図である。第１〜第４実施形態と比較して、第５実施形態では、ヒートスプレッダ２３の小型化及び軽量化が行われている。ヒートスプレッダ２３の軽量化が行われることにより、半導体パッケージ２の軽量化が可能となる。ヒートスプレッダ２３の小型化が行われているため、ヒートスプレッダ２３の側壁部材２３Ｂが、図１と比較するとパッケージ基板２１のやや中央寄りに配置されている。したがって、パッケージ基板２１上の空き領域が増加し、パッケージ基板２１上のチップ部品２６の搭載数を増やすことができる。パッケージ基板２１上のチップ部品２６の搭載数を増やすことにより、半導体チップ２２のノイズを低減することができる。
パッケージ基板２１と半導体チップ２２との間に、アンダーフィル樹脂２４が充填され、アンダーフィル樹脂２４の外周部分にフィレット２４Ａが形成されている。アンダーフィル樹脂２４のフィレット２４Ａの影響によって、フィレット２４Ａの直下におけるパッケージ基板２１は、下方向に反り易くなっている。第５実施形態では、ヒートスプレッダ２３の側壁部材２３Ｂを、パッケージ基板２１の中央寄りに配置することにより、フィレット２４Ａの直下におけるパッケージ基板２１の反りが抑制される。
ヒートスプレッダ２３の側壁部材２３Ｂを、パッケージ基板２１の中央部分の近辺に配
置することにより、パッケージ基板２１の外周部分が上方向に反り易くなっている。図１７に示すように、プリント配線板１の上面であって、パッケージ基板２１の外周部分と対向する位置に凹部（座ぐり）８１が形成されている。プリント配線板１の上面の所定部分の隣接部分が、プリント配線板１の上面の所定部分よりも凹んでいる。プリント配線板１の上面の所定部分は、プリント配線板１の上面の中央部分であってもよい。プリント配線板１の上面の所定部分は、プリント配線板１の上面であって、パッケージ基板２１の中央部分と対向する位置であってもよい。凹部８１内にチップ部品２９が収容されており、チップ部品２９とプリント配線板１との接触が抑制されている。
凹部８１の底面に複数のランド１３が形成されている。プリント配線板１の上面の所定部分に複数のランド１４が形成されている。凹部８１が形成された面と同じ面であって、凹部８１が形成された部分と異なる部分に複数のランド１４が形成されている。すなわち、プリント配線板１の上面における凹部８１が形成されていない箇所に複数のランド１４が形成されている。したがって、プリント配線板１の厚さ方向において、ランド１３の形成位置と、ランド１４の形成位置とが異なっている。プリント配線板１に半導体パッケージ２を実装する際、プリント配線板１の上面の所定部分の隣接部分に凹部８１を形成する。また、プリント配線板１に半導体パッケージ２を実装する際、凹部８１の底面に複数のランド１３を形成し、プリント配線板１の上面であって、凹部８１の隣接部分（プリント配線板１の上面の所定部分）に複数のランド１４を形成する。複数のランド１３及び複数のランド１４を形成する際、ランド１３のピッチを、ランド１４のピッチよりも大きく形成する。
図１７及び図１８は、チップ部品２９が凹部８１内に収容される例を示している。第５実施形態に係るプリント配線板１及び半導体パッケージ２は、図１７及び図１８に示す例に限定されない。第５実施形態において、凹部８１内にチップ部品２９を収容せず、プリント配線板１の上面に他の凹部を形成し、プリント配線板１の他の凹部内にチップ部品２９を収容してもよい。また、第５実施形態において、パッケージ基板２１に対するチップ部品２９の搭載を省略してもよい。
パッケージ基板２１の下面の外周部分に複数のチップ部品２９及び複数のランド３１が形成されている。ＢＧＡボール２７は、凹部８１の底面に形成されたランド１３に接合され、かつ、パッケージ基板２１の下面に形成されたランド３１に接合されている。パッケージ基板２１の下面の中央部分に複数のランド３２が形成されている。ＢＧＡボール２８は、プリント配線板１の上面に形成されたランド１４に接合され、かつ、パッケージ基板２１の下面に形成されたランド３２に接合されている。
第５実施形態のランド１３のピッチ、サイズ、ランド１４のピッチ、サイズ、ランド３１のピッチ、サイズ、ランド３２のピッチ、サイズ、ＢＧＡボール２７のピッチ、サイズ、ＢＧＡボール２８のピッチ、サイズは、第１実施形態と同様である。プリント配線板１に半導体パッケージ２を実装する際、パッケージ基板２１の下面の中央部分に複数のランド３１を形成し、パッケージ基板２１の下面の外周部分に複数のランド３２を形成する。複数のランド３１及び複数のランド３２を形成する際、ランド３１のピッチを、ランド３２のピッチよりも大きく形成する。
図１７及び図１８に示すように、プリント配線板１の上面の所定部分の隣接部分に凹部８１が形成されている。凹部８１の底面に形成されたランド１３のサイズが、プリント配線板１の上面の所定部分に形成されたランド１４のサイズより大きい。パッケージ基板２１の下面の外周部分に形成されたランド３１のサイズが、パッケージ基板２１の下面の中央部分に形成されたランド３２のサイズより大きい。したがって、ランド１３、３１と接合されるＢＧＡボール２７のサイズを、ランド１４、３２と接合されるＢＧＡボール２８
のサイズよりも大きくすることができる。ＢＧＡボール２７のはんだ量を、ＢＧＡボール２８のはんだ量よりも増加することにより、プリント配線板１の反り許容値及びパッケージ基板２１の反り許容値を緩和することができる。
パッケージ基板２１の外周部分が上方向に反ることにより、プリント配線板１とパッケージ基板２１の外周部分との間の距離が変動する場合がある。また、プリント配線板１が反ることにより、プリント配線板１とパッケージ基板２１の外周部分との間の距離が変動する場合がある。ＢＧＡボール２７のはんだ量が増加しているため、プリント配線板１とパッケージ基板２１の外周部分との間の距離が変動しても、ランド１３とＢＧＡボール２７との接合が保持され、ランド３１とＢＧＡボール２７との接合が保持される。また、ＢＧＡボール２７のはんだ量が増加しているため、ＢＧＡボール２７に応力が集中しても、ランド１３とＢＧＡボール２７との接合が保持され、ランド３１とＢＧＡボール２７との接合が保持される。したがって、プリント配線板１と半導体パッケージ２との接続信頼性が向上する。
〈第６実施形態〉
図１９及び図２０を参照して、第６実施形態について説明する。第６実施形態において、第１〜第５実施形態と同一の構成要素については、第１〜第５実施形態と同一の符号を付し、その説明を省略する。図１９は、第６実施形態に係るプリント配線板１及び半導体パッケージ２の断面図である。図２０は、第６実施形態に係るプリント配線板１及び半導体パッケージ２の要部を拡大した断面図である。第１〜第４実施形態と比較して、第６実施形態では、ヒートスプレッダ２３の小型化及び軽量化が行われている。ヒートスプレッダ２３の軽量化が行われることにより、半導体パッケージ２の軽量化が可能となる。ヒートスプレッダ２３の小型化が行われているため、ヒートスプレッダ２３の側壁部材２３Ｂが、パッケージ基板２１の中央部分の近辺に配置されている。したがって、パッケージ基板２１上の空き領域が増加し、パッケージ基板２１上のチップ部品２６の搭載数を増やすことができる。パッケージ基板２１上のチップ部品２６の搭載数を増やすことにより、半導体チップ２２のノイズを低減することができる。
ヒートスプレッダ２３の側壁部材２３Ｂを、パッケージ基板２１の中央部分の近辺に配置することにより、パッケージ基板２１の外周部分が上方向に反り易くなっている。図１９に示すように、第６実施形態では、パッケージ基板２１の下面の外周部分に凹部（座ぐり）９１が形成されている。すなわち、パッケージ基板２１の下面の外周部分は、パッケージ基板２１の下面の中央部分よりも凹んでいる。凹部９１内にチップ部品２９が収容されており、チップ部品２９とプリント配線板１との接触が抑制されている。
凹部９１の底面に複数のランド３１が形成されている。パッケージ基板２１の下面の中央部分に複数のランド３２が形成されている。凹部９１が形成された面と同じ面であって、凹部９１が形成された部分と異なる部分に複数のランド３２が形成されている。すなわち、パッケージ基板２１の下面における凹部９１が形成されていない箇所に複数のランド３２が形成されている。したがって、パッケージ基板２１の厚さ方向において、ランド３１の形成位置と、ランド３２の形成位置とが異なっている。プリント配線板１に半導体パッケージ２を実装する際、パッケージ基板２１の下面の外周部分に凹部９１を形成する。また、プリント配線板１に半導体パッケージ２を実装する際、凹部９１の底面に複数のランド３１を形成し、パッケージ基板２１の下面であって、凹部９１の隣接部分（パッケージ基板２１の下面の中央部分）に複数のランド３２を形成する。複数のランド３１及び複数のランド３２を形成する際、ランド３１のピッチを、ランド３２のピッチよりも大きく形成する。
図１９及び図２０は、チップ部品２９が凹部９１内に収容される例を示している。第６
実施形態に係るプリント配線板１及び半導体パッケージ２は、図１９及び図２０に示す例に限定されない。第６実施形態において、凹部９１内にチップ部品２９を収容せず、パッケージ基板２１の下面に他の凹部を形成し、パッケージ基板２１の他の凹部内にチップ部品２９を収容してもよい。また、第６実施形態において、パッケージ基板２１に対するチップ部品２９の搭載を省略してもよい。
第６実施形態のランド１３のピッチ、サイズ、ランド１４のピッチ、サイズ、ランド３１のピッチ、サイズ、ランド３２のピッチ、サイズ、ＢＧＡボール２７のピッチ、サイズ及びＢＧＡボール２８のピッチ、サイズは、第１実施形態と同様である。プリント配線板１に半導体パッケージ２を実装する際、プリント配線板１の上面の所定部分の隣接部分に複数のランド１３を形成し、プリント配線板１の上面の所定部分に複数のランド１４を形成する。複数のランド１３及び複数のランド１４を形成する際、ランド１３のピッチを、ランド１４のピッチよりも大きく形成する。
図１９及び図２０に示すように、パッケージ基板２１の下面の外周部分に凹部９１が形成されている。凹部９１の底面に形成されたランド３１のサイズが、パッケージ基板２１の下面の中央部分に形成されたランド３２のサイズより大きい。プリント配線板１の上面の所定部分の隣接部分に形成されたランド１３のサイズが、プリント配線板１の上面の所定部分に形成されたランド１４のサイズより大きい。したがって、ランド１３、３１と接合されるＢＧＡボール２７のサイズを、ランド１４、３２と接合されるＢＧＡボール２８のサイズよりも大きくすることができる。ＢＧＡボール２７のはんだ量を、ＢＧＡボール２８のはんだ量よりも増加することにより、プリント配線板１の反り許容値及びパッケージ基板２１の反り許容値を緩和することができる。
第６実施形態において、ＢＧＡボール２７に代えて、はんだ部品６１をパッケージ基板２１の下面に搭載してもよい。ＢＧＡボール２７に代えて、部品搭載装置によって取り扱うことが可能なはんだ部品６１を用いることにより、ボール搭載機の改造が不要となり、半導体パッケージ２の製造コストが抑制され、プリント配線板１の製造コストが抑制される。
〈第７実施形態〉
図２１及び図２２を参照して、第７実施形態について説明する。第７実施形態において、第１〜第６実施形態と同一の構成要素については、第１〜第６実施形態と同一の符号を付し、その説明を省略する。図２１は、第７実施形態に係るプリント配線板１及び半導体パッケージ２の断面図である。図２２は、第７実施形態に係るプリント配線板１及び半導体パッケージ２の要部を拡大した断面図である。図２１及び図２２に示すように、プリント配線板１の上面の所定部分に凹部１２が形成され、かつ、パッケージ基板２１の下面の中央部分に凹部７１が形成されている。凹部７１内にチップ部品２９を収容してもよいし、凹部１２、７１内にチップ部品２９を収容してもよい。これにより、チップ部品２９とプリント配線板１との接触が抑制される。
第７実施形態のランド１３のピッチ、サイズ、ランド１４のピッチ、サイズ、ランド３１のピッチ、サイズ、ランド３２のピッチ、サイズ、ＢＧＡボール２７のピッチ、サイズ及びＢＧＡボール２８のピッチ、サイズは、第１実施形態と同様である。プリント配線板１に半導体パッケージ２を実装する際、プリント配線板１の上面の所定部分に凹部１２を形成する。また、プリント配線板１に半導体パッケージ２を実装する際、凹部１２の底面に複数のランド１３を形成し、プリント配線板１の上面であって、凹部１２の隣接部分に複数のランド１４を形成する。複数のランド１３及び複数のランド１４を形成する際、ランド１３のピッチを、ランド１４のピッチよりも大きく形成する。プリント配線板１に半導体パッケージ２を実装する際、パッケージ基板２１の下面の中央部分に凹部７１を形成
する。また、プリント配線板１に半導体パッケージ２を実装する際、凹部７１の底面に複数のランド３１を形成し、パッケージ基板２１の下面であって、凹部７１の隣接部分（パッケージ基板２１の下面の外周部分）に複数のランド３２を形成する。複数のランド３１及び複数のランド３２を形成する際、ランド３１のピッチを、ランド３２のピッチよりも大きく形成する。
凹部１２の底面に形成されたランド１３のサイズが、プリント配線板１の上面であって、凹部１２の隣接部分に形成されたランド１４のサイズより大きい。凹部７１の底面に形成されたランド３１のサイズが、パッケージ基板２１の下面の外周部分に形成されたランド３２のサイズより大きい。したがって、ランド１３、３１と接合されるＢＧＡボール２７のサイズを、ランド１４、３２と接合されるＢＧＡボール２８のサイズよりも大きくすることができる。ＢＧＡボール２７のはんだ量を、ＢＧＡボール２８のはんだ量よりも増加することにより、プリント配線板１の反り許容値及びパッケージ基板２１の反り許容値を緩和することができる。
第７実施形態において、ＢＧＡボール２７に代えて、はんだ部品６１をパッケージ基板２１の下面に搭載してもよい。ＢＧＡボール２７に代えて、部品搭載装置によって取り扱うことが可能なはんだ部品６１を用いることにより、ボール搭載機の改造が不要となり、半導体パッケージ２の製造コストが抑制され、プリント配線板１の製造コストが抑制される。
〈第８実施形態〉
図２３及び図２４を参照して、第８実施形態について説明する。第８実施形態において、第１〜第７実施形態と同一の構成要素については、第１〜第７実施形態と同一の符号を付し、その説明を省略する。図２３は、第８実施形態に係るプリント配線板１及び半導体パッケージ２の断面図である。図２４は、第８実施形態に係るプリント配線板１及び半導体パッケージ２の要部を拡大した断面図である。図２３及び図２４に示すように、プリント配線板１の上面の所定部分の隣接部分に凹部８１が形成され、かつ、パッケージ基板２１の下面の外周部分に凹部９１が形成されている。凹部９１内にチップ部品２９を収容してもよいし、凹部８１、９１内にチップ部品２９を収容してもよい。これにより、チップ部品２９とプリント配線板１との接触が抑制される。
第８実施形態のランド１３のピッチ、サイズ、ランド１４のピッチ、サイズ、ランド３１のピッチ、サイズ、ランド３２のピッチ、サイズ、ＢＧＡボール２７のピッチ、サイズ及びＢＧＡボール２８のピッチ、サイズは、第１実施形態と同様である。プリント配線板１に半導体パッケージ２を実装する際、プリント配線板１の上面の所定部分の隣接部分に凹部８１を形成する。また、プリント配線板１に半導体パッケージ２を実装する際、凹部８１の底面に複数のランド１３を形成し、プリント配線板１の上面であって、凹部８１の隣接部分（プリント配線板１の上面の所定部分）に複数のランド１４を形成する。複数のランド１３及び複数のランド１４を形成する際、ランド１３のピッチを、ランド１４のピッチよりも大きく形成する。プリント配線板１に半導体パッケージ２を実装する際、パッケージ基板２１の下面の外周部分に凹部９１を形成する。また、プリント配線板１に半導体パッケージ２を実装する際、凹部９１の底面に複数のランド３１を形成し、パッケージ基板２１の下面であって、凹部９１の隣接部分（パッケージ基板２１の下面の中央部分）に複数のランド３２を形成する。複数のランド３１及び複数のランド３２を形成する際、ランド３１のピッチを、ランド３２のピッチよりも大きく形成する。
凹部８１の底面に形成されたランド１３のサイズが、プリント配線板１の上面であって、凹部８１の隣接部分に形成されたランド１４のサイズより大きい。凹部９１の底面に形成されたランド３１のサイズが、パッケージ基板２１の下面の中央部分に形成されたラン
ド３２のサイズより大きい。したがって、ランド１３、３１と接合されるＢＧＡボール２７のサイズを、ランド１４、３２と接合されるＢＧＡボール２８のサイズよりも大きくすることができる。ＢＧＡボール２７のはんだ量を、ＢＧＡボール２８のはんだ量よりも増加することにより、プリント配線板１の反り許容値及びパッケージ基板２１の反り許容値を緩和することができる。
図２５は、半導体パッケージ２が実装されたプリント配線板１を搭載した電子機器３を示す図である。図２５に示すプリント配線板１及び半導体パッケージ２は、第１〜第８実施形態に示すプリント配線板１及び半導体パッケージ２が適用される。電子機器３は、ラック（筐体）４と、ラック４に収容される複数のユニット５とを備えている。ユニット５は、半導体パッケージ２が実装されたプリント配線板１を複数有している。図２５に示す電子機器３は、複数のプリント配線板１及び半導体パッケージ２を備える例を示すが、電子機器３は、一つのプリント配線板１及び一つの半導体パッケージ２を備えてもよい。
１ プリント配線板
２ 半導体パッケージ
３ 電子機器
４ ラック
５ ユニット
１１ 基板
１２、７１、８１、９１ 凹部
１３、１４、３１、３２ ランド
２１ パッケージ基板
２２ 半導体チップ
２３ ヒートスプレッダ
２４ アンダーフィル樹脂
２５ 接着剤
２６、２９ チップ部品
２７、２８ ＢＧＡボール
４１ ルーターエンドミル
４２、４３ はんだペースト
４４ ディスペンサ
５１ 貫通孔
６１ はんだ部品

Claims (7)

  1. 第１面を有する第１基板と、
    前記第１面と対向する第２面を有する第２基板と、
    前記第１面又は前記第２面に形成された凹部と、
    前記凹部の底面に形成された第１電極と、
    前記凹部が形成された面と同じ面であって、前記凹部が形成された部分と異なる部分に形成された第２電極と、
    前記第１電極に接合された第１はんだと、
    前記第２電極に接合された第２はんだと、
    を備え、
    前記第１電極のピッチは、前記第２電極のピッチよりも大きく、
    前記第１はんだのサイズは、前記第２はんだのサイズよりも大きいことを特徴とするプリント配線板。
  2. 前記第１面に形成された前記凹部は、前記第２基板の中央部分と対向する位置に配置されていることを特徴とする請求項１に記載のプリント配線板。
  3. 前記第２面に形成された前記凹部は、前記第２基板の中央部分に配置されていることを特徴とする請求項１に記載のプリント配線板。
  4. 前記第２面の反対側の第３面に実装された半導体チップと、
    前記半導体チップを覆い、かつ、前記第３面に接着されたヒートスプレッダと、
    を備え、
    前記第１面に形成された前記凹部は、前記第２基板の外周部分と対向する位置に配置されていることを特徴とする請求項１に記載のプリント配線板。
  5. 前記第２面の反対側の第３面に実装された半導体チップと、
    前記半導体チップを覆い、かつ、前記第３面に接着されたヒートスプレッダと、
    を備え、
    前記第２面に形成された前記凹部は、前記第２基板の外周部分に配置されていることを特徴とする請求項１に記載のプリント配線板。
  6. 第１面を有する第１基板と、
    前記第１面と対向する第２面を有する第２基板と、
    前記第１面又は前記第２面に形成された凹部と、
    前記凹部の底面に形成された第１電極と、
    前記凹部が形成された面と同じ面であって、前記凹部が形成された部分と異なる部分に形成された第２電極と、
    前記第１電極に接合された第１はんだと、
    前記第２電極に接合された第２はんだと、
    を備え、
    前記第１電極のピッチは、前記第２電極のピッチよりも大きく、
    前記第１はんだのサイズは、前記第２はんだのサイズよりも大きいことを特徴とする電子機器。
  7. 第１面を有し、第１電極及び第２電極を備える第１基板を準備する工程と、
    第２面を有し、第３電極及び第４電極を備える第２基板を準備する工程と、
    前記第１面に凹部を形成し、前記第１電極を前記凹部の底面に形成し、前記第２電極を前記第１面であって前記凹部が形成された部分と異なる部分に形成する際に前記第１電極
    のピッチを前記第２電極のピッチよりも大きく形成し、前記第３電極及び前記第４電極を前記第２面に形成する際に前記第３電極のピッチを前記第４電極のピッチよりも大きく形成する工程、または、前記第２面に凹部を形成し、前記第３電極を前記凹部の底面に形成し、前記第４電極を前記第２面であって前記凹部が形成された部分と異なる部分に形成する際に前記第３電極のピッチを前記第４電極のピッチよりも大きく形成し、前記第１電極及び前記第２電極を前記第１面に形成する際に前記第１電極のピッチを前記第２電極のピッチよりも大きく形成する工程と、
    前記第３電極に第１はんだを形成する工程と、
    前記第４電極に第２はんだを形成する工程と、
    前記第１面と前記第２面とが対向するように前記第１基板と前記第２基板とを配置する工程と、
    加熱処理により、前記第１電極と前記第１はんだとを接合し、前記第２電極と前記第２はんだとを接合し、前記第１はんだと前記第３電極とを接合し、前記第２はんだと前記第４電極とを接合する工程と、
    を有し、
    前記第１はんだのサイズは、前記第２はんだのサイズよりも大きいことを特徴とする実装方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021022718A (ja) * 2019-07-30 2021-02-18 力成科技股▲分▼有限公司 パッケージ構造及びその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11710672B2 (en) * 2019-07-08 2023-07-25 Intel Corporation Microelectronic package with underfilled sealant
US11145638B2 (en) 2019-09-16 2021-10-12 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11251726A (ja) * 1998-02-27 1999-09-17 Fuji Photo Film Co Ltd グリッドアレイ型半導体パッケージの実装方法
JP2004537861A (ja) * 2001-08-01 2004-12-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 電子部品パッケージ用ｅｍｉ遮蔽
JP2011165872A (ja) * 2010-02-09 2011-08-25 Renesas Electronics Corp Ｂｇａタイプ半導体装置の接続構造

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5907475A (en) * 1996-04-16 1999-05-25 Allen-Bradley Company, Llc Circuit board system having a mounted board and a plurality of mounting boards
JP2000286303A (ja) 1999-03-31 2000-10-13 Fujitsu Ten Ltd 半導体素子の実装構造
US20020008963A1 (en) * 1999-07-15 2002-01-24 Dibene, Ii Joseph T. Inter-circuit encapsulated packaging
US6459582B1 (en) * 2000-07-19 2002-10-01 Fujitsu Limited Heatsink apparatus for de-coupling clamping forces on an integrated circuit package
US6999318B2 (en) * 2003-07-28 2006-02-14 Honeywell International Inc. Heatsinking electronic devices
US6930386B1 (en) * 2004-03-29 2005-08-16 The United States Of America As Represented By The Secretary Of The Air Force Shock hardened mounting and cooling of a semiconductor device
US7254036B2 (en) * 2004-04-09 2007-08-07 Netlist, Inc. High density memory module using stacked printed circuit boards
US7538424B2 (en) * 2004-07-08 2009-05-26 Rambus Inc. System and method for dissipating heat from a semiconductor module
US8415788B2 (en) * 2004-07-08 2013-04-09 Rambus Inc. System and method for dissipating heat from semiconductor devices
US7345885B2 (en) * 2004-12-22 2008-03-18 Hewlett-Packard Development Company, L.P. Heat spreader with multiple stacked printed circuit boards
US7193854B2 (en) * 2005-05-02 2007-03-20 Verigy Pte. Ltd Using a leaf spring to attach clamp plates with a heat sink to both sides of a component mounted on a printed circuit assembly
US7365990B2 (en) * 2005-12-19 2008-04-29 Infineon Technologies Ag Circuit board arrangement including heat dissipater
KR100796522B1 (ko) * 2006-09-05 2008-01-21 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법
US20080218979A1 (en) * 2007-03-08 2008-09-11 Jong-Ho Park Printed circuit (PC) board module with improved heat radiation efficiency
TW200915970A (en) * 2007-09-27 2009-04-01 Sanyo Electric Co Circuit device, circuit module and outdoor equipment
US9101082B1 (en) * 2010-05-03 2015-08-04 Sunpower Corporation Junction box thermal management
BR112012029464A2 (pt) * 2010-05-19 2017-03-01 Thomson Licensing caixa de decodificação possuindo cargas térmicas de dissipação
US8331094B2 (en) * 2011-01-24 2012-12-11 Oracle International Corporation Thermal and power bus stacked package architecture
KR101918261B1 (ko) * 2011-11-28 2018-11-14 삼성전자주식회사 모바일 장치용 반도체 패키지
DE102011088969A1 (de) * 2011-12-19 2013-06-20 Robert Bosch Gmbh Getriebesteuermodul
US9209106B2 (en) * 2012-06-21 2015-12-08 Ati Technologies Ulc Thermal management circuit board for stacked semiconductor chip device
US8934250B2 (en) * 2012-09-26 2015-01-13 International Business Machines Corporation Immersion-cooling of selected electronic component(s) mounted to printed circuit board
US9480143B2 (en) * 2013-10-09 2016-10-25 Uusi, Llc Motor control device
US20150201486A1 (en) * 2014-01-16 2015-07-16 Whelen Engineering Company, Inc. Stacked Heatsink Assembly
US9519319B2 (en) * 2014-03-14 2016-12-13 Sandisk Technologies Llc Self-supporting thermal tube structure for electronic assemblies
US9348377B2 (en) * 2014-03-14 2016-05-24 Sandisk Enterprise Ip Llc Thermal isolation techniques

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11251726A (ja) * 1998-02-27 1999-09-17 Fuji Photo Film Co Ltd グリッドアレイ型半導体パッケージの実装方法
JP2004537861A (ja) * 2001-08-01 2004-12-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 電子部品パッケージ用ｅｍｉ遮蔽
JP2011165872A (ja) * 2010-02-09 2011-08-25 Renesas Electronics Corp Ｂｇａタイプ半導体装置の接続構造

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021022718A (ja) * 2019-07-30 2021-02-18 力成科技股▲分▼有限公司 パッケージ構造及びその製造方法

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