JP2000286303A - 半導体素子の実装構造 - Google Patents

半導体素子の実装構造

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JP2000286303A
JP2000286303A JP11092285A JP9228599A JP2000286303A JP 2000286303 A JP2000286303 A JP 2000286303A JP 11092285 A JP11092285 A JP 11092285A JP 9228599 A JP9228599 A JP 9228599A JP 2000286303 A JP2000286303 A JP 2000286303A
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semiconductor element
semiconductor device
electrode
connection pattern
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Kiko Yukimatsu
規光 行松
Takashi Ota
隆 太田
Toshimasa Akamatsu
敏正 赤松
Yuji Uno
雄二 鵜野
Hiromichi Watanabe
弘道 渡邉
Takafumi Yasuhara
孝文 安原
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Denso Ten Ltd
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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】半導体素子が動作時に発生する熱による熱スト
レスにより半導体素子の電極と基板に形成された接続パ
ターンとのはんだ接合部のバンプに、クラックが発生す
るのを防止して信頼性の高い半導体素子の実装構造を提
供することを目的とする。 【解決手段】半導体素子に形成された複数の電極が複数
のバンプを介して基板に形成された接続パターンに電気
的に接続されてなる半導体素子の実装構造において、半
導体素子は実装後に該半導体素子の側面と基板の実装面
とで構成される角部に接着剤が充填され、角部に補強部
が形成されてなることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の実装
構造に係り、特にフェイスダウン実装に適した半導体素
子及び基板並びに半導体素子の実装構造に関する。
【０００２】
【従来の技術】従来の半導体素子のフェイスダウン実装
構造について図８を用いて説明する。
【０００３】図８は従来の半導体素子のフェイスダウン
実装構造を示す概略構成側面図である。
【０００４】８０は半導体装置で、基板９０にフェイス
ダウン実装（半導体素子１１０の電子回路側に形成され
た電極と基板９０に形成された接続パターン９１とを、
はんだ又は接着剤等を用いて直接接続する方法）用の半
導体素子１１０（シリコン等の半導体基材に電子回路が
形成されたもの）等が実装されている。
【０００５】半導体素子１１０はフェイスダウン実装用
のチップで、シリコン基材の下面に電子回路が形成され
ており、該電子回路と基板９０との接続用の電極８６が
底面部（図示下面）に形成されている。電極８６には基
板９０に形成された接続パターン９１との接続用のバン
プ８７（例えば、はんだ粒）が形成されている。
【０００６】基板９０は半導体素子８５等の電子部品を
実装する基板で、半導体素子８５の電極８６と相対する
位置に、電極８６と接続する接続パターン９１およびそ
の他の電子部品等との接続回路等が形成されている。
【０００７】次に、半導体素子のフェイスダウン実装に
ついて説明する。
【０００８】半導体素子８５を基板９０にフェイスダウ
ン実装するには、基板９０の接続パターン９１部に例え
ば、はんだペーストを印刷し、印刷されたはんだペース
トの上に、半導体素子８５の電極８６のバンプ８７を合
致させるように搭載する。その後リフロー炉にてはんだ
ペーストを溶融して、半導体素子８５の電極８６と基板
９０の接続パターン９１とを電気的に接続する。これに
より半導体素子８５の電極８６と基板９０の接続パター
ン９１との間にはんだ接合部が形成される。
【０００９】
【発明が解決しようとする課題】しかし、上述の半導体
素子８５のフェイスダウン実装構造では、半導体装置８
０を動作させた際に半導体素子８５が発熱し、その熱に
より半導体素子８５の本体および基板９０が各々熱膨張
し、また、半導体装置８０の動作を中止すると元の状態
に戻る現象が繰り返される。特に、半導体素子８５と基
板９０の熱膨張の差が大きい場合には、半導体素子８５
および基板９０が変形し、半導体素子８５と基板９０と
を電気的に接続しているはんだ接合部のバンプ８７に熱
ストレスが繰り返し加わる。その結果はんだ接合部のバ
ンプ８７にクラックが発生（特に、半導体素子８５の周
縁部のバンプ８７に大きなストレスが加わる）し半導体
装置１０が動作しなくなるという問題がある。
【００１０】本発明は上述の問題を解決するもので、半
導体素子が動作時に発生する熱による熱ストレスにより
半導体素子の電極と基板に形成された接続パターンとの
はんだ接合部のバンプに、クラックが発生するのを防止
して信頼性の高い半導体素子の実装構造を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】本発明は上述の目的を達
成するもので、半導体素子に形成された複数の電極が複
数のバンプを介して基板に形成された接続パターンに電
気的に接続されてなる半導体素子の実装構造において、
前記半導体素子の側面と前記基板の実装面とで構成され
る角部に接着剤が充填されてなることを特徴とするもの
である。
【００１２】また、半導体素子に形成された複数の電極
が複数のバンプを介して基板に形成された接続パターン
に電気的に接続されてなる半導体素子の実装構造におい
て、前記基板の実装面には、前記半導体素子の外周縁部
に形成された電極と相対位置に該実装面から下方向に段
差部が設けられ該段差部に前記接続パターンが形成され
てなることを特徴とするものである。
【００１３】また、半導体素子に形成された複数の電極
が複数のバンプを介して基板に形成された接続パターン
に電気的に接続されてなる半導体素子の実装構造におい
て、前記半導体素子の実装面の外周縁部には、該実装面
から上方向に段差部が設けられ該段差部に前記電極が形
成されてなることを特徴とするものである。
【００１４】また、半導体素子に形成された複数の電極
が複数のバンプを介して基板に形成された接続パターン
に電気的に接続されてなる半導体素子の実装構造におい
て、前記半導体素子の実装面の外周縁部には、該実装面
から上方向に素子側段差部が設けられ該素子側段差部に
前記電極が、また、前記素子側段差部に形成された電極
と相対位置に該実装面から下方向に基板側段差が設けら
れ該基板側段差部に前記接続パターンが形成されてなる
ことを特徴とするものである。
【００１５】また、半導体素子に形成された複数の電極
が複数のバンプを介して基板に形成された接続パターン
に電気的に接続されてなる半導体素子の実装構造におい
て、前記半導体素子の実装面の外周縁部には、凹部が設
けられ該凹部に前記電極が形成されてなることを特徴と
するものである。
【００１６】また、半導体素子に形成された複数の電極
が複数のバンプを介して基板に形成された接続パターン
に電気的に接続されてなる半導体素子の実装構造におい
て、前記基板の実装面には、前記半導体素子の外周縁部
に形成された電極と相対位置に凹部が設けられ該凹部に
前記接続パターンが形成されてなることを特徴とするも
のである。
【００１７】また、半導体素子に形成された複数の電極
が複数のバンプを介して基板に形成された接続パターン
に電気的に接続されてなる半導体素子の実装構造におい
て、前記半導体素子の実装面の外周縁部には、凹部が設
けられ該凹部に前記電極が、また、前記基板の実装面に
は、該電極と相対位置に凹部が設けられ該凹部に前記接
続パターンが形成されてなることを特徴とするものであ
る。
【００１８】
【発明の実施の形態】本発明の第１の実施の形態を図１
を用いて説明する。
【００１９】図１は本発明の第１の実施の形態に係る半
導体素子のフェイスダウン実装構造を示す概略構成側面
図である。
【００２０】１０は半導体装置で、半導体素子２０等の
電子部品が基板３０にフェイスダウン実装されている。
【００２１】半導体素子２０はフェイスダウン実装用の
チップで、シリコン基材の下面に電子回路が形成されて
おり、該電子回路と基板３０との接続用の電極２１が底
面部（図示下面）に形成されている。電極２１には基板
３０に形成された接続パターン３１との接続用のバンプ
２２（例えば、はんだ粒）が形成されている。
【００２２】基板３０は半導体素子２０等の電子部品を
実装する基板で、実装面には半導体素子２０の電極２１
と相対する位置に、電極２１と接続する接続パターン３
１およびその他の電子部品等との接続回路等が形成され
ている。
【００２３】次に、半導体素子のフェイスダウン実装に
ついて説明する。
【００２４】半導体素子２０を基板３０にフェイスダウ
ン実装するには、基板３０の接続パターン３１部にはん
だペーストを印刷し、印刷されたはんだペーストの上
に、半導体素子２０の電極２１のバンプ２２を合致させ
るように搭載する。その後リフロー炉を通しはんだペー
ストを溶融して、半導体素子２０の電極２１と基板３０
の接続パターン３１とを電気的に接続する。これにより
半導体素子２０の電極２１と基板３０の接続パターン３
１との間に、はんだ接合部が形成される。そして、半導
体素子２０の側面と基板３０の実装面との角部（例えば
４箇所）に接着剤（例えば、エポキシ系樹脂接着剤）を
充填して補強部２３を形成する。
【００２５】以上説明したように本実施の形態に係る半
導体素子のフェイスダウン実装構造によれば、フェイス
ダウン実装後に補強部２３が形成されるので、半導体装
置１０が、動作時に半導体素子２０等から発生する熱に
より、半導体素子２０の本体および基板３０に膨張・収
縮によりストレスが発生しても、このストレスを補強部
２３が吸収することができる。従って、半導体素子２０
の電極２１と接続パターン３１との間を電気的に接続し
ているはんだ接合部のバンプ２２に、無理なストレスが
加わるのを防止することができるので、バンプ２２にク
ラックが発生するのを防止し、信頼性の高い半導体装置
１０を得ることができる。
【００２６】次に、本発明の第２の実施の形態を図２を
用いて説明する。
【００２７】図２は本発明の第２の実施の形態に係る半
導体素子のフェイスダウン実装構造を示す概略構成側面
図である。尚、第２の実施の形態は第１の実施の形態の
基板の一部を変更したもので、その他については第１の
実施の形態と略同じであるので、同じ構成については同
じ符号を付し説明を省略する。
【００２８】基板３３は半導体素子２０等の電子部品を
実装する基板で、実装面には半導体素子２０の電極２１
と相対する位置に、電極２１と接続する接続パターン３
５およびその他の電子部品等との接続回路等が形成され
ている。また、基板３３の実装面には、半導体素子２０
の外縁部に構成される電極２１と相対する位置に段差部
３４が設けられており、その段差部３４の下段上面には
電極２１と接続する接続パターン３６が形成されてい
る。従って、外縁部の電極２１と接続パターン３６とを
接続するバンプ２５は、その他の部分のバンプ２２より
も大きくすることができる。
【００２９】以上説明したように本実施の形態に係る半
導体素子のフェイスダウン実装構造によれば、基板３３
に段差部３４を設けることにより外縁部の電極２１のバ
ンプ２５を、その他の部分のバンプ２２よりも大きくす
ることができるので、バンプ２５の剪断応力が増大され
る。半導体装置１１は、動作時に半導体素子２０等から
発生する熱により、半導体素子２０の本体および基板３
３に膨張・収縮によりストレスが発生するが、最もスト
レスが加わる外縁部のバンプ２５の剪断応力が増大する
ので、半導体素子２０の電極２１と接続パターン３５、
３６との間を電気的に接続しているはんだ接合部のバン
プ２２、２５にクラックが発生するのを防止し、信頼性
の高い半導体装置１１を得ることができる。
【００３０】次に、本発明の第３の実施の形態を図３を
用いて説明する。
【００３１】図３は本発明の第３の実施の形態に係る半
導体素子のフェイスダウン実装構造を示す概略構成側面
図である。尚、第３の実施の形態は第１の実施の形態の
半導体素子の一部を変更したもので、その他については
第１の実施の形態と略同じであるので、同じ構成につい
ては同じ符号を付し説明を省略する。
【００３２】半導体素子４０はフェイスダウン実装用の
チップで、シリコン基材の下面に電子回路が形成されて
おり、該電子回路と基板３０との接続用の電極４２が底
面部（図示下面）に形成されている。電極４２には基板
３０に形成された接続パターン３１との接続用のバンプ
４４（例えば、はんだ粒）が形成されている。また、半
導体素子２０の実装面の外縁部には段差部４１（例え
ば、４箇所）が設けられ、その段差部４１上段下面には
基板３０に形成された接続パターン３１と接続する電極
４３が形成されている。従って、外縁部の電極４３と接
続パターン３１との接続用のバンプ４５は、その他の部
分のバンプ４４よりも大きくすることができる。
【００３３】以上説明したように本実施の形態に係る半
導体素子４０のフェイスダウン実装構造によれば、半導
体素子４０の外縁部に段差部４１を設けることにより外
縁部の電極４３のバンプ４５を、その他の部分のバンプ
４４よりも大きくすることができるので、バンプ４５の
剪断応力が増大される。半導体装置１２は、動作時に半
導体素子４０等から発生する熱により、半導体素子４０
の本体および基板３０に膨張・収縮によりストレスが発
生するが、最もストレスが加わる外縁部のバンプ４５の
剪断応力が増大するので、半導体素子４０の電極４２、
４３と接続パターン３１との間を電気的に接続している
はんだ接合部のバンプ４４、４５にクラックが発生する
のを防止し、信頼性の高い半導体装置１２を得ることが
できる。
【００３４】次に、本発明の第４の実施の形態を図４を
用いて説明する。
【００３５】図４は本発明の第４の実施の形態に係る半
導体素子のフェイスダウン実装構造を示す概略構成側面
図である。尚、第４の実施の形態は第１、第２、第３の
実施の形態の一部を変更したもので、その他については
第１、第２、第３の実施の形態と略同じであるので、同
じ構成については同じ符号を付し説明を省略する。
【００３６】半導体素子４０はフェイスダウン実装用の
チップで、シリコン基材の下面に電子回路が形成されて
おり、該電子回路と基板３３との接続用の電極４２が底
面部（図示下面）に形成されている。電極４２には基板
３３に形成された接続パターン３５との接続用のバンプ
４７（例えば、はんだ粒）が形成されている。また、半
導体素子４０の実装面の外縁部には段差部４１が（例え
ば、４箇所）設けられ、その段差部４１の上段下面には
基板３３に形成された接続パターン３６と接続する電極
４３が形成されている。
【００３７】基板３３は半導体素子４０等の電子部品を
実装する基板で、実装面には半導体素子４０の電極４２
と相対する位置に、電極４２と接続する接続パターン３
５およびその他の電子部品等との接続回路等が形成され
ている。また、基板３３には、半導体素子４０の外縁部
に構成される電極４３に相対する位置に段差部３４が設
けられ、その段差部３４の下段上面には電極４３と接続
する接続パターン３６が形成されている。従って、外縁
部の電極４３と接続パターン３６を接続するバンプ４８
は、その他の部分のバンプ４７よりも大きくすることが
できる。
【００３８】以上説明したように本実施の形態に係る半
導体素子４０のフェイスダウン実装構造によれば、半導
体素子４０の外縁部に段差部４１を設け、また、基板３
３に段差部３４を設けることにより外縁部の電極４３と
接続パターン３６とを接続するバンプ４８を、その他の
部分のバンプ４７よりも大幅に大きくすることができる
ので、バンプ４８の剪断応力が更に増大される。その結
果、半導体装置１３が、動作時に半導体素子４０等から
発生する熱により、半導体素子４０の本体および基板３
３の膨張・収縮によりストレスが発生する。しかし、最
もストレスが加わる外縁部のバンプ４８の剪断応力が増
大するので、半導体素子４０の電極４２、４３と接続パ
ターン３５、３６との間を電気的に接続しているはんだ
接合部のバンプ４７、４８にクラックが発生するのを防
止し、信頼性の高い半導体装置１３を得ることができ
る。
【００３９】次に、本発明の第５の実施の形態を図５を
用いて説明する。
【００４０】図５は本発明の第５の実施の形態に係る半
導体素子のフェイスダウン実装構造を示す概略構成側面
図である。尚、第５の実施の形態は第１の実施の形態の
半導体素子の一部を変更したもので、その他については
第１の実施の形態と略同じであるので、同じ構成につい
ては同じ符号を付し説明を省略する。
【００４１】半導体素子５０はフェイスダウン実装用の
チップで、シリコン基材の下面に電子回路が形成されて
おり、該電子回路と基板３０との接続用の電極５１が底
面部（図示下面）に形成されている。電極５１には基板
３０に形成された接続パターン３１との接続用のバンプ
５４（例えば、はんだ粒）が形成されている。また、半
導体素子５０の実装面の外縁部（例えば、４箇所）には
凹部５３が設けられ、その凹部５３には基板３０に形成
された接続パターン３１と接続する電極５２が形成され
ている。従って、電極５２と接続パターン３１と接続す
る外縁部のバンプ５５は、その他の部分のバンプ５４よ
りも大きくすることができる。
【００４２】以上説明したように本実施の形態に係る半
導体素子５０のフェイスダウン実装構造によれば、半導
体素子５０の外縁部に凹部５３を設けることにより外縁
部の電極５２のバンプ５５を、その他の部分のバンプ５
４よりも大きくすることができるので、バンプ５５の剪
断応力が増大される。その結果、半導体装置１４が、動
作時に半導体素子５０等から発生する熱により、半導体
素子５０の本体および基板３０の膨張・収縮によりスト
レスが発生するが、最もストレスが加わる外縁部のバン
プ５５の剪断応力が増大するので、半導体素子５０の電
極５１、５２と接続パターン３１との間を電気的に接続
しているはんだ接合部のバンプ５４、５５にクラックが
発生するのを防止し、信頼性の高い半導体装置１４を得
ることができる。
【００４３】次に、本発明の第６の実施の形態を図６を
用いて説明する。
【００４４】図６は本発明の第６の実施の形態に係る半
導体素子のフェイスダウン実装構造を示す概略構成側面
図である。尚、第６の実施の形態は第１の実施の形態の
基板の一部を変更したもので、その他については第１の
実施の形態と略同じであるので、同じ構成については同
じ符号を付し説明を省略する。
【００４５】基板６０は半導体素子２０等の電子部品を
実装する基板で、実装面には半導体素子２０の電極２１
と相対する位置に、電極２１と接続する接続パターン６
１およびその他の電子部品等との接続回路等が形成され
ている。また、基板６０の実装面には、半導体素子２０
の外縁部に構成される電極２１に相対する位置（例え
ば、４箇所）に凹部６３が設けられており、その凹部６
３に電極２１と接続する接続パターン６２が形成されて
いる。従って、外縁部の電極２１のバンプ５８は、その
他の部分のバンプ２２よりも大きくすることができる。
【００４６】以上説明したように本実施の形態に係る半
導体素子のフェイスダウン実装構造によれば、基板６０
に凹部６３を設けることにより外縁部の電極２１のバン
プ５８を、その他の部分のバンプ２２よりも大きくする
ことができるので、バンプ５８の剪断応力が増大され
る。その結果、半導体装置１５が、動作時に半導体素子
２０等から発生する熱により、半導体素子２０の本体お
よび基板６０に膨張・収縮によりストレスが発生する
が、最もストレスが加わる外縁部のバンプ５８の剪断応
力が増大するので、半導体素子２０の電極２１と接続パ
ターン６１、６２との間を電気的に接続しているはんだ
接合部のバンプ２２、５８にクラックが発生するのを防
止し、信頼性の高い半導体装置１５を得ることができ
る。
【００４７】次に、本発明の第７の実施の形態を図７を
用いて説明する。
【００４８】図７は本発明の第７の実施の形態に係る半
導体素子のフェイスダウン実装構造を示す概略構成側面
図である。尚、第７の実施の形態は第１、第５、第６の
実施の形態の一部を変更したもので、その他については
第１、第５、第６の実施の形態と略同じであるので、同
じ構成については同じ符号を付し説明を省略する。
【００４９】半導体素子５０はフェイスダウン実装用の
チップで、シリコン基材の下面に電子回路が形成されて
おり、該電子回路と基板６０との接続用の電極５１が底
面部（図示下面）に形成されている。電極５１には基板
６０に形成された接続パターン６１との接続用のバンプ
５４（例えば、はんだ粒）が形成されている。また、半
導体素子５０の実装面の外縁部（例えば、４箇所）には
凹部５３が設けられており、その凹部５３には基板６０
に形成された接続パターン６２と接続する電極５２が形
成されている。
【００５０】基板６０は半導体素子５０等の電子部品を
実装する基板で、実装面には半導体素子５０の電極５１
と相対する位置に、電極５１と接続する接続パターン６
１およびその他の電子部品等との接続回路等が形成され
ている。また、基板６０実装面には、半導体素子５０の
外縁部に構成される電極５２に相対する位置（例えば、
４箇所）に凹部６３が設けられており、その凹部６３に
は電極５２と接続する接続パターン６２が形成されてい
る。従って、外縁部の電極５２のバンプ６５は、その他
の部分のバンプ５４よりも大きくすることができる。
【００５１】以上説明したように本実施の形態に係る半
導体素子５０のフェイスダウン実装構造によれば、半導
体素子５０の外縁部に凹部５３を設け、基板６０に凹部
６３を設けることにより外縁部の電極５２と接続パター
ン６２とを接続するバンプ６５を、その他の部分のバン
プ５４よりも大幅に大きくすることができるので、バン
プ６５の剪断応力が更に増大される。その結果、半導体
装置１６が、動作時に半導体素子５０等から発生する熱
により、半導体素子５０の本体および基板６０に膨張・
収縮によりストレスが発生するが、最もストレスが加わ
る外縁部のバンプ６５の剪断応力が増大するので、半導
体素子５０の電極５１、５２と接続パターン６１、６２
との間を電気的に接続しているはんだ接合部のバンプ５
４、６５にクラックが発生するのを防止し、信頼性の高
い半導体装置１６を得ることができる。
【００５２】
【発明の効果】以上説明したように本発明によれば、半
導体素子の動作時に発生する熱により発生する半導体素
子および基板の変形やストレスを吸収することができる
ので、半導体素子の電極と基板に形成された接続パター
ンとのはんだ接合部に加わるストレスを防止し、はんだ
接合部のバンプにクラックが発生するのを防止して信頼
性の高い半導体素子の実装構造を提供することができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体素子の
フェイスダウン実装構造を示す概略構成側面図である。
【図２】本発明の第２の実施の形態に係る半導体素子の
フェイスダウン実装構造を示す概略構成側面図である。
【図３】本発明の第３の実施の形態に係る半導体素子の
フェイスダウン実装構造を示す概略構成側面図である。
【図４】本発明の第４の実施の形態に係る半導体素子の
フェイスダウン実装構造を示す概略構成側面図である。
【図５】本発明の第５の実施の形態に係る半導体素子の
フェイスダウン実装構造を示す概略構成側面図である。
【図６】本発明の第６の実施の形態に係る半導体素子の
フェイスダウン実装構造を示す概略構成側面図である。
【図７】本発明の第７の実施の形態に係る半導体素子の
フェイスダウン実装構造を示す概略構成側面図である。
【図８】従来の半導体素子のフェイスダウン実装構造を
示す概略構成側面図である。
【符号の説明】
１０，１１，１２，１３，１４，１５，１６・・半導体
装置 ２０，４０，５０・・半導体素子 ２１，４２，４３，５１，５２，６１，６２，６５・・
電極 ２２，２５，４４，４５，４７，４８，５４，５５，５
８，６５・・バンプ ２３・・・・・・・・補強部 ３０，３３，６０・・基板 ３１，３５，３６・・接続パターン ３４，４１・・・・・段差部 ５３，６３・・・・・凹部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鵜野 雄二 兵庫県神戸市兵庫区御所通１丁目２番28号 富士通テン株式会社内 (72)発明者 渡邉 弘道 兵庫県神戸市兵庫区御所通１丁目２番28号 富士通テン株式会社内 (72)発明者 安原 孝文 兵庫県神戸市兵庫区御所通１丁目２番28号 富士通テン株式会社内 Ｆターム(参考） 4M109 AA04 BA04 CA05 DA03 DA04 DB16 DB17 5F044 KK01 KK17 LL01 LL04 QQ02 RR18 RR19

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子に形成された複数の電極が複
    数のバンプを介して基板に形成された接続パターンに電
    気的に接続されてなる半導体素子の実装構造において、 前記半導体素子の側面と前記基板の実装面とで構成され
    る角部に接着剤が充填されてなることを特徴とする半導
    体素子の実装構造。
  2. 【請求項２】 半導体素子に形成された複数の電極が複
    数のバンプを介して基板に形成された接続パターンに電
    気的に接続されてなる半導体素子の実装構造において、 前記基板の実装面には、前記半導体素子の外周縁部に形
    成された電極と相対位置に該実装面から下方向に段差部
    が設けられ該段差部に前記接続パターンが形成されてな
    ることを特徴とする半導体素子の実装構造。
  3. 【請求項３】 半導体素子に形成された複数の電極が複
    数のバンプを介して基板に形成された接続パターンに電
    気的に接続されてなる半導体素子の実装構造において、 前記半導体素子の実装面の外周縁部には、該実装面から
    上方向に段差部が設けられ該段差部に前記電極が形成さ
    れてなることを特徴とする半導体素子の実装構造。
  4. 【請求項４】 半導体素子に形成された複数の電極が複
    数のバンプを介して基板に形成された接続パターンに電
    気的に接続されてなる半導体素子の実装構造において、 前記半導体素子の実装面の外周縁部には、該実装面から
    上方向に素子側段差部が設けられ該素子側段差部に前記
    電極が、また、前記素子側段差部に形成された電極と相
    対位置に該実装面から下方向に基板側段差が設けられ該
    基板側段差部に前記接続パターンが形成されてなること
    を特徴とする半導体素子の実装構造。
  5. 【請求項５】 半導体素子に形成された複数の電極が複
    数のバンプを介して基板に形成された接続パターンに電
    気的に接続されてなる半導体素子の実装構造において、 前記半導体素子の実装面の外周縁部には、凹部が設けら
    れ該凹部に前記電極が形成されてなることを特徴とする
    半導体素子の実装構造。
  6. 【請求項６】 半導体素子に形成された複数の電極が複
    数のバンプを介して基板に形成された接続パターンに電
    気的に接続されてなる半導体素子の実装構造において、 前記基板の実装面には、前記半導体素子の外周縁部に形
    成された電極と相対位置に凹部が設けられ該凹部に前記
    接続パターンが形成されてなることを特徴とする半導体
    素子の実装構造。
  7. 【請求項７】 半導体素子に形成された複数の電極が複
    数のバンプを介して基板に形成された接続パターンに電
    気的に接続されてなる半導体素子の実装構造において、 前記半導体素子の実装面の外周縁部には、凹部が設けら
    れ該凹部に前記電極が、また、前記基板の実装面には、
    該電極と相対位置に凹部が設けられ該凹部に前記接続パ
    ターンが形成されてなることを特徴とする半導体素子の
    実装構造。
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