JPH05166881A - フリップチップ実装方法 - Google Patents
フリップチップ実装方法Info
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- JPH05166881A JPH05166881A JP3336544A JP33654491A JPH05166881A JP H05166881 A JPH05166881 A JP H05166881A JP 3336544 A JP3336544 A JP 3336544A JP 33654491 A JP33654491 A JP 33654491A JP H05166881 A JPH05166881 A JP H05166881A
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- JP
- Japan
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- chip
- mounting
- solder
- bump
- gold
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 金バンプの溶喰が少なく、脆い合金層を作ら
ない接続信頼性の高いフリップチップ実装方法を提供す
る。 【構成】 ベアチップ１側の金バンプ２をフェイスダウ
ン状に基板４と接合材にインジウム−鉛はんだ３を用い
て接合する。
ない接続信頼性の高いフリップチップ実装方法を提供す
る。 【構成】 ベアチップ１側の金バンプ２をフェイスダウ
ン状に基板４と接合材にインジウム−鉛はんだ３を用い
て接合する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスのフリ
ップチップ実装方法に関するものである。
ップチップ実装方法に関するものである。
【０００２】
【従来の技術】ＯＡ、ＡＶ機器をはじめとする電子機器
の小型薄型化が進むなかで、半導体デバイスの実装も従
来のパッケージタイプＩＣを基板に実装する形態から、
ベアチップを基板に直接実装するＣＯＢ（Chip On Boar
d）実装による高密度実装の開発が進められている。Ｃ
ＯＢ実装としては、現在、ワイヤボンディング法、ＴＡ
Ｂ法、フリップチップ法が知られているが、とりわけフ
リップチップ実装法は、実装占有面積から見て高密度実
装には最も有利な実装方法である。
の小型薄型化が進むなかで、半導体デバイスの実装も従
来のパッケージタイプＩＣを基板に実装する形態から、
ベアチップを基板に直接実装するＣＯＢ（Chip On Boar
d）実装による高密度実装の開発が進められている。Ｃ
ＯＢ実装としては、現在、ワイヤボンディング法、ＴＡ
Ｂ法、フリップチップ法が知られているが、とりわけフ
リップチップ実装法は、実装占有面積から見て高密度実
装には最も有利な実装方法である。
【０００３】従来、フリップチップ実装は、チップ側に
錫−鉛系のはんだ突起電極（以下、バンプと記す）をメ
ッキ、蒸着等で形成し、チップをフェイスダウン状に基
板に位置合せ後、リフローにより、はんだを溶融するこ
とでチップと基板の接続を得る実装方法が知られてい
る。しかしながら、はんだバンプの形成は、通常、チッ
プのアルミ電極上に、数層の金属薄膜の積層とその上の
はんだ層（通常、錫−鉛）の形成プロセスが必要でリー
ドタイム、コストの点で問題がある。
錫−鉛系のはんだ突起電極（以下、バンプと記す）をメ
ッキ、蒸着等で形成し、チップをフェイスダウン状に基
板に位置合せ後、リフローにより、はんだを溶融するこ
とでチップと基板の接続を得る実装方法が知られてい
る。しかしながら、はんだバンプの形成は、通常、チッ
プのアルミ電極上に、数層の金属薄膜の積層とその上の
はんだ層（通常、錫−鉛）の形成プロセスが必要でリー
ドタイム、コストの点で問題がある。
【０００４】一方、上記のようなプロセスを必要としな
いバンプ形成として、金ワイヤのボールボンディング法
を利用して金ワイヤを引きちぎりバンプを形成する方法
も開発され、基板との接合は、導電性ペーストにより行
なう実装方法が液晶表示パネル等で採用されているが、
現状では基板がガラス基板であることや、導電性ペース
トの特性上比較的許容温度域の狭い機器に限定されてい
る。
いバンプ形成として、金ワイヤのボールボンディング法
を利用して金ワイヤを引きちぎりバンプを形成する方法
も開発され、基板との接合は、導電性ペーストにより行
なう実装方法が液晶表示パネル等で採用されているが、
現状では基板がガラス基板であることや、導電性ペース
トの特性上比較的許容温度域の狭い機器に限定されてい
る。
【０００５】
【発明が解決しようとする課題】従来の実装方法では、
チップ側のバンプは、特別な設備や技術を必要とせず、
且つ汎用のベアチップにも適用できる金ワイヤのボール
ボンディング法で形成する。基板側には、あらかじめ印
刷法あるいはメッキ法等で、はんだを供給しておき、リ
フローにより、はんだ接続を得る方法も考えられる。し
かし、通常用いられる錫−鉛系のはんだ材による接合で
は、バンプ材である金がはんだに溶喰され、且つ、金と
はんだ材中の錫の反応による脆い合金層を形成すること
から、特に環境の温度変化に因る熱疲労に対し、十分に
信頼性の高い接続を得ることは困難である。
チップ側のバンプは、特別な設備や技術を必要とせず、
且つ汎用のベアチップにも適用できる金ワイヤのボール
ボンディング法で形成する。基板側には、あらかじめ印
刷法あるいはメッキ法等で、はんだを供給しておき、リ
フローにより、はんだ接続を得る方法も考えられる。し
かし、通常用いられる錫−鉛系のはんだ材による接合で
は、バンプ材である金がはんだに溶喰され、且つ、金と
はんだ材中の錫の反応による脆い合金層を形成すること
から、特に環境の温度変化に因る熱疲労に対し、十分に
信頼性の高い接続を得ることは困難である。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明のフリップチップ実装方法は、ベアチップ側
の突起電極（以下、バンプと記す）を金ワイヤのボール
ボンディング法により形成し、前記ベアチップをフェイ
スダウン状にして、前記バンプと基板とを接合材にイン
ジウム−鉛（５０〜７０ｗｔ％Ｉｎ−Ｐｂ）はんだを用
いて接合するものである。
に、本発明のフリップチップ実装方法は、ベアチップ側
の突起電極（以下、バンプと記す）を金ワイヤのボール
ボンディング法により形成し、前記ベアチップをフェイ
スダウン状にして、前記バンプと基板とを接合材にイン
ジウム−鉛（５０〜７０ｗｔ％Ｉｎ−Ｐｂ）はんだを用
いて接合するものである。
【０００７】
【作用】本発明による金バンプとインジウム−鉛はんだ
の組合せで構成されるフリップチップ実装により、バン
プの金がはんだに溶喰されることを著しく軽減し、脆い
合金層が出来ないため、熱疲労に対し十分な耐性をもつ
接続信頼性を確保出来る。
の組合せで構成されるフリップチップ実装により、バン
プの金がはんだに溶喰されることを著しく軽減し、脆い
合金層が出来ないため、熱疲労に対し十分な耐性をもつ
接続信頼性を確保出来る。
【０００８】
【実施例】以下に、本発明におけるフリップチップ実装
方法構造を製造工程を追って説明する。
方法構造を製造工程を追って説明する。
【０００９】図１は本発明のフリップチップ実装方法の
一実施例を示す断面図である。 （１）ベアチップ１のアルミ電極部に金ワイヤのボール
ボンディング法により金バンプ２を形成する。 （２）一方、基板４は、ベアチップ１側の金バンプ２の
位置に対向する位置にランドを設け、ランド部に印刷法
等の手段により、インジウム−鉛（５０〜７０ｗｔ％Ｉ
ｎ−Ｐｂ）はんだ３を供給する。 （３）ベアチップ１の金バンプ２と基板４側ランドを位
置合せ後、基板４にベアチップ１をマウントする。 （４）リフロー炉にてチップマウントした基板４をリフ
ローし、はんだ接続を行なう。 （５）この後、洗浄工程、および樹脂封止工程をへて、
実装基板が完成する。
一実施例を示す断面図である。 （１）ベアチップ１のアルミ電極部に金ワイヤのボール
ボンディング法により金バンプ２を形成する。 （２）一方、基板４は、ベアチップ１側の金バンプ２の
位置に対向する位置にランドを設け、ランド部に印刷法
等の手段により、インジウム−鉛（５０〜７０ｗｔ％Ｉ
ｎ−Ｐｂ）はんだ３を供給する。 （３）ベアチップ１の金バンプ２と基板４側ランドを位
置合せ後、基板４にベアチップ１をマウントする。 （４）リフロー炉にてチップマウントした基板４をリフ
ローし、はんだ接続を行なう。 （５）この後、洗浄工程、および樹脂封止工程をへて、
実装基板が完成する。
【００１０】
【発明の効果】本発明の構造を有するフリップチップ実
装方法により、バンプを金ワイヤのボールボンディング
法により形成し、これをインジウム−鉛はんだで基板に
接続することで、フリップチップ実装の適用領域を広げ
かつ、高い接続信頼性を確保することが出来る。
装方法により、バンプを金ワイヤのボールボンディング
法により形成し、これをインジウム−鉛はんだで基板に
接続することで、フリップチップ実装の適用領域を広げ
かつ、高い接続信頼性を確保することが出来る。
【図１】本発明のフリップチップ実装方法における工程
断面図
断面図
１ ベアチップ ２ 金バンプ ３ インジウム−鉛はんだ ４ 基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 彰 大阪府門真市大字門真1006番地 松下電子 工業株式会社内
Claims (1)
- 【請求項１】ベアチップ側の突起電極を金ワイヤのボー
ルボンディング法により形成し、前記ベアチップをフェ
イスダウン状にして、前記突起電極と基板とを、接合材
に、インジウム−鉛はんだを用いて接合することを特徴
とするフリップチップ実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336544A JPH05166881A (ja) | 1991-12-19 | 1991-12-19 | フリップチップ実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336544A JPH05166881A (ja) | 1991-12-19 | 1991-12-19 | フリップチップ実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166881A true JPH05166881A (ja) | 1993-07-02 |
Family
ID=18300234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3336544A Pending JPH05166881A (ja) | 1991-12-19 | 1991-12-19 | フリップチップ実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166881A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194781B1 (en) | 1997-02-21 | 2001-02-27 | Nec Corporation | Semiconductor device and method of fabricating the same |
| US6333554B1 (en) | 1997-09-08 | 2001-12-25 | Fujitsu Limited | Semiconductor device with gold bumps, and method and apparatus of producing the same |
| CN104465593A (zh) * | 2014-11-13 | 2015-03-25 | 苏州日月新半导体有限公司 | 半导体封装体及封装方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04264731A (ja) * | 1991-02-19 | 1992-09-21 | Matsushita Electric Ind Co Ltd | 電気的接続接点の形成方法および電子部品の実装方法 |
-
1991
- 1991-12-19 JP JP3336544A patent/JPH05166881A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04264731A (ja) * | 1991-02-19 | 1992-09-21 | Matsushita Electric Ind Co Ltd | 電気的接続接点の形成方法および電子部品の実装方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194781B1 (en) | 1997-02-21 | 2001-02-27 | Nec Corporation | Semiconductor device and method of fabricating the same |
| US6333554B1 (en) | 1997-09-08 | 2001-12-25 | Fujitsu Limited | Semiconductor device with gold bumps, and method and apparatus of producing the same |
| US6344690B1 (en) | 1997-09-08 | 2002-02-05 | Fujitsu Limited | Semiconductor device with gold bumps, and method and apparatus of producing the same |
| US6495441B2 (en) | 1997-09-08 | 2002-12-17 | Fujitsu Limited | Semiconductor device with gold bumps, and method and apparatus of producing the same |
| US6786385B1 (en) | 1997-09-08 | 2004-09-07 | Fujitsu Limited | Semiconductor device with gold bumps, and method and apparatus of producing the same |
| CN104465593A (zh) * | 2014-11-13 | 2015-03-25 | 苏州日月新半导体有限公司 | 半导体封装体及封装方法 |
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