JPH0529363A - 配線基板 - Google Patents
配線基板Info
- Publication number
- JPH0529363A JPH0529363A JP3181171A JP18117191A JPH0529363A JP H0529363 A JPH0529363 A JP H0529363A JP 3181171 A JP3181171 A JP 3181171A JP 18117191 A JP18117191 A JP 18117191A JP H0529363 A JPH0529363 A JP H0529363A
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- land
- melting point
- semiconductor chip
- point metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13075—Plural core members
- H01L2224/1308—Plural core members being stacked
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】
【目的】 電子部品例えば半導体チップと配線基板の接
続部分における高さを、短絡現象を生じさせることなく
十分に確保できるようにして、配線基板の高密度実装、
多機能化を促進させる。 【構成】 絶縁性基材１上に導体層をパターニングして
配線パターンと共にランド２を形成した後、ランド２以
外の部分にソルダーレジスト３を被覆・形成し、このラ
ンド２上にめっき等の析出法やスタッドバンプ等を用い
て選択的に高融点金属等４を形成する。そして、この高
融点金属等４上にめっき等の析出法やＤｉＰ、スタッド
バンプ等を用いて低融点金属等５を形成して構成する。
続部分における高さを、短絡現象を生じさせることなく
十分に確保できるようにして、配線基板の高密度実装、
多機能化を促進させる。 【構成】 絶縁性基材１上に導体層をパターニングして
配線パターンと共にランド２を形成した後、ランド２以
外の部分にソルダーレジスト３を被覆・形成し、このラ
ンド２上にめっき等の析出法やスタッドバンプ等を用い
て選択的に高融点金属等４を形成する。そして、この高
融点金属等４上にめっき等の析出法やＤｉＰ、スタッド
バンプ等を用いて低融点金属等５を形成して構成する。
Description
【０００１】
【産業上の利用分野】本発明は、表面に、半導体チップ
等の電子部品が実装される導体層により形成されたラン
ドを有する配線基板に関する。
等の電子部品が実装される導体層により形成されたラン
ドを有する配線基板に関する。
【０００２】
【従来の技術】これまでの半導体チップの接合方式とし
ては、半導体チップを樹脂パッケージ内に封止して構成
したＩＣをプリント配線基板に接続するという方法が一
般的であった。しかし、プリント配線基板の配線パター
ンがファインピッチ化してくると、上記方法では、実装
密度が上がらないという問題がある。そこで、現在で
は、直接半導体チップをプリント配線基板に接続するこ
とにより、実装密度を向上させるようにしている。
ては、半導体チップを樹脂パッケージ内に封止して構成
したＩＣをプリント配線基板に接続するという方法が一
般的であった。しかし、プリント配線基板の配線パター
ンがファインピッチ化してくると、上記方法では、実装
密度が上がらないという問題がある。そこで、現在で
は、直接半導体チップをプリント配線基板に接続するこ
とにより、実装密度を向上させるようにしている。
【０００３】半導体チップを直接配線基板に接合させる
方式としては、金線を使用したワイヤボンディング法や
配線基板あるいは半導体チップにバンプを形成してこの
バンプを介して半導体チップを接続する方法（バンプ
法）がある。前者のワイヤボンディング法は、後者のバ
ンプ法に比べて作業性及び実装密度が劣ることから、今
日では、後者のバンプ法が実装密度を上げる技術として
注目されている。
方式としては、金線を使用したワイヤボンディング法や
配線基板あるいは半導体チップにバンプを形成してこの
バンプを介して半導体チップを接続する方法（バンプ
法）がある。前者のワイヤボンディング法は、後者のバ
ンプ法に比べて作業性及び実装密度が劣ることから、今
日では、後者のバンプ法が実装密度を上げる技術として
注目されている。
【０００４】このバンプ法は、具体的には、半導体チッ
プのアクティブ面（表面）を下向きにして配線基板と向
い合わせ、更に双方の接続点をバンプを介して電気的に
接続させるというものである（フェースダウン接合方
式）。
プのアクティブ面（表面）を下向きにして配線基板と向
い合わせ、更に双方の接続点をバンプを介して電気的に
接続させるというものである（フェースダウン接合方
式）。
【０００５】従来の配線基板は、図５に示すように、絶
縁性基材１１上に形成した導体層によるランド１２上に
例えば厚み３〜５μｍ程度の共晶はんだ１３を形成する
ようにしている。尚、１４はソルダーレジストである。
縁性基材１１上に形成した導体層によるランド１２上に
例えば厚み３〜５μｍ程度の共晶はんだ１３を形成する
ようにしている。尚、１４はソルダーレジストである。
【０００６】そして、バンプ付き半導体チップＣを配線
基板上に実装する場合は、図６に示すように、配線基板
のランド１２上に半導体チップＣを配置した後、共晶は
んだ１３（図６では図示せず）が溶融する温度、例えば
約３００℃にてリフロー処理することにより、共晶はん
だ１３を溶融させて半導体チップＣのバンプ１５を配線
基板上のランド１２に電気的に接続するようにしてい
る。
基板上に実装する場合は、図６に示すように、配線基板
のランド１２上に半導体チップＣを配置した後、共晶は
んだ１３（図６では図示せず）が溶融する温度、例えば
約３００℃にてリフロー処理することにより、共晶はん
だ１３を溶融させて半導体チップＣのバンプ１５を配線
基板上のランド１２に電気的に接続するようにしてい
る。
【０００７】
【発明が解決しようとする課題】近時、半導体チップＣ
においては、その高密度実装、多機能化につれて、その
サイズが大きくなり、それに伴って、配線基板上に形成
されるランド１２間の狭ピッチ化が進められている。
においては、その高密度実装、多機能化につれて、その
サイズが大きくなり、それに伴って、配線基板上に形成
されるランド１２間の狭ピッチ化が進められている。
【０００８】半導体チップＣのサイズが大きくなると、
配線基板と半導体チップＣの熱膨張係数の違いが大きく
影響するようになり、高温〜低温へという温度サイクル
において、配線基板と半導体チップＣの熱による伸縮の
不整合が無視できなくなってきている。
配線基板と半導体チップＣの熱膨張係数の違いが大きく
影響するようになり、高温〜低温へという温度サイクル
において、配線基板と半導体チップＣの熱による伸縮の
不整合が無視できなくなってきている。
【０００９】即ち、熱による伸びについてみてみると、
図７に示すように、熱による半導体チップＣの伸び率に
対して配線基板の熱による伸び率が非常に大きく、その
熱応力（歪）が半導体チップＣと配線基板との接続部分
であるバンプ１５に集中し、その接続部分において断線
が生じ易くなる。
図７に示すように、熱による半導体チップＣの伸び率に
対して配線基板の熱による伸び率が非常に大きく、その
熱応力（歪）が半導体チップＣと配線基板との接続部分
であるバンプ１５に集中し、その接続部分において断線
が生じ易くなる。
【００１０】そこで、半導体チップＣと配線基板の熱に
よる伸縮の違いによって生じる熱応力（歪）を緩和する
ためには、接続部分を高くすることが有効である。即
ち、接続部分を高くすることによって、接続部分に柔軟
性をもたせ、これにより上記熱応力（歪）を緩和させ
る。
よる伸縮の違いによって生じる熱応力（歪）を緩和する
ためには、接続部分を高くすることが有効である。即
ち、接続部分を高くすることによって、接続部分に柔軟
性をもたせ、これにより上記熱応力（歪）を緩和させ
る。
【００１１】ところで、従来の配線基板においては、ラ
ンド１２上に共晶はんだ１３を介して半導体チップＣの
バンプ１５を接続するようにしているため、接続部分の
高さは、半導体チップＣのバンプ１５のみに依存してい
ることになる。従って、接続部分の高さを熱応力（歪）
を吸収できるほどに高くするためには、図８Ａに示すよ
うに、ランド１２上に形成される共晶はんだ１３の厚み
ｔを厚くするしかない。
ンド１２上に共晶はんだ１３を介して半導体チップＣの
バンプ１５を接続するようにしているため、接続部分の
高さは、半導体チップＣのバンプ１５のみに依存してい
ることになる。従って、接続部分の高さを熱応力（歪）
を吸収できるほどに高くするためには、図８Ａに示すよ
うに、ランド１２上に形成される共晶はんだ１３の厚み
ｔを厚くするしかない。
【００１２】しかしながら、単に共晶はんだ１３の厚み
ｔを厚くした場合、その後のリフロー処理によって共晶
はんだ１３を溶融させた際、その溶融した共晶はんだ１
３が横方向に広がり、隣接するバンプ１５あるいはラン
ド１２とブリッジ（短絡）１６を形成するという不都合
が生じる。これは、特にランド１２間が狭ピッチ化され
た配線基板において多発し、該配線基板の信頼性（はん
だ付けに関する信頼性）を著しく劣化させるという問題
がある。
ｔを厚くした場合、その後のリフロー処理によって共晶
はんだ１３を溶融させた際、その溶融した共晶はんだ１
３が横方向に広がり、隣接するバンプ１５あるいはラン
ド１２とブリッジ（短絡）１６を形成するという不都合
が生じる。これは、特にランド１２間が狭ピッチ化され
た配線基板において多発し、該配線基板の信頼性（はん
だ付けに関する信頼性）を著しく劣化させるという問題
がある。
【００１３】従って、従来の配線基板においては、サイ
ズの大きい半導体チップＣの実装を行うことができず、
また、その高密度実装、多機能化には自ずから限界があ
った。
ズの大きい半導体チップＣの実装を行うことができず、
また、その高密度実装、多機能化には自ずから限界があ
った。
【００１４】本発明は、このような課題に鑑み成された
もので、その目的とするところは、電子部品例えば半導
体チップと配線基板の接続部分における高さを、短絡現
象を生じさせることなく十分に確保でき、高密度実装、
多機能化を促進させることができる配線基板を提供する
ことにある。
もので、その目的とするところは、電子部品例えば半導
体チップと配線基板の接続部分における高さを、短絡現
象を生じさせることなく十分に確保でき、高密度実装、
多機能化を促進させることができる配線基板を提供する
ことにある。
【００１５】
【課題を解決するための手段】本発明は、表面に、電子
部品Ｃが実装されるランド２が形成された配線基板にお
いて、ランド２上に、互いに異なる融点をもつ２種の金
属、あるいは合金を２層に形成して構成する。
部品Ｃが実装されるランド２が形成された配線基板にお
いて、ランド２上に、互いに異なる融点をもつ２種の金
属、あるいは合金を２層に形成して構成する。
【００１６】例えば、ランド２上に、高融点の金属又は
その合金４を形成し、該高融点の金属又はその合金４上
に低融点の金属又はその合金５を積層して構成する。
その合金４を形成し、該高融点の金属又はその合金４上
に低融点の金属又はその合金５を積層して構成する。
【００１７】
【作用】上述の本発明の構成によれば、電子部品Ｃと配
線基板の接続部分に互いに異なる融点をもつ２種の金属
あるいは合金を形成、特に配線基板のランド２上に、高
融点の金属又はその合金４を形成し、該高融点の金属又
はその合金４上に低融点の金属又はその合金５を積層す
るようにしたので、電子部品Ｃを配線基板に実装する際
に行われるリフロー処理において、上層の低融点の金属
又はその合金４のみが溶融することとなる。
線基板の接続部分に互いに異なる融点をもつ２種の金属
あるいは合金を形成、特に配線基板のランド２上に、高
融点の金属又はその合金４を形成し、該高融点の金属又
はその合金４上に低融点の金属又はその合金５を積層す
るようにしたので、電子部品Ｃを配線基板に実装する際
に行われるリフロー処理において、上層の低融点の金属
又はその合金４のみが溶融することとなる。
【００１８】そのため、この接続部分の高さを大きくし
ても、溶融した低融点の金属又はその合金５の横方向へ
の広がりはほとんど行われない。即ち、接続部分間を短
絡させるブリッジは生じない。従って、接続部分の高さ
を大きくすることが可能となり、配線基板と電子部品Ｃ
の熱膨張係数の違いにより生じる熱応力（歪）を吸収す
ることができ、電子部品Ｃを実装した配線基板の信頼性
（はんだ付けの信頼性等）を向上させることができる。
ても、溶融した低融点の金属又はその合金５の横方向へ
の広がりはほとんど行われない。即ち、接続部分間を短
絡させるブリッジは生じない。従って、接続部分の高さ
を大きくすることが可能となり、配線基板と電子部品Ｃ
の熱膨張係数の違いにより生じる熱応力（歪）を吸収す
ることができ、電子部品Ｃを実装した配線基板の信頼性
（はんだ付けの信頼性等）を向上させることができる。
【００１９】
【実施例】以下、図１〜図４を参照しながら本発明の実
施例を説明する。図１は、本実施例に係る配線基板の要
部（電子部品の接続部分）を示す構成図である。
施例を説明する。図１は、本実施例に係る配線基板の要
部（電子部品の接続部分）を示す構成図である。
【００２０】この配線基板は、絶縁性基材１上に導体層
をパターニングして形成された配線パターン（図示せ
ず）を有し、特に、チップ部品実装部分において、上記
配線パターンから延びる多数のランド（図示の例ではラ
ンドを代表的に１つで示す）２が同じく導体層にて形成
されている。尚、このランド２以外の部分にはソルダー
レジスト３が被覆されている。
をパターニングして形成された配線パターン（図示せ
ず）を有し、特に、チップ部品実装部分において、上記
配線パターンから延びる多数のランド（図示の例ではラ
ンドを代表的に１つで示す）２が同じく導体層にて形成
されている。尚、このランド２以外の部分にはソルダー
レジスト３が被覆されている。
【００２１】しかして、本例においては、ランド２上に
高融点の金属又はその合金（以下、単に高融点金属等と
記す）４と低融点の金属又はその合金（以下、単に低融
点金属等と記す）５が順に積層されて構成されている。
高融点の金属又はその合金（以下、単に高融点金属等と
記す）４と低融点の金属又はその合金（以下、単に低融
点金属等と記す）５が順に積層されて構成されている。
【００２２】次に、上記本例に係る配線基板の形成方法
を図３に基いて説明する。尚、図１と対応するものにつ
いては同符号を記す。
を図３に基いて説明する。尚、図１と対応するものにつ
いては同符号を記す。
【００２３】まず、図３Ａに示すように、絶縁性基材１
上に導体層をパターニングして配線パターンと共にラン
ド２を形成した後、ランド２以外の部分にソルダーレジ
スト３を被覆・形成する。本例ではランド２の幅ｄを７
５〜１００μｍに設定し、ランド２間のピッチを約１５
０μｍの狭ピッチに設定してある。
上に導体層をパターニングして配線パターンと共にラン
ド２を形成した後、ランド２以外の部分にソルダーレジ
スト３を被覆・形成する。本例ではランド２の幅ｄを７
５〜１００μｍに設定し、ランド２間のピッチを約１５
０μｍの狭ピッチに設定してある。
【００２４】次に、図３Ｂに示すように、ランド２上に
めっき等の析出法やスタッドバンプ等を用いて選択的に
高融点金属等４を形成する。この高融点金属等４として
は、例えばＳｕ５％−Ｐｂ９５％はんだやＡｕ，Ｃｕ，
Ａｇ入りはんだ等を用いることができる。
めっき等の析出法やスタッドバンプ等を用いて選択的に
高融点金属等４を形成する。この高融点金属等４として
は、例えばＳｕ５％−Ｐｂ９５％はんだやＡｕ，Ｃｕ，
Ａｇ入りはんだ等を用いることができる。
【００２５】次に、図３Ｃに示すように、上記高融点金
属等４上にめっき等の析出法やＤｉＰ、スタッドバンプ
等を用いて低融点金属等５を形成して本例に係る配線基
板を得る。この低融点金属等５としては、共晶はんだ、
Ｂｉ入りはんだ、Ｉｎ−Ｂｉ系合金などを用いることが
できる。
属等４上にめっき等の析出法やＤｉＰ、スタッドバンプ
等を用いて低融点金属等５を形成して本例に係る配線基
板を得る。この低融点金属等５としては、共晶はんだ、
Ｂｉ入りはんだ、Ｉｎ−Ｂｉ系合金などを用いることが
できる。
【００２６】ここで、ランド２上に形成される高融点金
属４及び低融点金属等５の形状としては、図１及び図３
で示す形状のほか、図２Ａに示すように、スタッドバン
プを２段重ねとした形状や、図２Ｂに示すように、析出
法で形成した場合に生じる山形状のものがある。
属４及び低融点金属等５の形状としては、図１及び図３
で示す形状のほか、図２Ａに示すように、スタッドバン
プを２段重ねとした形状や、図２Ｂに示すように、析出
法で形成した場合に生じる山形状のものがある。
【００２７】次に、本例に係る配線基板のランド２上に
バンプ付き半導体チップＣを実装する場合について図４
を参照しながら説明する。
バンプ付き半導体チップＣを実装する場合について図４
を参照しながら説明する。
【００２８】まず、図４Ａに示すように、半導体チップ
Ｃを、配線基板に対して位置決めしながらがら配線基板
の半導体チップＣの接続部分上に配置する。
Ｃを、配線基板に対して位置決めしながらがら配線基板
の半導体チップＣの接続部分上に配置する。
【００２９】次に、図４Ｂに示すように、リフロー処理
して上層の低融点金属等５を溶融させながら半導体チッ
プＣをランド２上（正確には溶融された低融点金属等５
上）に載置する。このとき、配線基板のランド２と半導
体チップのバンプ６とが高融点金属等４及び低融点金属
等５を介して電気的に接続される。
して上層の低融点金属等５を溶融させながら半導体チッ
プＣをランド２上（正確には溶融された低融点金属等５
上）に載置する。このとき、配線基板のランド２と半導
体チップのバンプ６とが高融点金属等４及び低融点金属
等５を介して電気的に接続される。
【００３０】ここで、例えば、高融点金属等４にＳｕ５
％−Ｐｂ９５％はんだ（溶融温度域３００〜３１５℃）
を用い、低融点金属等５にＳｕ６０％−Ｐｂ４０％の共
晶はんだ（溶融温度域１８３〜１８９℃）を用いると、
２００℃程度のリフロー処理により、図４Ｂに示すよう
に、低融点金属等５の横方向への広がりは生じずに、半
導体チップＣのバンプ６と配線基板のランド２とを強固
に接続することができる。特に、この場合、低融点金属
等５と高融点金属等４として夫々Ｓｕ−Ｐｂ系はんだを
用いたので、界面の接合性が良好となり、はんだ付けに
関する信頼性が大幅に向上する。
％−Ｐｂ９５％はんだ（溶融温度域３００〜３１５℃）
を用い、低融点金属等５にＳｕ６０％−Ｐｂ４０％の共
晶はんだ（溶融温度域１８３〜１８９℃）を用いると、
２００℃程度のリフロー処理により、図４Ｂに示すよう
に、低融点金属等５の横方向への広がりは生じずに、半
導体チップＣのバンプ６と配線基板のランド２とを強固
に接続することができる。特に、この場合、低融点金属
等５と高融点金属等４として夫々Ｓｕ−Ｐｂ系はんだを
用いたので、界面の接合性が良好となり、はんだ付けに
関する信頼性が大幅に向上する。
【００３１】上述のように、本例によれば、配線基板の
ランド２上に、高融点金属等４を形成し、該高融点金属
４上に低融点金属等５を積層するようにしたので、半導
体チップＣを配線基板に実装する際に行われるリフロー
処理において、上層の低融点金属等４のみが溶融するこ
ととなる。
ランド２上に、高融点金属等４を形成し、該高融点金属
４上に低融点金属等５を積層するようにしたので、半導
体チップＣを配線基板に実装する際に行われるリフロー
処理において、上層の低融点金属等４のみが溶融するこ
ととなる。
【００３２】そのため、高融点金属等４及び低融点金属
等５の厚みを厚くして、接続部分の高さを大きくしたと
しても、溶融した低融点金属等５の横方向への広がりは
ほとんど生じない。即ち、ランド２間を短絡させるブリ
ッジは生じない。従って、接続部分の高さを大きくする
ことが可能となり、配線基板と半導体チップＣの熱膨張
係数の違いにより生じる熱応力（歪）を吸収することが
でき、半導体チップＣを実装した配線基板の信頼性（は
んだ付けの信頼性等）を向上させることができる。この
ことは、配線基板の高密度実装、多機能化を促進できる
ことにつながる。
等５の厚みを厚くして、接続部分の高さを大きくしたと
しても、溶融した低融点金属等５の横方向への広がりは
ほとんど生じない。即ち、ランド２間を短絡させるブリ
ッジは生じない。従って、接続部分の高さを大きくする
ことが可能となり、配線基板と半導体チップＣの熱膨張
係数の違いにより生じる熱応力（歪）を吸収することが
でき、半導体チップＣを実装した配線基板の信頼性（は
んだ付けの信頼性等）を向上させることができる。この
ことは、配線基板の高密度実装、多機能化を促進できる
ことにつながる。
【００３３】
【発明の効果】本発明に係る配線基板によれば、電子部
品例えば半導体チップと配線基板の接続部分における高
さを、短絡現象を生じさせることなく十分に確保でき
る。これにより、配線基板の高密度実装、多機能化を促
進させることができる。
品例えば半導体チップと配線基板の接続部分における高
さを、短絡現象を生じさせることなく十分に確保でき
る。これにより、配線基板の高密度実装、多機能化を促
進させることができる。
【図１】本実施例に係る配線基板の要部（電子部品の接
続部分）を示す構成図。
続部分）を示す構成図。
【図２】本実施例に係る高融点金属等及び低融点金属等
の形状を示す説明図。
の形状を示す説明図。
【図３】本実施例に係る配線基板の形成方法を示す工程
図。
図。
【図４】本実施例での半導体チップの実装過程を示す説
明図。
明図。
【図５】従来例に係る配線基板の要部（電子部品の接続
部分）を示す構成図。
部分）を示す構成図。
【図６】従来例での半導体チップの実装過程を示す説明
図。
図。
【図７】半導体チップと配線基板の熱による伸び率の違
いを示す説明図。
いを示す説明図。
【図８】従来例に係る配線基板の不都合点を示す説明
図。
図。
１ 絶縁性基材
２ ランド
３ ソルダーレジスト
４ 高融点金属等
５ 低融点金属等
６ バンプ
Ｃ 半導体チップ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年９月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】そして、バンプ付き半導体チップＣを配線
基板上に実装する場合は、図６に示すように、配線基板
のランド１２上に半導体チップＣを配置した後、共晶は
んだ１３（図６では図示せず）が溶融する温度、例えば
約２３０℃にてリフロー処理することにより、共晶はん
だ１３を溶融させて半導体チップＣのバンプ１５を配線
基板上のランド１２に電気的に接続するようにしてい
る。
基板上に実装する場合は、図６に示すように、配線基板
のランド１２上に半導体チップＣを配置した後、共晶は
んだ１３（図６では図示せず）が溶融する温度、例えば
約２３０℃にてリフロー処理することにより、共晶はん
だ１３を溶融させて半導体チップＣのバンプ１５を配線
基板上のランド１２に電気的に接続するようにしてい
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】ここで、例えば、高融点金属等４にＳｕ５
％−Ｐｂ９５％はんだ（溶融温度域３００〜３１５℃）
を用い、低融点金属等５にＳｕ６０％−Ｐｂ４０％の共
晶はんだ（溶融温度域１８３〜１８９℃）を用いると、
２３０℃程度のリフロー処理により、図４Ｂに示すよう
に、低融点金属等５の横方向への広がりは生じずに、半
導体チップＣのバンプ６と配線基板のランド２とを強固
に接続することができる。特に、この場合、低融点金属
等５と高融点金属等４として夫々Ｓｕ−Ｐｂ系はんだを
用いたので、界面の接合性が良好となり、はんだ付けに
関する信頼性が大幅に向上する。
％−Ｐｂ９５％はんだ（溶融温度域３００〜３１５℃）
を用い、低融点金属等５にＳｕ６０％−Ｐｂ４０％の共
晶はんだ（溶融温度域１８３〜１８９℃）を用いると、
２３０℃程度のリフロー処理により、図４Ｂに示すよう
に、低融点金属等５の横方向への広がりは生じずに、半
導体チップＣのバンプ６と配線基板のランド２とを強固
に接続することができる。特に、この場合、低融点金属
等５と高融点金属等４として夫々Ｓｕ−Ｐｂ系はんだを
用いたので、界面の接合性が良好となり、はんだ付けに
関する信頼性が大幅に向上する。
Claims (2)
- 【請求項１】 表面に、電子部品が実装されるランドが
形成された配線基板において、 上記ランド上に、互いに異なる融点をもつ２種の金属、
あるいは合金が２層に形成されていることを特徴とする
配線基板。 - 【請求項２】 上記ランド上に、高融点の金属又はその
合金が形成され、該高融点の金属又はその合金上に低融
点の金属又はその合金が積層されていることを特徴とす
る請求項１記載の配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181171A JPH0529363A (ja) | 1991-07-22 | 1991-07-22 | 配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181171A JPH0529363A (ja) | 1991-07-22 | 1991-07-22 | 配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529363A true JPH0529363A (ja) | 1993-02-05 |
Family
ID=16096131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3181171A Pending JPH0529363A (ja) | 1991-07-22 | 1991-07-22 | 配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529363A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6296943B1 (en) | 1994-03-05 | 2001-10-02 | Nissan Chemical Industries, Ltd. | Method for producing composite sol, coating composition, and optical element |
| EP1143776A1 (en) * | 1998-07-22 | 2001-10-10 | Ibiden Co., Ltd. | Printed-circuit board and method of manufacture thereof |
| KR101258869B1 (ko) * | 2009-09-04 | 2013-04-29 | 아페리오(주) | 플립칩 실장을 위한 미세 피치의 금속 범프 제조 방법 |
| CN104704620A (zh) * | 2012-08-02 | 2015-06-10 | 奥斯兰姆施尔凡尼亚公司 | 用于流控自组装的双焊料层、电组件衬底以及采用该流控自组装的方法 |
| CN106298557A (zh) * | 2015-05-22 | 2017-01-04 | 中国科学院苏州纳米技术与纳米仿生研究所 | 一种基于Au/In等温凝固的低温键合方法 |
| CN108200715A (zh) * | 2018-01-16 | 2018-06-22 | 上海三菱电机·上菱空调机电器有限公司 | 一种印刷线路板及其制造方法 |
-
1991
- 1991-07-22 JP JP3181171A patent/JPH0529363A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6296943B1 (en) | 1994-03-05 | 2001-10-02 | Nissan Chemical Industries, Ltd. | Method for producing composite sol, coating composition, and optical element |
| EP1143776A1 (en) * | 1998-07-22 | 2001-10-10 | Ibiden Co., Ltd. | Printed-circuit board and method of manufacture thereof |
| US6809415B2 (en) | 1998-07-22 | 2004-10-26 | Ibiden Co., Ltd. | Printed-circuit board and method of manufacture thereof |
| EP1143776A4 (en) * | 1998-07-22 | 2006-05-03 | Ibiden Co Ltd | PRINTED PCB AND THEIR MANUFACTURING PROCESS |
| KR101258869B1 (ko) * | 2009-09-04 | 2013-04-29 | 아페리오(주) | 플립칩 실장을 위한 미세 피치의 금속 범프 제조 방법 |
| CN104704620A (zh) * | 2012-08-02 | 2015-06-10 | 奥斯兰姆施尔凡尼亚公司 | 用于流控自组装的双焊料层、电组件衬底以及采用该流控自组装的方法 |
| US10039194B2 (en) | 2012-08-02 | 2018-07-31 | Osram Sylvania Inc. | Dual solder layer for fluidic self assembly and electrical component substrate and method employing same |
| CN106298557A (zh) * | 2015-05-22 | 2017-01-04 | 中国科学院苏州纳米技术与纳米仿生研究所 | 一种基于Au/In等温凝固的低温键合方法 |
| CN108200715A (zh) * | 2018-01-16 | 2018-06-22 | 上海三菱电机·上菱空调机电器有限公司 | 一种印刷线路板及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6011313A (en) | Flip chip interconnections on electronic modules | |
| US6262489B1 (en) | Flip chip with backside electrical contact and assembly and method therefor | |
| JP2002124533A (ja) | 電極材料、半導体装置及び実装装置 | |
| JP2003007902A (ja) | 電子部品の実装基板及び実装構造 | |
| JP3143441B2 (ja) | 表面実装回路デバイス用のハンダバンプ入力／出力パッド | |
| US7241640B1 (en) | Solder ball assembly for a semiconductor device and method of fabricating same | |
| JPH0529363A (ja) | 配線基板 | |
| JPH02163950A (ja) | 半導体装置の実装体およびその実装方法 | |
| JP2000036657A (ja) | 電子装置およびその製造方法 | |
| JPS63152136A (ja) | 半導体チツプの実装方法 | |
| JP2692522B2 (ja) | パッケージモジュール基板 | |
| US6531664B1 (en) | Surface mount devices with solder | |
| JPH11214432A (ja) | 半導体装置およびスペーサ形成方法 | |
| JPH09213702A (ja) | 半導体装置及び半導体装置の実装方法 | |
| JPH0645402A (ja) | 配線基板の接続方法及び配線基板 | |
| JP2633745B2 (ja) | 半導体装置の実装体 | |
| JP3563170B2 (ja) | 半導体装置の製造方法 | |
| JP3006957B2 (ja) | 半導体装置の実装体 | |
| JPH05136201A (ja) | 半導体装置用電極と実装体 | |
| WO2023095447A1 (ja) | 電子部品パッケージ、回路モジュール及び電子部品パッケージの製造方法 | |
| JP2000164786A (ja) | 半導体パッケージ及び半導体装置 | |
| JP2002368038A (ja) | フリップチップ実装方法 | |
| JP2894172B2 (ja) | 半導体装置 | |
| JP2741611B2 (ja) | フリップチップボンディング用基板 | |
| JPH04356935A (ja) | 半導体装置のバンプ電極形成方法 |