JP2011165872A - Bgaタイプ半導体装置の接続構造 - Google Patents
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Abstract
【課題】ESD破壊の可能性を減少させた半導体装置を提供する。
【解決手段】ボールグリッドアレイ(BGA)型半導体装置(10)と半導体装置実装用基板(20)と、を複数のはんだボール接続部を介して接続した半導体装置接続構造であって、該複数のはんだボール接続部のうち、一部のはんだボール(7)接続部のボール接続面積が他のはんだボール(6)接続部よりも広く、かつ該一部のはんだボール(7)接続部に対応する該半導体装置実装用基板(20)の部分に窪み部(21)が形成されている、半導体装置接続構造。
【選択図】図3
【解決手段】ボールグリッドアレイ(BGA)型半導体装置(10)と半導体装置実装用基板(20)と、を複数のはんだボール接続部を介して接続した半導体装置接続構造であって、該複数のはんだボール接続部のうち、一部のはんだボール(7)接続部のボール接続面積が他のはんだボール(6)接続部よりも広く、かつ該一部のはんだボール(7)接続部に対応する該半導体装置実装用基板(20)の部分に窪み部(21)が形成されている、半導体装置接続構造。
【選択図】図3
Description
本発明は、多層配線基板に半導体チップを搭載したBGAタイプ半導体装置の接続構造に関し、またこの接続構造のための半導体装置及び基板に関する。
近年、高密度実装が可能な半導体装置として、BGAタイプ半導体装置の重要性が高まっている。BGAタイプ半導体装置は、半導体チップとそのチップを実装するパッケージ基板、及びパッケージ基板の半導体チップ実装面と反対側に形成する、はんだアウターボールから構成される。
特許文献1には、4コーナーのボール面積を他のボールよりも広くし、高さは他のボールと同じとする半導体装置が開示されている(図4)。これは実装後の耐温度サイクル性の向上を目的としている。
また、特許文献2には、ボールグリッドアレイの最外周または少なくとも4コーナーと各辺の中央に接地電位に接続したボールを配置し、半導体装置ハンドリング時のESD(静電気放電)耐性向上を目的とした半導体装置が開示されている(図5)。特許文献3には、VDD/VSSのボール端子(任意の位置)を他の信号端子よりも大きく、高さも高くし、基板実装時のESD耐性向上を目的とした半導体装置が開示されている(図6)。
ところで、BGAタイプ半導体装置の中でも、フリップチップ型半導体装置(以後FCBGAと記す)は、実装密度をより追求した構造を有しており、「チップの微細化・高速化、パッケージ端子の多ピン化・狭ピッチ化・パッケージ容量の増大化」等に伴って、ESD放電による破壊のポテンシャルが高まっている。
一方、特許文献4には、最外周に配置された外部端子の突出量をそれ以外の外部端子の突出量よりも大きく構成することにより、静電破壊等の電気的影響がチップに及ばないようにした半導体装置が開示されている。
BGAタイプ半導体装置を製造する際、または、BGAタイプ半導体装置を用いてセット基板へ部品実装する際、各製造工程での部品ハンドリングは、一般的に、各製造装置のアーム等により、「自動吸着→移動→所定の位置への設置」が繰り返される。
ここで半導体パッケージが静電気帯電していた場合、製造段階におけるパッケージハンドリング時、半導体パッケージから静電気放電する際の放電経路は、半導体装置のアウターボールを介して、接地された製造装置へ放電されるが、ボールの大きさがすべて同じ大きさの場合、各信号端子及び電源/接地端子の放電ポテンシャルが同一であることから、信号端子がESD破壊するおそれがある。即ち、帯電物との接触もしくは接近が生じた場合に、最初に放電した端子に放電電荷が集中してESD破壊を起こすおそれがある。特に、BGAタイプ半導体装置が所定の位置へ設置される際、パッケージの水平が少し斜めになっている場合は、パッケージのコーナーピンの破壊が顕著となるケースがあった。
特許文献1に記載のBGAは、耐温度サイクル性の向上を図った構造であり、ESD破壊への対応を目的としたものではない。
特許文献2に開示された構造は、パッケージの最外周及び、更に最外周の四隅及び各辺の中央部に接地端子を有し、ESD破壊への低減効果を図った構造であるが、通常のパッケージに比べてパッケージサイズが大きくなり、実装面積、製造費用の増大をもたらす可能性がある。
特許文献3に開示された構造は、チップ内部の任意の端子のはんだバンプ高さを高くした構造であり、パッケージのアウターボールとは異なる。また、チップ実装ハンドリング時等、外周バンプへの放電に対し、ESD向上の効果は期待できない。
特許文献4は、最外周に配置された外部端子の突出量をそれ以外の外部端子の突出量よりも大きく構成することにより、そのようなESD破壊を防止しようというものである。ただし最終的に基板と接続用端子をすべて支障なく接続するためには、ボール体積を合わせる等の工夫が必要であり、必然的にボール高さをそれほど大きく変えることはできない。そのため、内側の端子と基板との距離も最外周に配置された外部端子と基板との距離を大きく変えるまでには至らず、気中放電等によるESD破壊のおそれが完全に解消するわけではない。
また、ボール体積を変えずに最外周に配置された外部端子の高さを大きくするため、端子面積を小さくしようとすると、端子の強度が減少する恐れもある。
本発明は、このような課題を解決しつつ、ESD破壊の可能性を減少させた半導体装置を提供することを目的とする。
第1の視点において、本発明に係る半導体装置接続構造は、ボールグリッドアレイ(BGA)型半導体装置と半導体装置実装用基板と、を複数のはんだボール接続部を介して接続した半導体装置接続構造であって、該複数のはんだボール接続部のうち、一部のはんだボール接続部のボール接続面積が他のはんだボール接続部よりも広く、かつ該一部のはんだボール接続部に対応する該半導体装置実装用基板の部分に窪み部が形成されている、ことを特徴とする。
第2の視点において、本発明に係る半導体装置は、上記半導体装置接続構造のためのボールグリッドアレイ(BGA)型半導体装置であって、一部のはんだアウターボールの高さを他のはんだアウターボールの高さよりも大きくしたことを特徴とする。
第3の視点において、本発明に係る半導体装置実装用基板は、上記半導体装置接続構造のための半導体装置実装用基板であって、ボールグリッドアレイ(BGA)型半導体装置の一部のはんだアウターボールに対応する位置に窪み部を設けたことを特徴とする。
第4の視点において、本発明に係る半導体装置接続方法は、ボールグリッドアレイ(BGA)型半導体装置と半導体装置実装用基板と、を該半導体装置に搭載された複数のはんだアウターボールを用いて接続する半導体装置接続方法であって、半導体装置実装用基板に、一部のはんだアウターボールの接続位置に対応する部分に窪み部が形成する工程と、接続前の該一部のはんだアウターボールの高さが他のはんだアウターボールの高さより大きい複数のはんだアウターボールを用いて、ボールグリッドアレイ(BGA)型半導体装置と該半導体装置実装用基板とを接続する工程と、を含むことを特徴とする。
(発明の効果)
本発明は、BGAタイプ半導体装置を製造する際、または、BGAタイプ半導体装置を用いてセット基板へ部品実装する際に発生するESD破壊の可能性を減少させることを可能とする。したがって製造工程における歩留り向上、生産性向上を図ることができる。
本発明は、BGAタイプ半導体装置を製造する際、または、BGAタイプ半導体装置を用いてセット基板へ部品実装する際に発生するESD破壊の可能性を減少させることを可能とする。したがって製造工程における歩留り向上、生産性向上を図ることができる。
また、パッケージのコーナー部のアウターボール径が、内部他のアウターボール径よりも大きな構造を有していることから、パッケージのコーナー部アウターボールと、実装基板とのはんだ接合面積を広く取ることができ、同時に、パッケージのコーナー部のアウターボールと、実装基板とのはんだ接合強度は、内部他のアウターボールと実装基板とのはんだ接合強度よりも強くすることができ、これにより、アウターボールへの機械的外的ストレスによるはんだボール欠落不良に対する不具合発生抑制の効果も期待できる。
第1の視点において、前記一部のはんだボール接続部は、前記複数のはんだボール接続部のうちの最外周部分のいずれか1以上に配置されていることが好ましい。
また、前記一部のはんだボール接続部は、前記複数のはんだボール接続部のうちの最外周の4つのコーナー部に配置されていることが好ましい。
また、前記窪み部は段差部であり、該段差が、前記一部のはんだボール接続部と他のはんだボール接続部の接続前の各はんだアウターボールの高さの差より小さいことが好ましい。
また、前記一部のはんだボール接続部は、接地端子用として形成されていることが好ましい。
第2の視点において、前記一部のはんだアウターボールは、最外周に位置するはんだアウターボールのいずれか1以上であることが好ましい。
第3の視点において、前記窪み部の段差は、前記ボールグリッドアレイ(BGA)型半導体装置の、接続前の一部のはんだアウターボールの高さと他のはんだアウターボールの高さの差よりも小さいことが好ましい。
このような構造により、本発明のBGAタイプ半導体装置を製造する際、または、セット基板へ部品実装する際、各製造工程でアーム等による製造ハンドリングを繰り返しても、本発明のBGAタイプ半導体装置が再度製造装置内に設置される時には、必ず、ボール高さの高いアウターボール端子(接地端子)を最初に(他のアウターボール端子よりも先に)製造装置に接触させることが実現可能となる。
したがって、製造工程内でパッケージが直接帯電しても、製造ハンドリング工程にて、本発明のBGAタイプ半導体装置が所定の位置へ設置された際、ボール高さの高いアウターボール端子からの放電を誘導することとなり、信号端子のESD破壊を防止することが可能となる。なお、ボール高さの高いアウターボール端子は接地端子用であり、ESD放電に対する耐圧が十分高いものとしている。
(実施例)
図1は、本発明の一実施例に係るBGAタイプ半導体装置10をはんだアウターボールの配置面側から見た平面図である。図2は、図1のA−A’部断面図(FCBGA例)である。図2において、パッケージ基板5上に、はんだバンプ3を介してチップ2を実装し、また、パッケージ基板5上には、接着剤4を介してLid1を接着し、チップ2を覆っている。パッケージ基板5のチップ2実装面の反対側には、本発明の1つの特徴である、はんだボールサイズ(高さ/径)の大きい接地端子用はんだアウターボール7を、本実施例ではパッケージのコーナー部(4箇所)に有している。また、接地端子用はんだアウターボール7以外は、接地端子用はんだアウターボール7よりもボールサイズの小さな、はんだアウターボール6が搭載されている。
図1は、本発明の一実施例に係るBGAタイプ半導体装置10をはんだアウターボールの配置面側から見た平面図である。図2は、図1のA−A’部断面図(FCBGA例)である。図2において、パッケージ基板5上に、はんだバンプ3を介してチップ2を実装し、また、パッケージ基板5上には、接着剤4を介してLid1を接着し、チップ2を覆っている。パッケージ基板5のチップ2実装面の反対側には、本発明の1つの特徴である、はんだボールサイズ(高さ/径)の大きい接地端子用はんだアウターボール7を、本実施例ではパッケージのコーナー部(4箇所)に有している。また、接地端子用はんだアウターボール7以外は、接地端子用はんだアウターボール7よりもボールサイズの小さな、はんだアウターボール6が搭載されている。
図2に示すように、接地端子用はんだアウターボール7は、はんだアウターボール6に比較してかなり大きい。これは、はんだアウターボール6よりも接地端子用はんだアウターボール7を早く接地させることを確実にするためである。
しかし図2に示すようなBGAタイプ半導体装置10を実装基板上へ実装する際、バンプの高さの違いにより、全アウターボールを実装用基板に確実に接合することが困難となる可能性も考えられる。つまり、本発明においては、接地端子用はんだアウターボール7がはんだアウターボール6に比較してかなり大きいため、はんだボールを溶融接続した際に接地端子用はんだアウターボール7が周囲に広がり、はんだアウターボール6に接触する可能性がある。
図3は、図1に示すBGAタイプ半導体装置10を接続する、本発明の一実施例に係る半導体装置実装用基板20の、電極側からみた平面図(a)と、そのA−A’部での断面図(b)である。断面図(b)には、半導体装置実装用基板20に接続するBGAタイプ半導体装置10の断面図も示している。平面図(a)及び断面図(b)に示すように、半導体装置実装用基板20において、BGAタイプ半導体装置10の接地端子用はんだアウターボール7を接続する接続用電極22の周囲に、はんだアウターボール6を接続する位置よりも窪ませた、窪み部(段差部)21を設けていることが特徴である。これは、接地端子用はんだアウターボール7が溶融した際にも周囲に広がらないようにし、はんだアウターボール6に接触する可能性をなくすためである。
このように、パッケージのコーナー部の接地端子用はんだアウターボール7部の位置に対応させて、半導体装置実装用基板20の電極位置に窪み部(段差部)21を有することにより、BGAタイプ半導体装置10を実装する際、全アウターボールを半導体装置実装用基板20に確実に接合することを容易にしている。
この窪み部21と他の部分との高低差(段差)は、接地端子用はんだアウターボール7とはんだアウターボール6の接続前の高さの差よりも小さくする必要がある。窪み部21の高低差とはんだアウターボールの高さの差の違いが少ないと、接地端子用はんだアウターボール7をはんだアウターボール6よりも早く接地させるという効果がなくなるためである。
本実施例のFCBGAは、高さ/径の小さいはんだアウターボール6のための小さなはんだボールと、高さ/径の大きい接地端子用はんだアウターボール7のための大きなはんだボールの、2種類のはんだボールを用いて製造する。製造時は、小さなはんだボールを搭載後、大きなはんだボールを搭載し、その後にはんだリフロー方式にて、はんだアウターボール6、7をそれぞれ形成する。
このように形成されたBGAタイプ半導体装置10は、はんだアウターボールの高さが異なる構造となり、パッケージ断面から見ると、図2に示す通り、パッケージのコーナー部の接地端子用はんだアウターボール7のボール高さは高く、はんだアウターボール6のボール高さは低い構造となる。
以上、本発明を上記実施形態に即して説明したが、本発明は上記実施形態の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
1 Lid
2 チップ
3 はんだバンプ
4 接着剤
5 パッケージ基板
6 はんだアウターボール
7 接地端子用はんだアウターボール
10 半導体装置
20 半導体装置実装用基板
21 窪み部
22 (接地端子用はんだアウターボール7の)接続用電極
2 チップ
3 はんだバンプ
4 接着剤
5 パッケージ基板
6 はんだアウターボール
7 接地端子用はんだアウターボール
10 半導体装置
20 半導体装置実装用基板
21 窪み部
22 (接地端子用はんだアウターボール7の)接続用電極
Claims (10)
- ボールグリッドアレイ(BGA)型半導体装置と半導体装置実装用基板と、を複数のはんだボール接続部を介して接続した半導体装置接続構造であって、
該複数のはんだボール接続部のうち、一部のはんだボール接続部のボール接続面積が他のはんだボール接続部よりも広く、かつ該一部のはんだボール接続部に対応する該半導体装置実装用基板の部分に窪み部が形成されている、ことを特徴とする、半導体装置接続構造。 - 前記一部のはんだボール接続部は、前記複数のはんだボール接続部のうちの最外周部分のいずれか1以上に配置されていることを特徴とする、請求項1に記載の半導体装置接続構造。
- 前記一部のはんだボール接続部は、前記複数のはんだボール接続部のうちの最外周の4つのコーナー部に配置されていることを特徴とする、請求項2に記載の半導体装置接続構造。
- 前記窪み部は段差部であり、該段差が、前記一部のはんだボール接続部と他のはんだボール接続部の接続前の各はんだアウターボールの高さの差より小さいことを特徴とする、請求項1〜3のいずれか一に記載の半導体装置接続構造。
- 前記一部のはんだボール接続部は、接地端子用として形成されていることを特徴とする、請求項1〜4のいずれか一に記載の半導体装置接続構造。
- 請求項1〜5のいずれか一に記載の半導体装置接続構造のためのボールグリッドアレイ(BGA)型半導体装置であって、一部のはんだアウターボールの高さを他のはんだアウターボールの高さよりも大きくしたことを特徴とする、半導体装置。
- 前記一部のはんだアウターボールは、最外周に位置するはんだアウターボールのいずれか1以上であることを特徴とする、請求項6に記載の半導体装置。
- 請求項1〜5のいずれか一に記載の半導体装置接続構造のための半導体装置実装用基板であって、ボールグリッドアレイ(BGA)型半導体装置の一部のはんだアウターボールに対応する位置に窪み部を設けたことを特徴とする、半導体装置実装用基板。
- 前記窪み部の段差は、前記ボールグリッドアレイ(BGA)型半導体装置の、接続前の一部のはんだアウターボールの高さと他のはんだアウターボールの高さの差よりも小さいことを特徴とする、請求項8に記載の半導体装置実装用基板。
- ボールグリッドアレイ(BGA)型半導体装置と半導体装置実装用基板と、を該半導体装置に搭載された複数のはんだアウターボールを用いて接続する半導体装置接続方法であって、
半導体装置実装用基板に、一部のはんだアウターボールの接続位置に対応する部分に窪み部が形成する工程と、
接続前の該一部のはんだアウターボールの高さが他のはんだアウターボールの高さより大きい複数のはんだアウターボールを用いて、ボールグリッドアレイ(BGA)型半導体装置と該半導体装置実装用基板とを接続する工程と、を含むことを特徴とする、半導体装置接続方法。
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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