JPH11345831A - 半導体装置、実装基板および実装方法 - Google Patents

半導体装置、実装基板および実装方法

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JPH11345831A
JPH11345831A JP15425498A JP15425498A JPH11345831A JP H11345831 A JPH11345831 A JP H11345831A JP 15425498 A JP15425498 A JP 15425498A JP 15425498 A JP15425498 A JP 15425498A JP H11345831 A JPH11345831 A JP H11345831A
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bump
semiconductor device
bumps
semiconductor chip
mounting
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JP15425498A
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Kazuaki Ishida
和明 石田
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Sony Corp
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

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Abstract

(57)【要約】 【課題】半導体装置（チップ）を実装基板に正確にかつ
容易に位置合わせしてマウントすることが可能な半導体
装置、実装基板および実装方法を提供する。 【解決手段】実装基板配線部を有する基板２０と、実装
基板配線部と接続して基板２０上に凸に形成された凸型
電極２１と、凸型電極２１の形成面に形成された少なく
とも２箇所の凹部２２とを有する実装基板２ａに対し
て、半導体チップ１０のパッド部に電気的に接続して形
成された第１バンプ１４と、第１バンプ１４の形成面
に、第１バンプ１４よりも高く形成された少なくとも２
個の第２バンプ１５とを有するパッケージ化物１ａを、
第１バンプ１４が凸型電極２１に接続し、第２バンプ１
５が凹部２２に接続するようにして実装する構成とす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置、実装基
板および実装方法に関し、特に、小型化および高密度化
されたパッケージ形態を有する半導体装置と、前記半導
体装置用の実装基板および実装方法に関する。
【０００２】
【従来の技術】近年のＶＬＳＩなどの半導体装置におい
ては、３年で７割の縮小化を実現し、高集積化及び高性
能化を達成してきた。これに伴い、半導体装置のパッケ
ージ形態も小型化、高密度化が達成されてきた。
【０００３】従来、半導体装置のパッケージ形態として
は、ＤＩＰ（Dual Inline Package）あるいはＰＧＡ（P
in Grid Array）などのプリント基板に設けたスルーホ
ールにリード線を挿入して実装するリード挿入型（ＴＨ
Ｄ：Through Hall Mount Device ）や、ＱＦＰ（Quad F
lat (L-Leaded) Package）あるいはＴＣＰ（Tape Carri
er Package）などのリード線を基板の表面にハンダ付け
して実装する表面実装型（ＳＭＤ：Surface Mount Devi
ce）が用いられてきた。さらに、出力端子をエリア化し
たＢＧＡ（Ball Grid Array ）パッケージに代表される
パッケージ形態に移行してきている。
【０００４】一方で、半導体装置の小型化、高密度化に
対する要求はさらに高まりつつあり、上記のＱＦＰなど
のパッケージ形態では対応できなくなってきている。こ
のため、半導体チップにパッケージサイズを限りなく近
づけてさらなる小型化、高密度化を実現するチップサイ
ズパッケージ（ＣＳＰ：Chip Size Package 、ＦＢＧＡ
（Fine-Pitch BGA）とも呼ばれる）と呼ばれるパッケー
ジ形態が注目を集めており、現在活発に研究がなされ、
多くの提案が示されている。
【０００５】上記のＣＳＰ形態の半導体装置について説
明する。例えば図７（ａ）の断面図に示すように、半導
体チップ１０の図示しないパッド電極とベースボード１
１とが、はんだバンプ１２により機械的、電気的に接続
されている。さらに、半導体チップ１０とベースボード
１１の間隙部には、はんだバンプ１２による接合を保護
するための封止樹脂１３が充填され、封止されている。
さらに、ベースボード１１の半導体チップ１０と接続し
ている面の反対側の面には、実装基板と接続するための
はんだバンプ１４が形成されている。はんだバンプ１４
は、半導体チップ１０のパッド電極とベースボード１１
とを接続しているはんだバンプ１２に対して、ベースボ
ード１１中に形成された図示しないスルーホールなどの
配線部を介して接続されている。これらにより、半導体
装置１が形成されている。
【０００６】はんだバンプ１４が形成されている面から
の平面図を図７（ｂ）に示す。図７（ｂ）中のＸ−Ｘ’
における断面図が図７（ａ）に対応している。各はんだ
バンプ１４は均一な大きさを有しており、ベースボード
１１の半導体チップ１０と接続している面の反対側の面
に、マトリクス状に均一なピッチで配置されている。
【０００７】上記の半導体装置１を実装するための実装
基板２について説明する。例えば図８（ａ）の断面図に
示すように、例えばガラスエポキシ系材料よりなる基板
２０の上面において、実装する半導体装置１のはんだバ
ンプ１４の形成位置に対応する位置に、ランド（電極）
２１が形成されている。また、ランド２１に接続して、
図示しないプリント配線部が基板２０の表面上あるいは
裏面上、もしくは両面上に形成されている。これらによ
り、実装基板２が形成されている。ランド２１が形成さ
れている面からの平面図を図８（ｂ）に示す。図８
（ｂ）中のＸ−Ｘ’における断面図が図８（ａ）に対応
している。各ランド２１は実装する半導体装置１のはん
だバンプ１４の形成位置に対応する位置に、マトリクス
状に均一なピッチで配置されている。
【０００８】上記の半導体装置１を上記の実装基板２に
実装する方法について説明する。図９（ａ）に示すよう
に、実装基板２のランド２１形成面に対して、半導体装
置１のはんだバンプ１４の形成面から、それぞれ対応す
るランド２１とはんだバンプ１４を位置合わせしてマウ
ントする。
【０００９】次に、図９（ｂ）に示すように、はんだバ
ンプ１４をリフローさせることにより、半導体装置１と
実装基板２のランド２１とをはんだバンプ１４ａにより
機械的、電気的に接続する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記の
半導体装置を上記の実装基板に実装する方法において
は、実装基板のランドに対して、半導体装置のはんだバ
ンプを正確に位置合わせしてマウントすることが非常に
難しい。さらに、正確に位置合わせをしてマウントした
かどうかを確認することも困難となっている。
【００１１】正確な位置合わせを容易に行い、半導体装
置（半導体チップ）を実装基板に実装する方法が、特開
昭６３−３４２２号公報に開示されている。この方法に
ついて説明する。図１０（ａ）に示すように、実装する
半導体チップ１０のパッド部に凹部を形成する。一方、
実装基板２には図示しない配線部を形成し、さらに実装
基板２の表面に半導体チップ１０の凹部と対応する位置
に、同じ形状の凹部を形成して前記配線部が露出する構
造とする。次に、図１０（ｂ）に示すように、実装基板
２の各凹部にはんだボール３を１つずつ入れ、はんだボ
ール３を介して、半導体チップ１０と実装基板２を対向
させる。次に、図１０（ｃ）に示すように、半導体チッ
プ１０と実装基板２を加熱して、はんだボール３をリフ
ローさせ、半導体チップ１０と実装基板２の配線部とを
電気的に接続する。この方法によれば、容易に半導体チ
ップに対する実装基板の正確な位置合わせをしてマウン
トすることが可能である。しかし、実装基板に形成した
凹部にはんだボールを１つずつ入れるなど、製造工程が
複雑となる問題が発生する。
【００１２】本発明は上記の問題を鑑みなされたもので
あり、製造工程を複雑化することなく、半導体装置（半
導体チップ）を実装基板に正確にかつ容易に位置合わせ
してマウントすることが可能な半導体装置、実装基板お
よび実装方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、半導体チップと、前記半導
体チップのパッド部に電気的に接続して形成された第１
バンプと、前記第１バンプの形成面に、前記第１バンプ
よりも高く形成された少なくとも２個の第２バンプとを
有する。
【００１４】上記の本発明の半導体装置によれば、第１
バンプと、第１バンプよりも高く形成された少なくとも
２個の第２バンプとを有しているので、例えば第２バン
プ用の凹部を有する実装基板に実装することで、第２バ
ンプを位置決め用に用いることが可能であり、半導体装
置（半導体チップ）を実装基板に正確にかつ容易に位置
合わせしてマウントすることが可能である。
【００１５】上記の本発明の半導体装置は、好適には、
前記半導体チップは、配線部を有するパッケージ基板の
一方の面に配置されて、前記配線部と前記半導体チップ
のパッド部とが電気的に接続されており、前記パッケー
ジ基板の他方の面上に、前記第１バンプおよび前記第２
バンプが形成されており、前記第１バンプが前記配線部
を介して前記半導体チップのパッド部と電気的に接続し
て形成されている。半導体チップが配線部を有するパッ
ケージ基板の一方の面に配置されたパッケージ形態とす
る場合には、第１バンプおよび第２バンプをパッケージ
基板の他方の面上に有する構成とすることができる。ま
た、さらに第２バンプも、配線部を介して半導体チップ
のパッド部と電気的に接続して形成されている構成とす
ることもできる。
【００１６】上記の本発明の半導体装置は、好適には、
前記第１バンプおよび前記第２バンプが前記半導体チッ
プのパッド部開口面に形成されており、前記第１バンプ
が前記半導体チップのパッド部と接して形成されてい
る。パッケージ基板を用いずに、半導体チップを直接実
装基板に実装することも可能であり、この場合には、第
１バンプおよび第２バンプを半導体チップのパッド部開
口面に有する構成とすることができる。また、さらに第
２バンプも、半導体チップのパッド部と接して形成され
ている構成とすることもできる。
【００１７】上記の本発明の半導体装置は、好適には、
前記第１バンプと前記第２バンプとがマトリクス状に並
べられて形成されており、さらに好適には、前記マトリ
クス状に並べられて形成されているバンプの４隅がそれ
ぞれ前記第２バンプにより、残部がそれぞれ前記第１バ
ンプにより構成されている。あるいは、好適には、前記
第２バンプが所定の方形の４隅に位置するようにそれぞ
れ形成されている。上記のように第１バンプおよび第２
バンプを配置して、第１バンプと、第１バンプよりも高
く形成された少なくとも２個の第２バンプとを有する構
成とすることができ、特に第２バンプを４箇所で形成す
る場合には、半導体装置（半導体チップ）を実装基板に
より正確にかつ容易に位置合わせしてマウントすること
が可能である。
【００１８】また、上記の目的を達成するため、本発明
の実装基板は、配線部を有する基板と、前記配線部と接
続して前記基板上に凸に形成された凸型電極と、前記凸
型電極の形成面に形成された少なくとも２箇所の凹部と
を有する。
【００１９】上記の本発明の実装基板によれば、凸型電
極と、凸型電極の形成面に形成された少なくとも２箇所
の凹部とを有しているので、例えば凸型電極と接続する
半導体装置（半導体チップ）のバンプよりも高いバンプ
を凹部に接続するように位置合わせして実装すること
で、凹部を位置決め用に用いることが可能であり、半導
体装置（半導体チップ）を実装基板に正確にかつ容易に
位置合わせしてマウントすることが可能である。
【００２０】上記の本発明の実装基板は、好適には、前
記凹部内に、前記配線部と接続している凹部内電極が形
成されている。これにより、凹部を、実装基板の配線部
の一部として用いることが可能である。
【００２１】上記の本発明の実装基板は、好適には、前
記凸型電極と前記凹部とがマトリクス状に並べられて形
成されており、さらに好適には、前記マトリクス状に並
べられて形成されている前記凸型電極および前記凹部の
４隅がそれぞれ前記凹部により、残部がそれぞれ前記凸
型電極により構成されている。あるいは好適には、前記
凹部が所定の方形の４隅に位置するようにそれぞれ形成
されている。上記のように凸型電極および凹部を配置し
て、凸型電極と、凸型電極の形成面に形成された少なく
とも２箇所の凹部とを有する構成とすることができ、特
に凹部を４箇所で形成する場合には、半導体装置（半導
体チップ）を実装基板により正確にかつ容易に位置合わ
せしてマウントすることが可能である。
【００２２】また、上記の目的を達成するため、本発明
の半導体装置は、半導体チップを有するパッケージ化物
が実装基板に実装されている半導体装置であって、前記
実装基板は、実装基板配線部を有する基板と、前記実装
基板配線部と接続して前記基板上に凸に形成された凸型
電極と、前記凸型電極の形成面に形成された少なくとも
２箇所の凹部とを有し、前記パッケージ化物は、前記半
導体チップのパッド部に電気的に接続して形成された第
１バンプと、前記第１バンプの形成面に、前記第１バン
プよりも高く形成された少なくとも２個の第２バンプと
を有し、前記第１バンプが前記凸型電極に接続し、前記
第２バンプが前記凹部に接続している。
【００２３】上記の本発明の半導体装置によれば、基板
上に形成された凸型電極と半導体チップのパッド部に電
気的に接続して形成された第１バンプとを接続し、一
方、凸型電極の形成面に形成された凹部と第１バンプよ
りも高く形成された第２バンプとを接続する構成であ
り、第２バンプおよび凹部を位置決め用に用いることが
可能であり、半導体装置（半導体チップ）を実装基板に
正確にかつ容易に位置合わせしてマウントすることが可
能である。
【００２４】上記の本発明の半導体装置は、好適には、
前記パッケージ化物において、前記半導体チップは、パ
ッケージ基板配線部を有するパッケージ基板の一方の面
に配置されて、前記パッケージ基板配線部と前記半導体
チップのパッド部とが電気的に接続されており、前記パ
ッケージ基板の他方の面上に、前記第１バンプおよび前
記第２バンプが形成されており、前記第１バンプは前記
パッケージ基板配線部を介して前記半導体チップのパッ
ド部と電気的に接続している。半導体チップがパッケー
ジ基板配線部を有するパッケージ基板の一方の面に配置
されたパッケージ形態とする場合には、第１バンプおよ
び第２バンプをパッケージ基板の他方の面上に有する構
成とすることができる。また、さらに凹部内に、実装基
板配線部と接続している凹部内電極が形成されており、
第２バンプ記凹部において凹部内電極に接続し、パッケ
ージ基板配線部を介して半導体チップのパッド部と電気
的に接続している構成とすることもできる。
【００２５】上記の本発明の半導体装置は、好適には、
前記第１バンプおよび前記第２バンプが前記半導体チッ
プのパッド部開口面に形成されており、前記第１バンプ
が前記半導体チップのパッド部と接して形成されてい
る。パッケージ基板を用いずに、半導体チップを直接実
装基板に実装することも可能であり、この場合には、第
１バンプおよび第２バンプを半導体チップのパッド部開
口面に有する構成とすることができる。また、さらに凹
部内に、実装基板配線部と接続している凹部内電極が形
成されており、第２バンプは半導体チップのパッド部と
接して形成されており、凹部において凹部内電極に接続
している構成とすることもできる。
【００２６】上記の本発明の半導体装置は、好適には、
前記第１バンプと前記第２バンプとがマトリクス状に並
べられて形成されており、さらに好適には、前記マトリ
クス状に並べられて形成されているバンプの４隅がそれ
ぞれ前記第２バンプにより、残部がそれぞれ前記第１バ
ンプにより構成されている。あるいは好適には、前記第
２バンプが所定の方形の４隅に位置するようにそれぞれ
形成されている。上記のように第１バンプおよび凸型電
極、第２バンプおよび凹部を配置して、それぞれ対応す
るように接続することができる。特に第２バンプおよび
凹部の接続を４箇所で形成する場合には、半導体装置
（半導体チップ）を実装基板により正確にかつ容易に位
置合わせしてマウントすることが可能である。
【００２７】また、上記の目的を達成するため、本発明
の半導体装置の実装方法は、半導体チップを有するパッ
ケージ化物に前記半導体チップのパッド部に電気的に接
続するように第１バンプを形成する工程と、前記パッケ
ージ化物の前記第１バンプの形成面に、前記第１バンプ
よりも高く少なくとも２個の第２バンプを形成する工程
と、実装基板配線部を有する基板上に、前記第１バンプ
に対応する位置に、前記実装基板配線部と接続して凸に
凸型電極を形成する工程と、前記基板の前記凸型電極の
形成面に、前記第２バンプに対応する位置に、凹部を形
成する工程と、前記第１バンプと前記凸型電極を対応さ
せ、前記第２バンプと前記凹部を対応させ、前記パッケ
ージ化物を前記基板上に位置決めする工程と、前記第１
バンプと前記凸型電極を少なくとも電気的に接続し、前
記第２バンプと前記凹部を少なくとも機械的に接続する
工程とを有する。
【００２８】上記の本発明の半導体装置の実装方法は、
半導体チップを有するパッケージ化物に半導体チップの
パッド部に電気的に接続するように第１バンプを形成
し、パッケージ化物の第１バンプの形成面に、第１バン
プよりも高く少なくとも２個の第２バンプを形成する。
一方、実装基板配線部を有する基板上に、第１バンプに
対応する位置に、実装基板配線部と接続して凸に凸型電
極を形成し、基板の凸型電極の形成面に、第２バンプに
対応する位置に、凹部を形成する。次に、第１バンプと
凸型電極を対応させ、第２バンプと凹部を対応させ、パ
ッケージ化物を基板上に位置決めし、第１バンプと凸型
電極を少なくとも電気的に接続し、第２バンプと凹部を
少なくとも機械的に接続する。
【００２９】上記の本発明の半導体装置の実装方法によ
れば、第１バンプと凸型電極を対応させ、第１バンプよ
りも高い第２バンプと凹部を対応させ、パッケージ化物
を基板上に位置決めすることから、半導体装置（半導体
チップ）を実装基板により正確にかつ容易に位置合わせ
してマウントすることが可能である。ここで、パッケー
ジ化物としては、半導体チップをパッケージ基板の一方
の面に配してパッケージ化した形態や、半導体チップそ
のものを用いることが可能である。
【００３０】上記の本発明の半導体装置の実装方法は、
好適には、前記パッケージ化物に前記第２バンプを形成
する工程においては、前記半導体チップのパッド部に電
気的に接続するように形成し、前記基板に凹部を形成す
る工程が、前記凹部内に、前記実装基板配線部と接続す
るように凹部内電極を形成する工程を含み、前記第２バ
ンプと前記凹部を少なくとも機械的に接続する工程にお
いては、前記第２バンプと前記凹部内電極を電気的に接
続する。これにより、実装基板の凹部を、実装基板の配
線部の一部として用いることが可能である。
【００３１】上記の本発明の半導体装置の実装方法は、
好適には、前記第１バンプおよび前記第２バンプを形成
する工程においては、前記第１バンプおよび前記第２バ
ンプをマトリクス状に並べて形成し、さらに好適には、
前記第１バンプおよび前記第２バンプをマトリクス状に
並べて形成する工程においては、前記マトリクスの４隅
をそれぞれ前記第２バンプにより形成し、残部をそれぞ
れ前記第１バンプにより形成する。あるいは好適には、
前記第２バンプを形成する工程においては、前記第２バ
ンプを所定の方形の４隅に位置するようにそれぞれ形成
する。上記のように第１バンプおよび凸型電極、第２バ
ンプおよび凹部を配置して形成し、それぞれ対応するよ
うに接続することができる。特に第２バンプおよび凹部
の接続を４箇所で形成する場合には、半導体装置（半導
体チップ）を実装基板により正確にかつ容易に位置合わ
せしてマウントすることが可能である。
【００３２】
【発明の実施の形態】以下に、本発明の半導体装置及び
その製造方法の実施の形態について図面を参照して説明
する。
【００３３】第１実施形態 本実施形態にかかる半導体装置について説明する。図１
（ａ）は本実施形態にかかる半導体装置の断面図であ
る。半導体チップ１０の図示しないパッド電極と、例え
ばガラスエポキシ系あるいはセラミック系材料により２
層以上積層して形成されているベースボード１１の図示
しないベースボード配線層とが、はんだバンプ１２によ
り機械的、電気的に接続されている。さらに、半導体チ
ップ１０とベースボード１１の間隙部には、はんだバン
プ１２による接合を保護するための封止樹脂１３が充填
され、封止されている。さらに、ベースボード１１の半
導体チップ１０と接続している面の反対側の面には、実
装基板と接続するための第１はんだバンプ１４と、第１
はんだバンプ１４よりも高く形成されている第２はんだ
バンプ１５が形成されている。第１はんだバンプ１４お
よび第２はんだバンプ１５は、半導体チップ１０のパッ
ド電極とベースボード１１とを接続しているはんだバン
プ１２に対して、ベースボード１１中に形成された図示
しないスルーホールなどの配線部を介して接続されてい
る。これらにより、半導体装置１ａが形成されている。
【００３４】第１はんだバンプ１４および第２はんだバ
ンプ１５が形成されている面からの平面図を図１（ｂ）
に示す。図１（ｂ）中のＸ−Ｘ’における断面図が図１
（ａ）に対応している。各第１はんだバンプ１４は均一
な大きさを有し、第２はんだバンプ１５は第１はんだバ
ンプ１４よりも大きく形成されており、これらがベース
ボード１１の半導体チップ１０と接続している面の反対
側の面に、マトリクス状に配置されている。マトリクス
状に並べられて形成されているバンプの４隅がそれぞれ
第２はんだバンプ１５により、残部がそれぞれ第１はん
だバンプ１４により構成されている。
【００３５】上記の半導体装置１ａを実装するための実
装基板２ａについて説明する。例えば図２（ａ）の断面
図に示すように、例えばガラスエポキシ系材料を２層以
上積層して形成されている基板２０の上面において、実
装する半導体装置１ａの第１はんだバンプ１４の形成位
置に対応する位置に、基板２０に対して凸にランド（電
極）２１が形成されている。さらに、基板２０のランド
２１形成面に対して凹部２２が形成されている。凹部２
２内には、図示しない凹部内電極が形成されており、ラ
ンド２１および凹部内電極に接続して、図示しないプリ
ント配線部が基板２０の表面上あるいは裏面上、もしく
は両面上に形成されている。これらにより、実装基板２
ａが形成されている。
【００３６】ランド２１および凹部２２が形成されてい
る面からの平面図を図２（ｂ）に示す。図２（ｂ）中の
Ｘ−Ｘ’における断面図が図２（ａ）に対応している。
各ランド２１は実装する半導体装置１ａの第１はんだバ
ンプ１４の形成位置に対応する位置に、また、各凹部２
２は第２はんだバンプ１５の形成位置に対応する位置
に、マトリクス状に配置されている。マトリクス状に並
べられて形成されているランド２１あるいは凹部２２の
４隅がそれぞれ第２はんだバンプ１５に対応する凹部２
２により、残部がそれぞれ第１はんだバンプ１４に対応
するランド２１により構成されている。
【００３７】上記の半導体装置１ａを上記の実装基板２
ａに実装する方法について説明する。図３（ａ）に示す
ように、実装基板２ａのランド２１および凹部２２形成
面に対して、半導体装置１ａの第１はんだバンプ１４お
よび第２はんだバンプ１５の形成面から、それぞれ対応
するランド２１と第１はんだバンプ１４、および、凹部
２２と第２はんだバンプ１５を位置合わせしてマウント
する。ここで、第２はんだバンプ１５を、実装基板２ａ
の凹部に位置合わせするので、容易かつ正確にマウント
することができる。
【００３８】次に、図３（ｂ）に示すように、第１はん
だバンプ１４および第２はんだバンプ１５をリフローさ
せることにより、半導体装置１ａの第１はんだバンプ１
４と実装基板２ａのランド２１を、また、半導体装置１
ａの第２はんだバンプ１５と実装基板２ａの凹部２２
（凹部内電極）を機械的、電気的に接続する。
【００３９】上記の本実施形態にかかる半導体装置、実
装基板、および半導体装置の実装方法によれば、第１は
んだバンプとランドを対応させ、第１はんだバンプより
も高い第２はんだバンプと凹部を対応させ、位置決めす
ることから、半導体装置を実装基板に正確にかつ容易に
位置合わせしてマウントすることが可能である。また、
第２はんだバンプによる強固な接合が可能となるので、
半導体装置の接合強度を従来方法よりも向上させること
が可能となる。
【００４０】第２実施形態 本実施形態にかかる半導体装置１ｂは、実質的に第１実
施形態にかかる半導体装置１ａと同様である。図４
（ａ）は本実施形態にかかる半導体装置の断面図であ
り、図４（ｂ）は第１はんだバンプ１４および第２はん
だバンプ１５が形成されている面からの平面図である。
各第１はんだバンプ１４は均一な大きさを有し、第２は
んだバンプ１５は第１はんだバンプ１４よりも大きく形
成されており、これらがベースボード１１の半導体チッ
プ１０と接続している面の反対側の面に配置されてい
る。第２はんだバンプが方形のベースボード２２の４隅
に位置するようにそれぞれ形成されており、第１はんだ
バンプ１４も図に示すように配置されている。
【００４１】上記の半導体装置１ｂを実装するための実
装基板２ｂは、実質的に第１実施形態にかかる実装基板
２ａと同様である。図５（ａ）はその断面図であり、図
５（ｂ）はランド２１および凹部２２が形成されている
面からの平面図である。各ランド２１は実装する半導体
装置１ｂの第１はんだバンプ１４の形成位置に対応する
位置に、また、各凹部２２は第２はんだバンプ１５の形
成位置に対応する位置に配置されており、凹部２２が方
形のベースボード２２の４隅と対応するような位置に配
置され、ランド２１も図に示すように配置されている。
【００４２】上記の半導体装置１ｂを上記の実装基板２
ｂに実装する方法は、第１実施形態と同様にして、図６
（ａ）に示すように、実装基板２ｂのランド２１および
凹部２２形成面に対して、半導体装置１ｂの第１はんだ
バンプ１４および第２はんだバンプ１５の形成面から、
それぞれ対応するランド２１と第１はんだバンプ１４、
および、凹部２２と第２はんだバンプ１５を位置合わせ
してマウントし、次に、図６（ｂ）に示すように、第１
はんだバンプ１４および第２はんだバンプ１５をリフロ
ーさせることにより、半導体装置１ｂの第１はんだバン
プ１４と実装基板２ｂのランド２１を、また、半導体装
置１ｂの第２はんだバンプ１５と実装基板２ｂの凹部２
２（凹部内電極）を機械的、電気的に接続する。
【００４３】上記の本実施形態にかかる半導体装置、実
装基板、および半導体装置の実装方法によれば、第１は
んだバンプとランドを対応させ、第１はんだバンプより
も高い第２はんだバンプと凹部を対応させ、位置決めす
ることから、半導体装置を実装基板に正確にかつ容易に
位置合わせしてマウントすることが可能である。また、
第２はんだバンプによる強固な接合が可能となるので、
半導体装置の接合強度を従来方法よりも向上させること
が可能となる。
【００４４】本発明の半導体装置としては、ＭＯＳトラ
ンジスタ系半導体装置、バイポーラ系半導体装置、Ｂｉ
ＣＭＯＳ系半導体装置、ロジックとメモリを搭載した半
導体装置など、半導体装置であれば何にでも適用可能で
ある。
【００４５】本発明の半導体装置は上記の実施の形態に
限定されない。例えば、第１バンプおよび第２バンプは
半導体チップ上に直接形成されている構成とすることも
できる。また、バンプとしては、はんだバンプの他に、
金バンプなどを高さが異なるようにして形成し、実装基
板側にクリームはんだなどを印刷などにより供給し、リ
フローしてはんだ接続を行うことも可能である。その
他、本発明の要旨を逸脱しない範囲で種々の変更が可能
である。
【００４６】
【発明の効果】上記のように、本発明の半導体装置によ
れば、第１バンプと、第１バンプよりも高く形成された
少なくとも２個の第２バンプとを有しているので、例え
ば第２バンプ用の凹部を有する実装基板に実装すること
で、第２バンプを位置決め用に用いることが可能であ
り、半導体装置（半導体チップ）を実装基板に正確にか
つ容易に位置合わせしてマウントすることが可能であ
る。
【００４７】また、本発明の実装基板によれば、凸型電
極と、凸型電極の形成面に形成された少なくとも２箇所
の凹部とを有しているので、例えば凸型電極と接続する
半導体装置（半導体チップ）のバンプよりも高いバンプ
を凹部に接続するように位置合わせして実装すること
で、凹部を位置決め用に用いることが可能であり、半導
体装置（半導体チップ）を実装基板に正確にかつ容易に
位置合わせしてマウントすることが可能である。
【００４８】また、本発明の半導体装置の実装方法によ
れば、第１バンプと凸型電極を対応させ、第１バンプよ
りも高い第２バンプと凹部を対応させ、パッケージ化物
を基板上に位置決めすることから、半導体装置（半導体
チップ）を実装基板により正確にかつ容易に位置合わせ
してマウントすることが可能である。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の第１実施形態にかかる半
導体装置の断面図であり、（ｂ）はその第１はんだバン
プおよび第２はんだバンプの形成面からの平面図であ
る。
【図２】図２（ａ）は本発明の第１実施形態にかかる実
装基板の断面図であり、（ｂ）はそのランドおよび凹部
の形成面からの平面図である。
【図３】図３は本発明の第１実施形態にかかる半導体装
置の実装方法の工程を説明する断面図であり、（ａ）は
実装基板への半導体装置のマウント工程まで、（ｂ）は
リフロー工程までをそれぞれ示す。
【図４】図４（ａ）は本発明の第２実施形態にかかる半
導体装置の断面図であり、（ｂ）はその第１はんだバン
プおよび第２はんだバンプの形成面からの平面図であ
る。
【図５】図５（ａ）は本発明の第２実施形態にかかる実
装基板の断面図であり、（ｂ）はそのランドおよび凹部
の形成面からの平面図である。
【図６】図６は本発明の第２実施形態にかかる半導体装
置の実装方法の工程を説明する断面図であり、（ａ）は
実装基板への半導体装置のマウント工程まで、（ｂ）は
リフロー工程までをそれぞれ示す。
【図７】図７（ａ）は第１従来例にかかる半導体装置の
断面図であり、（ｂ）はそのはんだバンプの形成面から
の平面図である。
【図８】図８（ａ）は第１従来例にかかる実装基板の断
面図であり、（ｂ）はそのランドの形成面からの平面図
である。
【図９】図９は第１従来例にかかる半導体装置の実装方
法の工程を説明する断面図であり、（ａ）は実装基板へ
の半導体装置のマウント工程まで、（ｂ）はリフロー工
程までをそれぞれ示す。
【図１０】図１０は第２従来例にかかる半導体装置の実
装方法の工程を説明する断面図であり、（ａ）は実装基
板および半導体チップにそれぞれ凹部を形成する工程ま
で、（ｂ）は実装基板への半導体チップのマウント工程
まで、（ｃ）はリフロー工程までをそれぞれ示す。
【符号の説明】
１，１ａ，１ｂ…半導体装置、２，２ａ，２ｂ…実装基
板、３…はんだボール、３ａ…はんだ層、１０…半導体
チップ、１１…ベースボード、１２…はんだバンプ、１
３…封止樹脂、１４，１４ａ…（第１）はんだバンプ、
１５，１５ａ…第２はんだバンプ、２０…基板、２１…
ランド（電極）、２２…凹部。

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】半導体チップと、 前記半導体チップのパッド部に電気的に接続して形成さ
    れた第１バンプと、 前記第１バンプの形成面に、前記第１バンプよりも高く
    形成された少なくとも２個の第２バンプとを有する半導
    体装置。
  2. 【請求項２】前記半導体チップは、配線部を有するパッ
    ケージ基板の一方の面に配置されて、前記配線部と前記
    半導体チップのパッド部とが電気的に接続されており、 前記パッケージ基板の他方の面上に、前記第１バンプお
    よび前記第２バンプが形成されており、 前記第１バンプが前記配線部を介して前記半導体チップ
    のパッド部と電気的に接続して形成されている請求項１
    記載の半導体装置。
  3. 【請求項３】さらに前記第２バンプも、前記配線部を介
    して前記半導体チップのパッド部と電気的に接続して形
    成されている請求項２記載の半導体装置。
  4. 【請求項４】前記第１バンプおよび前記第２バンプが前
    記半導体チップのパッド部開口面に形成されており、 前記第１バンプが前記半導体チップのパッド部と接して
    形成されている請求項１記載の半導体装置。
  5. 【請求項５】さらに前記第２バンプも、前記半導体チッ
    プのパッド部と接して形成されている請求項４記載の半
    導体装置。
  6. 【請求項６】前記第１バンプと前記第２バンプとがマト
    リクス状に並べられて形成されている請求項１記載の半
    導体装置。
  7. 【請求項７】前記マトリクス状に並べられて形成されて
    いるバンプの４隅がそれぞれ前記第２バンプにより、残
    部がそれぞれ前記第１バンプにより構成されている請求
    項６記載の半導体装置。
  8. 【請求項８】前記第２バンプが所定の方形の４隅に位置
    するようにそれぞれ形成されている請求項１記載の半導
    体装置。
  9. 【請求項９】配線部を有する基板と、 前記配線部と接続して前記基板上に凸に形成された凸型
    電極と、 前記凸型電極の形成面に形成された少なくとも２箇所の
    凹部とを有する実装基板。
  10. 【請求項１０】前記凹部内に、前記配線部と接続してい
    る凹部内電極が形成されている請求項９記載の実装基
    板。
  11. 【請求項１１】前記凸型電極と前記凹部とがマトリクス
    状に並べられて形成されている請求項９記載の実装基
    板。
  12. 【請求項１２】前記マトリクス状に並べられて形成され
    ている前記凸型電極および前記凹部の４隅がそれぞれ前
    記凹部により、残部がそれぞれ前記凸型電極により構成
    されている請求項１１記載の実装基板。
  13. 【請求項１３】前記凹部が所定の方形の４隅に位置する
    ようにそれぞれ形成されている請求項９記載の実装基
    板。
  14. 【請求項１４】半導体チップを有するパッケージ化物が
    実装基板に実装されている半導体装置であって、 前記実装基板は、実装基板配線部を有する基板と、前記
    実装基板配線部と接続して前記基板上に凸に形成された
    凸型電極と、前記凸型電極の形成面に形成された少なく
    とも２箇所の凹部とを有し、 前記パッケージ化物は、前記半導体チップのパッド部に
    電気的に接続して形成された第１バンプと、前記第１バ
    ンプの形成面に、前記第１バンプよりも高く形成された
    少なくとも２個の第２バンプとを有し、 前記第１バンプが前記凸型電極に接続し、 前記第２バンプが前記凹部に接続している半導体装置。
  15. 【請求項１５】前記パッケージ化物において、前記半導
    体チップは、パッケージ基板配線部を有するパッケージ
    基板の一方の面に配置されて、前記パッケージ基板配線
    部と前記半導体チップのパッド部とが電気的に接続され
    ており、 前記パッケージ基板の他方の面上に、前記第１バンプお
    よび前記第２バンプが形成されており、 前記第１バンプは前記パッケージ基板配線部を介して前
    記半導体チップのパッド部と電気的に接続している請求
    項１４記載の半導体装置。
  16. 【請求項１６】前記凹部内に、前記実装基板配線部と接
    続している凹部内電極が形成されており、 前記第２バンプは前記凹部において前記凹部内電極に接
    続し、前記パッケージ基板配線部を介して前記半導体チ
    ップのパッド部と電気的に接続している請求項１５記載
    の半導体装置。
  17. 【請求項１７】前記第１バンプおよび前記第２バンプが
    前記半導体チップのパッド部開口面に形成されており、 前記第１バンプが前記半導体チップのパッド部と接して
    形成されている請求項１４記載の半導体装置。
  18. 【請求項１８】前記凹部内に、前記実装基板配線部と接
    続している凹部内電極が形成されており、 前記第２バンプは前記半導体チップのパッド部と接して
    形成されており、前記凹部において前記凹部内電極に接
    続している請求項１７記載の半導体装置。
  19. 【請求項１９】前記第１バンプと前記第２バンプとがマ
    トリクス状に並べられて形成されている請求項１４記載
    の半導体装置。
  20. 【請求項２０】前記マトリクス状に並べられて形成され
    ているバンプの４隅がそれぞれ前記第２バンプにより、
    残部がそれぞれ前記第１バンプにより構成されている請
    求項１９記載の半導体装置。
  21. 【請求項２１】前記第２バンプが所定の方形の４隅に位
    置するようにそれぞれ形成されている請求項１４記載の
    半導体装置。
  22. 【請求項２２】半導体チップを有するパッケージ化物に
    前記半導体チップのパッド部に電気的に接続するように
    第１バンプを形成する工程と、 前記パッケージ化物の前記第１バンプの形成面に、前記
    第１バンプよりも高く少なくとも２個の第２バンプを形
    成する工程と、 実装基板配線部を有する基板上に、前記第１バンプに対
    応する位置に、前記実装基板配線部と接続して凸に凸型
    電極を形成する工程と、 前記基板の前記凸型電極の形成面に、前記第２バンプに
    対応する位置に、凹部を形成する工程と、 前記第１バンプと前記凸型電極を対応させ、前記第２バ
    ンプと前記凹部を対応させ、前記パッケージ化物を前記
    基板上に位置決めする工程と、 前記第１バンプと前記凸型電極を少なくとも電気的に接
    続し、前記第２バンプと前記凹部を少なくとも機械的に
    接続する工程とを有する半導体装置の実装方法。
  23. 【請求項２３】前記パッケージ化物に前記第２バンプを
    形成する工程においては、前記半導体チップのパッド部
    に電気的に接続するように形成し、 前記基板に凹部を形成する工程が、前記凹部内に、前記
    実装基板配線部と接続するように凹部内電極を形成する
    工程を含み、 前記第２バンプと前記凹部を少なくとも機械的に接続す
    る工程においては、前記第２バンプと前記凹部内電極を
    電気的に接続する請求項２２記載の半導体装置の実装方
    法。
  24. 【請求項２４】前記第１バンプおよび前記第２バンプを
    形成する工程においては、前記第１バンプおよび前記第
    ２バンプをマトリクス状に並べて形成する請求項２２記
    載の半導体装置の実装方法。
  25. 【請求項２５】前記第１バンプおよび前記第２バンプを
    マトリクス状に並べて形成する工程においては、前記マ
    トリクスの４隅をそれぞれ前記第２バンプにより形成
    し、残部をそれぞれ前記第１バンプにより形成する請求
    項２４記載の半導体装置の実装方法。
  26. 【請求項２６】前記第２バンプを形成する工程において
    は、前記第２バンプを所定の方形の４隅に位置するよう
    にそれぞれ形成する請求項２２記載の半導体装置の実装
    方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011165872A (ja) * 2010-02-09 2011-08-25 Renesas Electronics Corp Ｂｇａタイプ半導体装置の接続構造
JP2019169596A (ja) * 2018-03-23 2019-10-03 京セラ株式会社 配線基板
CN113161455A (zh) * 2021-01-26 2021-07-23 江西乾照光电有限公司 一种MiniLED芯片及其制作方法

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