KR20000068303A - 반도체 패키지 및 그 제조 방법 - Google Patents

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이시다요시히로
이이누마요시오
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마치오 나카지마
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Abstract

IC 칩(5)을 형성한 웨이퍼(11)에, IC 칩보다 작은 회로 기판(1)을 플립 칩 접속에 의하여 실장한다. 그리고, IC 칩(5)과 회로 기판(1) 사이를 수지 밀봉한다. 또한, 웨이퍼(11)를 다이싱하여, 반도체 패키지(20)를 잘라낸다.

Description

반도체 패키지 및 그 제조 방법 {SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
반도체 패키지의 소형화, 고밀도화에 따라, 베어·칩을 직접 페이스 다운으로 기판 상에 실장하는 플립 칩 접속(플립 칩 본딩)이 개발되어 있다. 또한 근래, 카메라 일체형 VTR이나 휴대 전화 등의 베어·칩과 대략 동일한 치수의 소형 패키지, 이른 바 CSP(칩 사이즈／스케일·패키지)를 탑재한 휴대 기기가 잇달아 등장하고 있다. 이와 같은 사정에서, CSP에 대한 시장 요구가 본격화되고, 이로 인하여 최근 CSP의 개발이 급속하게 진행되고 있다.
다음에, 도 4를 참조하여 CSP 반도체 패키지의 종래의 제조 방법의 일 예로서, 플립 칩 실장 BGA(볼 그리드 어레이)의 제조 방법의 예에 대하여 개략적으로 설명한다. 그리고, 이 종래 예에서는, 1개의 반도체 패키지에 주목하여 설명한다. 그러므로, 이 종래 예에서는 다이싱 공정의 설명을 생략한다.
종래 예에서는, 먼저 수지의 기재(基材)(1a)의 양면에 동박(銅箔)(6)이 형성된 회로 기판(1)에 스루홀(2)을 형성한다. 다음에, 이 회로 기판(1)의 양면에 무전해 동 도금 및 전해 동 도금에 의하여 동 도금층(미도시)을 형성한다. 그리고, 이 동 도금층은 스루홀의 내벽면 상에도 형성된다.
계속해서, 회로 기판(1)의 양면의 동 도금층을 도금 레지스트(미도시)로 라미네이트한다. 또한, 이 도금 레지스트를 순차로 노광 및 현상하여 패턴 마스크(미도시)를 형성한다. 그후, 이 패턴 마스크를 통하여 동 도금층에 대하여 에칭액을 이용한 패턴 에칭을 행한다. 이 패턴 에칭에 의하여 회로 기판(1)의 상면 측에는 복수 개 분배 배열한 IC 접속용의 전극으로서의 본딩 패턴(3)이 형성된다. 또, 이 패턴 에칭에 의하여 회로 기판(1)의 저면 측에는 매트릭스형으로 배치된 패드 전극(4)이 형성된다.
계속해서, 솔더 레지스트 처리를 행하여 집합 회로 기판(100)의 저면 측에 레지스트막(미도시)을 형성한다. 이 레지스트막은, 납땜 가능한 영역인 패드 전극(4)을 노출시키기 위한 개구부를 가진다. 이 레지스트막을 형성함으로써 회로 기판(1)의 저면은 평탄하게 된다. 이와 같이 하여, 저면에 다수의 동일 형상을 한 납땜 가능한 영역이 매트릭스형으로 배치된 회로 기판(1)이 완성된다(도 4의 (a)).
그리고, 도 4의 (c), (d)∼(g)에서는 패드 전극(4)의 도시를 생략한다.
다음에, 회로 기판(1)의 패드 전극 상에 땜납 볼(9)을 고정한다. 여기에서는, 도 4의 (b)에 도시한 바와 같이 땜납 볼(9)에 플럭스(flux)(12)를 도포한다. 그리고, 플럭스(12)가 도포된 땜납 볼(9)을 패드 전극 상에 플럭스(12)에 의하여 임시 고정한다(도 4의 (c)).
그리고, 땜납 볼의 조성은 중량%로 표시하면, 납(Pb)：60%, 주석(Sn)：40%이다. 다음에, 이 조성의 땜납을 「6／4 땜납」으로 표기한다.
다음에, IC 칩(5)에 플립 칩 접속용의 땜납 범프(7)를 형성한다. 또한, 이 땜납 범프(7)에 플럭스(12)를 도포한다(도 4의 (d)).
다음에, 땜납 볼(9)을 임시 고정한 IC 칩(5)을 회로 기판(1) 상에 탑재한다. 이때, IC 칩(5)의 땜납 범프(7)를 회로 기판(1)의 본딩 패드(3) 상에 위치시킨다. 이 탑재에 의하여, IC 칩(5)은 땜납 범프(7)에 도포한 플럭스(12)에 의하여 회로 기판(1)에 임시 고정된다(도 4의 (e)).
계속해서, 회로 기판(1) 및 IC 칩(5)을 가열로 속에서 210℃∼230℃의 온도로 가열함으로써 리플로를 행한다. 이 리플로에 의하여 땜납 볼(9)에 도포된 플럭스(12)는 땜납 볼(9)과 용융되어 땜납 볼 전극(10)이 형성된다. 또, 이 리플로에 의하여, 땜납 범프(7)에 도포된 플럭스(12)는 땜납 범프(7)와 용융된다. 그 결과, 땜납 범프(7) 및 본딩 패드(3)를 통하여 IC 칩(5)은 회로 기판(1)에 플립 칩 접속된다(도 4의 (f)).
다음에, 수지 밀봉 공정에서는, 회로 기판(1)에 실장된 IC 칩(5)을 보호하기 위하여 IC 칩(5)을 사이드 몰드한다. 이때, IC 칩(5)의 상면을 노출시킴으로써 IC 칩(5)의 열 방산성(熱放散性)을 확보한다(도 4의 (g)).
이와 같이 하여, 플립 칩·캐비티 업 BGA(20)가 완성된다.
그런데, 근래 소형 휴대 기기를 보다 소형화하려는 요구에 따라, 반도체 패키지의 소형화가 급선무로 되는 동시에, 반도체 패키지를 저가로 제조하는 것이 요청되고 있다. 이에 따라서, IC 칩보다 큰 회로 기판의 점유 면적을 좁게 하여 IC 칩의 점유 면적에 가깝게 하려는 시도가 이루어지고 있다.
그러나, 회로 기판의 점유 면적을 IC 칩의 점유 면적과 동등하게 하면, 회로 기판에 IC 칩을 실장할 때의 제조대(製造代)가 없어진다는 문제가 있었다.
또한, 회로 기판의 점유 면적을 IC 칩의 점유 면적과 동등하게 하면, 회로 기판에 실장된 IC 칩끼리의 간격이 거의 없어진다. 그 결과, IC 칩끼리의 간극으로부터 IC 칩과 회로 기판 사이로 밀봉 수지를 주입하는 것이 곤란하다는 문제가 있었다.
따라서, 본 발명에 관한 반도체 패키지 및 그 제조 방법은, 전술한 문제를 감안하여 신뢰성 및 생산성이 우수한, 저가이고 소형의 반도체 패키지 및 그 제조 방법의 제공을 목적으로 한다.
본 발명은 소형의 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, IC 칩에 회로 기판을 플립 칩 접속에 의하여 실장(實裝)한, IC 칩 사이즈의 반도체 패키지 및 그 제조 방법에 관한 것이다.
도 1은 본 발명의 제1 실시형태에 관한, 반도체 패키지의 구조를 설명하기 위한 단면도.
도 2는 본 발명의 제1 실시형태에 관한, 반도체 패키지를 구성하는 회로 기판의 구조를 설명하기 위한 요부 단면도.
도 3의 (a)∼(e)는 본 발명의 제2 실시형태에 관한, 반도체 패키지의 제조 방법을 설명하기 위한 도면으로, (a)는 땜납 범프 형성 공정을 설명하기 위한 도면이고, (b)는 본딩 공정을 설명하기 위한 도면이고, (c)는 수지 밀봉 공정을 설명하기 위한 도면이고, (d)는 다이싱 공정을 설명하기 위한 도면이고, (e)는 제조된 반도체 패키지를 설명하기 위한 도면.
도 4의 (a)∼(g)는, 종래의 반도체 패키지의 제조 방법을 설명하기 위한 공정도.
도 5의 (a)는 본 발명의 제3 실시형태에 관한, 반도체 패키지의 구조를 설명하기 위한 단면도이고, 도 5의 (b) 및 (c)는 본 발명의 제3 실시형태에 관한, 반도체 패키지를 구성하는 회로 기판의 구조를 설명하기 위한 요부 단면도.
도 6은 본 발명의 제3 실시형태에 관한, 반도체 패키지의 구조를 설명하기 위한 요부 단면도.
본 발명의 반도체 패키지에 의하면, 서로 플립 칩 접속된 IC 칩과 회로 기판을 구비한 반도체 패키지에 있어서, 회로 기판의 점유 면적이 IC 칩의 점유 면적보다 작게 되어 있다.
이와 같이, 본 발명의 반도체 패키지에 의하면, IC 칩의 크기에 따라 반도체 패키지의 크기가 결정된다. 이에 대하여, 종래의 반도체 패키지에서는, IC 칩보다 큰 회로 기판의 크기에 따라 반도체 패키지의 크기가 결정되고 있었다. 따라서, 본 발명에 의하면, 종래보다 반도체 패키지를 소형화할 수 있다.
또, 본 발명의 반도체 패키지의 제조 방법에 의하면, 서로 플립 칩 접속된 IC 칩과 회로 기판을 구비한 반도체 패키지를 제조함에 있어서,
웨이퍼에 형성된 복수의 IC 칩에 각각 땜납 범프를 형성하는 땜납 범프 형성 공정과,
IC 칩의 각각에 개개의 IC 칩의 점유 면적보다 점유 면적이 작은 회로 기판을 땜납 범프를 통하여 플립 칩 접속하는 본딩 공정과,
웨이퍼와 회로 기판 사이를 밀봉 수지에 의하여 수지 밀봉하는 수지 밀봉 공정과,
웨이퍼를 다이싱에 의하여 개개의 IC 칩으로 절단함으로써 반도체 패키지를 형성하는 다이싱 공정
을 포함한다.
이와 같이, 본 발명에 관한 반도체 패키지의 제조 방법에 의하면, 웨이퍼에 형성된 각 IC 칩에 IC 칩보다 작은 회로 기판을 각각 플립 칩 접속한다. 플립 칩 접속 시에는 웨이퍼의 에지 부분을 제조대로서 이용할 수 있다. 그러므로, 플립 칩 접속에 있어서 회로 기판 측에 제조대를 설치할 필요가 없다.
또한, 회로 기판을 IC 칩보다 작게 했으므로, 웨이퍼의 각 IC 칩에 실장된 회로 기판끼리의 사이에 극간을 형성할 수 있다. 그 결과, 회로 기판끼리의 사이로부터, IC 칩과 회로 기판 사이로 밀봉 수지를 용이하게 주입할 수 있다.
또, 밀봉 수지의 주입이 용이하게 되므로, 밀봉 불량의 발생을 억제할 수 있다. 그 결과, 제조된 반도체 패키지의 신뢰성을 향상시킬 수 있다.
또, 밀봉 불량의 발생을 억제함으로써, 원료에 대한 제품의 비율을 향상시킬 수 있다. 그 결과, 반도체 패키지의 제조 코스트를 억제하여 그 가격을 저가로 하는 데 기여할 수 있다.
또, 회로 기판의 크기를 IC 칩보다 작게 했으므로, 집합 회로 기판으로부터 얻는 단위 면적당의 회로 기판 수를 종래보다 증가시킬 수 있다. 그 결과, 반도체 패키지의 제조 코스트를 억제할 수 있다. 그 결과, 반도체 패키지의 가격을 저가로 할 수 있다.
따라서, 본 발명에 관한 반도체 패키지의 제조 방법에 의하면, 신뢰성 및 생산성이 우수하며, 저가이고 소형인 반도체 패키지를 제공할 수 있다.
다음에, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다.
그리고, 참조하는 도면은 본 발명을 이해할 수 있을 정도로 각 구성성분의 크기, 형상 및 배치 관계를 개략적으로 도시한 것에 지나지 않는다. 따라서, 본 발명은 도시한 예에만 한정되지 않는다.
[제1 실시형태]
먼저, 도 1을 참조하여 본 발명의 반도체 패키지의 실시형태에 대하여 설명한다. 도 1은 제1 실시형태에 관한 반도체 패키지의 구조를 설명하기 위한 단면도이다.
도 1에 도시한 바와 같이, 본 실시형태의 반도체 패키지(20)는 IC 칩(5)과 회로 기판(1)에 의하여 구성되어 있다. 이 IC 칩(5)과 회로 기판(1)은 땜납 범프(7)를 통하여 서로 플립 칩 접속되어 있다. 그리고, 회로 기판(1)의 점유 면적은 IC 칩(5)의 점유 면적보다 좁게 되어 있다.
그리고, 도 1에서는 IC 칩(5)의 내부 구조의 도시를 일부 생략하고 있다.
이와 같이, 회로 기판(1)의 외형 치수가 IC 칩(5)의 외형 치수보다 작게 되어 있으므로, 반도체 패키지의 크기는 IC 칩(5)의 크기에 따라 결정된다. 그러므로, IC 칩보다 큰 회로 기판에 IC 칩을 실장하고 있던 종래의 반도체 패키지에 비하여 반도체 패키지를 소형화할 수 있다.
또, 이 반도체 패키지(20)에서는, IC 칩(5)과 회로 기판(1) 사이를 밀봉용 수지(8)에 의하여 밀봉하고 있다. 또한, 회로 기판(1)의 외주측면도 밀봉 수지(8)로 덮여 있다.
그리고, 종래의 반도체 패키지에서는, 회로 기판보다 작은 IC 칩의 외주측면이 밀봉 수지로 덮여 있었다.
여기에서, 도 2를 참조하여, 회로 기판(1)의 구조에 대하여 설명한다. 도 2는 회로 기판(1)의 요부 단면도이다. 이 회로 기판(1)은 글라스 클로스를 포함한 수지 기판을 기재(基材)로 하여 구성되어 있다. 그리고, 글라스 클로스를 함유함으로써, 회로 기판(1)의 회로의 배선 패턴의 선 폭을 가늘게 할 수 있다. 그 결과, 배선 패턴을 고밀도화할 수 있다. 또, 글라스 클로스를 함유함으로써, 작업성을 향상시킬 수도 있다.
그리고, 회로 기판(1)의 기재로서 세라믹 기판을 사용해도 된다. 세라믹 기판을 사용하면, 배선 밀도를 세밀화할 수 있다. 또, 세라믹은 선 팽창 계수가 작다. 그러므로, 세라믹 기판을 기재로 이용하면, 회로 기판(1)의 온도 변화에 의한 일그러짐의 발생을 억제할 수 있다.
또, 도 2에 도시한 바와 같이, 이 회로 기판(1)은 한 쪽의 면에 플립 칩 접속용의 본딩 패드(3)를 구비하고 있다. 이 본딩 패드(3) 상에 땜납 범프(7)가 접속된다. 또, 이 회로 기판(1)은 다른 쪽의 면에 외부 접속용 전극(10)을 구비하고 있다. 외부 접속용 전극(10)은 패드 전극(4)과 그 위에 형성된 돌기 전극으로서의 땜납 볼(9)로 구성되어 있다. 그리고, 반도체 패키지는 이 외부 접속용 전극(10)을 통하여, 예를 들면 마더 보드(미도시)에 전기적으로 접속된다. 또, 본딩 패드(3) 및 패드 전극(4)은, 모두 Ni(니켈)+Au(금) 도금층(2e)으로 형성되어 있다.
그리고, 도 1에서는 본딩 패드(3) 및 패드 전극(4)의 도시를 생략한다.
그리고, 이 회로 기판(1)은 본딩 패드(3)와 외부 접속용 전극(10)을 전기적으로 접속하기 위한 스루홀(2)을 구비하고 있다. 이 스루홀(2)의 내벽면 상에는, 동 도금층(2a)이 형성되어 있다. 또한, 이 스루홀(2)에는 수지(2b)가 충전되어 있다. 또, 수지(2b)가 충전된 스루홀의 양단은 동 도금층(2c)으로 덮여 있다. 이 동 도금층(2c)은 동 도금층(2a)과 전기적으로 접속되어 있다. 또한, 본딩 패드(3) 및 패드 전극(4)은 각각의 면에서 동 도금층(2c) 상에 형성되어 있다. 따라서, 본딩 패드(3)와 패드 전극(4)과 땜납 볼(9)로 이루어지는 돌기 전극(10)은, 전기적으로 접속되어 있다.
이와 같이, 스루홀(2)을 수지(2b)로 충전하면, 스루홀(2)의 내부로 땜납이 유입되는 것을 방지할 수 있다. 또한, 회로 기판(1)의 표면에서, 스루홀(2)의 형성위치에도 배선 패턴을 형성할 수 있다. 그러므로, 회로 기판(1)의 표면을 유효하게 이용하는 것을 도모할 수 있다.
특히, 이 실시형태에서는, 본딩 패드(3)와 돌기 전극(10)은 1대 1로 접속되어 있다. 그리고, 도 1에 도시한 바와 같이, 각 돌기 전극(10)은 각각 스루홀(2)의 형성위치 상에 설치되어 있다. 이 경우, 스루홀(2)에 수지(2b)가 충전되어 있기 때문에, 돌기 전극(10)이 스루홀(2) 내로 함몰하는 것을 방지할 수 있다. 그러므로, 돌기 전극(10)의 높이의 정밀도를 확보할 수 있다.
[제2 실시형태]
다음에, 도 3을 참조하여 제2 실시형태에 관한 반도체 패키지의 제조 방법에 대하여 설명한다. 그리고, 도 3의 (a)∼(e)에서는, 도면의 우측에 상면도를 각각 나타내고, 각 상면도의 좌측에 그 상면도의 A-A 선에 따른 절단면에서의 단면도를 각각 나타낸다. 또, 도 3에서는 편의상 1매의 웨이퍼로부터 반도체 패키지(20)를 4개 얻는 예를 나타낸다.
제2 실시형태에서는, 땜납 범프 형성 공정, 본딩 공정, 수지 밀봉 공정 및 다이싱 공정을 순차로 거쳐 서로 플립 칩 접속된 IC 칩과 회로 기판을 구비한 반도체패키지를 제조한다.
〈땜납 범프 형성 공정〉
먼저, 땜납 범프 형성 공정에서는, 웨이퍼(11)에 형성된 복수의 IC 칩(5)에 각각 땜납 범프(7)를 형성한다(도 3의 (a)). 이 땜납 범프(7)는 6／4 땜납을 재료로 한다. 또, 땜납 범프(7)는 IC 칩(5)의 표면에 형성된 패드 전극(미도시) 상에 형성된다.
이 땜납 범프(7)의 형성에 있어서는, 예를 들면 스태드 범프 방식, 볼 범프 방식 및 도금 범프 방식 등의 방법을 이용하면 된다. 이러한 방법 중, 도금 범프 방식은 패드 전극간의 좁은 배열로 범프를 형성하는 것이 가능하다. 그러므로, 도금 범프 방식은 IC 칩의 소형화에 특히 유효하다.
〈본딩 공정〉
다음에, 본딩 공정에서는, 웨이퍼(11)에 형성된 IC 칩(5)의 각각에 개개의 IC 칩(5)의 점유 면적보다 점유 면적이 좁은 회로 기판(1)을 1개씩 땜납 범프(7)를 통하여 플립 칩 접속한다(도 3의 (b)). 플립 칩 접속에 있어서는, 먼저 IC 칩(5) 상에 회로 기판(1)을 탑재한다. 이때, 회로 기판(1)의 플럭스가 도포된 본딩 패드(도 3에서는 미도시) 상에 땜납 범프(7)가 위치하도록 한다. 그리고, 땜납 리플로에 의하여 플럭스를 용융하여 땜납 패드와 일체화시킴으로써 회로 기판(1)을 IC 칩(5)에 고정한다.
그리고, 이 본딩 공정에서, 웨이퍼(11) 중의 IC 칩(5)의 비형성영역(5a)은 제조대로서 이용할 수 있다.
여기에서, 회로 기판(1)의 형성 방법의 예에 대하여 설명한다. 도 2에 도시한 회로 기판(1)의 형성에 있어서는, 먼저 NC(수치 제어) 구멍 형성 가공에 의하여 집합 회로 기판의 기재(1a)에 스루홀(2)을 형성한다. 다음에, 이 기재(1a)의 양면에 무전해 동 도금 및 전해 동 도금에 의하여 동 도금층(2a)을 형성한다. 그리고, 이 동 도금층(2a)은 스루홀(2)의 내벽면 상에도 형성된다.
다음에, 스루홀(2)을 수지(2b)로 충전한다. 다음에, 수지(2b)가 충전된 스루홀(2)의 양단에 무전해 동 도금 및 전해 동 도금에 의하여 동 도금층(2c)을 형성한다. 이 동 도금층(2c)은 동 도금층(2a)과 전기적으로 접속되어 있다.
계속해서, 도금 레지스트(미도시)로 라미네이트한다. 또한, 이 도금 레지스트를 노광 및 현상하여 패턴 마스크(미도시)를 형성한다. 그후, 이 패턴 마스크를 통하여 동 도금층에 대하여 에칭액을 이용한 패턴 에칭을 행한다. 이 패턴 에칭에 의하여 회로 기판(1)의 상면 측에 복수 개 분배 배열한 IC 접속용의 전극으로서의 본딩 패턴(3)을 패터닝한다. 또, 이 패턴 에칭에 의하여 회로 기판(1)의 저면 측에는 매트릭스형으로 배치된 패드 전극(4)을 패터닝한다.
계속해서, 솔더 레지스트 처리를 행하여, 본딩 패턴(3) 및 패드 전극(4)의 영역에 각각 개구부를 가지는 레지스트막(2d)을 형성한다. 이러한 개구부는 매트릭스형상으로 배치되어 있다.
다음에, 레지스트막(2d)의 각 개구부에, Ni+Au 도금층(2e)을 형성함으로써 본딩 패턴(3) 및 패드 전극(4)을 형성한다. 그리고, 이 패드 전극(4) 상에 플럭스로 땜납 볼(9)을 임시 고정한다.
이 땜납 볼(9)은 6／4 땜납을 재료로 하고 있다. 따라서, 리플로 공정에서 플럭스가 녹아 땜납 범프(7)가 고정될 때, 이 땜납 볼(9)도 패드 전극(4)에 고정되어 돌기 전극(10)이 형성된다.
〈수지 밀봉 공정〉
다음에, 수지 밀봉 공정에서는, 웨이퍼(11)와 회로 기판(1) 사이를 밀봉 수지에 의하여 수지 밀봉한다(도 3의 (c)). 수지 밀봉에 있어서는, 열 경화성의 수지를 회로 기판(1)끼리의 사이로부터 주입하여, 웨이퍼(11)에 형성된 IC 칩(5)과 회로 기판(1) 사이를 수지 밀봉한다. 또한, 인접한 회로 기판(1)끼리의 사이도 수지 밀봉한다. 이 수지 밀봉에 의하여 각 회로 기판(1)이 웨이퍼(11)에 고정된다.
〈다이싱 공정〉
다음에, 다이싱 공정에서는, 웨이퍼(11)를 다이싱에 의하여 개개의 IC 칩(5)으로 절단한다(도 3의 (d)). 다이싱에서는, 웨이퍼(11)를 접착제 또는 양면 테이프로 된 고정수단으로 지그(jig)(미도시)에 고정한다. 다음에, 다이싱 소를 비롯한 절삭(切削)수단으로, 서로 직교하는 X방향 및 Y방향의 다이싱 라인(스트리트 라인)(17)을 따라 절삭한다.
그리고, 이 다이싱 시에, 회로 기판(1)끼리의 사이에 봉입(封入)되어 있던 밀봉 수지(8)도 웨이퍼(11)와 함께 절삭된다. 따라서, 이 다이싱에 의하여 밀봉 수지(8)의 절단면이 형성된다.
계속해서, 절삭된 웨이퍼(11)를 개개의 IC 칩(5)마다 분할한다. 또한, 용해액 등을 이용하여 각 IC 칩(5)을 지그로부터 박리한다. 이와 같이 하여 반도체 패키지(20)가 얻어진다(도 3의 (e)).
[제3 실시형태]
다음에, 도 5의 (a)∼(c)를 참조하여, 제3 실시형태로서 본 발명의 반도체 패키지의 일 예에 대하여 설명한다.
도 5의 (a)에 도시한 바와 같이, 본 실시형태의 반도체 패키지(20a)는 IC 칩(5)과 회로 기판(1)에 의하여 구성되어 있다. 이 IC 칩(5)과 회로 기판(1)은 땜납 범프(7)를 통하여 서로 플립 칩 접속되어 있다. 그리고, 제3 실시형태의 반도체 패키지(20a)에서도, 회로 기판(1)의 점유 면적이 IC 칩(5)의 점유 면적보다 좁게 되어 있다.
이와 같은 구조의 반도체 패캐지(20a)는 땜납 범프(7)를 형성한 IC 칩(5)에 회로 기판(인터포저 기판)(1)을 실장하여 형성한다.
이를 위하여, 먼저 IC 칩(5)의 표면에 패드 전극(18)을 형성한다. 이 패드 전극(18)은 1mm 이하의 피치이고 또한 5행 5열의 그리드형으로 배열하여 형성된다. 계속해서, 각 패드 전극(18) 상에 땜납 범프(7)를 형성한다.
한편, 회로 기판(1)을 구성하는 기재(1a)에는, 도 5의 (b)에 도시한 바와 같이 스루홀(디바이스홀)(2)을 형성한다. 스루홀(2)은 레이저 가공 또는 프레스 가공에 의하여 기재(1a)에 홀을 뚫어 형성한다. 또, 이러한 스루홀(2)은 IC 칩(5) 상의 패드 전극(18)과 마찬가지로, 1mm 이하의 피치로, 또한 5행 5열의 그리드형으로 배열하여 형성된다.
또한, 도 5의 (b)에 도시한 바와 같이, 기재(1a)의 한 쪽의 표면의 각 스루홀(2)의 개구부를 막도록 본딩 패드(3)를 형성한다. 이 상태를 기재(1a)의 다른 쪽의 표면 측으로부터 보면, 스루홀(2)의 저면에 본딩 패드(3)가 노출되어 있다.
계속해서, 본딩 패드(3)가 형성된 기재(1a)의 한 쪽의 표면 상에 레지스트막(2d)을 형성한다. 이 레지스트막(2d)은 본딩 패드(3) 상에 개구부를 가진다. 따라서, 이 상태를 기재(1a)의 한 쪽의 면 측으로부터 보면, 레지스트막(2d)의 개구부에 본딩 패드(3)가 노출되어 있다.
다음에, 도 5의 (c)에 도시한 바와 같이 기재(1a)의 다른 쪽의 면 측으로부터 납땜 페이스트를 인쇄 및 용융함으로써 스루홀(2)에 땜납(19)을 충전한다. 계속해서, 도 5의 (c)에 도시한 바와 같이 스루홀(2)에 충전된 땜납(19)에 땜납 볼(9)을 용융하여 접착함으로써 외부 접속용 전극(10)을 형성한다. 이와 같이, 스루홀(2)에 땜납(19)을 충전함으로써 스루홀(2) 내부에 불필요한 공간을 남기지 않고 외부 접속용 전극(10)을 형성할 수 있다.
그리고, 외부 접속용 전극(10)이 형성된 회로 기판(1)에 IC 칩(5)을 플립 칩 접속한다. 플립 칩 접속에서는, 회로 기판(1)의 각 본딩 패드(3)에 IC 칩(5)의 각 땜납 범프(7)를 각각 접속한다. 또한, IC 칩(5)과 회로 기판(1) 사이를 밀봉 수지(8)로 수지 밀봉한다. 이와 같은 공정을 거쳐 반도체 패키지(20a)가 얻어진다.
또한, 이 반도체 패키지(20a)는 외부 접속용 전극(10)을 통하여, 예를 들면 마더 보드(미도시)에 실장된다.
또, 이 실시형태에서는, 회로 기판(20a)에서 외부 접속용 전극(10)과 본딩 패드(3)를 스루홀(2)을 통하여 접속하고 있다. 그러므로, 회로 기판(20a)의 한 쪽의 표면에는 본딩 패드(3) 이외의 배선 패턴을 설치할 필요가 없다. 그 결과, 배선 패턴이 설치된 회로 기판을 이용하는 경우보다 본딩 패드(3)의 피치를 짧게 할 수 있다. 그 결과, 반도체 패키지를 소형화할 수 있다.
또한, 이 실시형태에서는, 회로 기판(20a)의 다른 쪽의 표면에도 외부 접속용 전극(10) 이외의 배선 패턴을 설치할 필요가 없다. 그 결과, 배선 패턴이 설치된 회로 기판을 이용하는 경우보다 외부 접속용 전극(10)의 피치를 짧게 할 수 있다. 예를 들면, 외부 접속용 전극(10)의 피치를 1mm 이하로 설정한 채 외부 접속용 전극(10)의 수를 증가시킬 수 있다. 이때, 배선 패턴이 있는 경우에는, 외부 접속용 전극의 수를 증가시키면 배선 패턴의 점유 면적도 증가하기 때문에, 외부 접속용 전극의 피치를 1mm 이하로 설정하는 것이 곤란하다.
[제4 실시형태]
다음에, 도 6을 참조하여, 제4 실시형태로서 본 발명의 반도체 패키지의 일 예에 대하여 설명한다. 도 6은 제4 실시형태의 반도체 패키지(20b)의 요부 단면도이다. 또, 제5 실시형태와 동일한 구성 성분에는 동일한 부호를 부여하여 그 상세한 설명을 생략한다.
도 6에 도시한 바와 같이, 본 실시형태의 반도체 패키지(20b)는 회로 기판(1)의 기재(1a)의 한 쪽의 표면(즉, IC 칩(5)이 플립 칩 접속되는 측의 표면)에 본딩 패드를 설치하는 대신, 기재(1a)의 다른 쪽의 표면에 패드 전극(4)을 배설하고 있다. 이 패드 전극(4)은 기재(1a)의 다른 쪽의 표면 측의 스루홀(2)의 개구부를 막도록 배설되어 있다. 그리고, 이 패드 전극(4) 상에, 땜납 볼(9)을 접속하고 있다. 따라서, 이 패드 전극(4)과 땜납 볼(9)에 의하여 외부 접속 전극(10)이 구성된다.
또, 스루홀(2)에는 기재(1a)의 한 쪽의 표면 측으로부터 땜납(19)이 충전되어 있다. 그리고, IC 칩(5)에 회로 기판(1)을 플립 칩 실장할 때는, 이 땜납(19)과 칩(5)의 땜납 범프(7)를 접속하여 일체화한다.
그런데, 이 편면(片面)으로 된 기판인 회로 기판(1)의 한 쪽의 표면 측에는, 스루홀(2)에 노출된 땜납(19) 이외에는 배선 패턴은 형성되어 있지 않다. 따라서, 기재(1a)의 한 쪽의 표면 측에 레지스트막을 형성할 필요는 없다. 또, 기재(1b)의 다른 쪽의 표면 측에도 레지스트막을 형성할 필요는 없다.
이상과 같이, 본 발명에 관한 반도체 패키지 및 그 제조 방법은 카메라 일체형 VTR이나 소형 휴대 기기 등에 탑재되는 신뢰성 및 생산성이 우수한 반도체 패키지 및 그 제조 방법으로서 적합하다.

Claims (16)

  1. 서로 플립 칩 접속된 IC 칩과 회로 기판을 구비한 반도체 패키지에 있어서,
    상기 회로 기판의 점유 면적이 상기 IC 칩의 점유 면적보다 좁은 것을 특징으로
    하는 반도체 패키지.
  2. 제1항에 있어서, 상기 IC 칩과 상기 회로 기판 사이를 밀봉용 수지로 밀봉한 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서, 상기 회로 기판의 외주측면을 상기 밀봉 수지로 덮은 것을 특징으로 하는 반도체 패키지.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 회로 기판이 제1 주표면에 플립 칩 접속용의 본딩 패드를 구비하고, 제2 주표면에 외부 접속용 전극을 구비하며, 상기 본딩 패드와 상기 외부 접속용 전극을 전기적으로 접속하기 위한 스루홀을 구비하는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서, 상기 스루홀에 수지를 충전한 것을 특징으로 하는 반도체 패키지.
  6. 제4항 또는 제5항에 있어서, 상기 스루홀의 내벽면 상에 도전성(導電性) 도금층을 형성하는 것을 특징으로 하는 반도체 패키지.
  7. 제5항에 있어서, 상기 수지가 도전성 수지인 것을 특징으로 하는 반도체 패키지.
  8. 제4항 내지 제7항 중 어느 한 항에 있어서, 상기 외부 접속용 전극 각각을 상기 제2 주표면 중 상기 스루홀 형성 위치에 배설한 것을 특징으로 하는 반도체 패키지.
  9. 제4항 내지 제8항 중 어느 한 항에 있어서, 상기 외부 접속용 전극이 돌기 전극인 것을 특징으로 하는 반도체 패키지.
  10. 제9항에 있어서, 상기 돌기 전극이 땜납 볼인 것을 특징으로 하는 반도체 패키지.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 IC 칩과 상기 회로 기판을 땜납 범프를 통하여 플립 칩 접속하는 것을 특징으로 하는 반도체 패키지.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 회로 기판이 글라스 크로스를 함유한 수지 기판을 기재(基材)로 하는 것을 특징으로 하는 반도체 패키지.
  13. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 회로 기판이 세라믹 기판을 기재로 하는 것을 특징으로 하는 반도체 패키지.
  14. 서로 플립 칩 접속된 IC 칩과 회로 기판을 구비한 반도체 패키지를 제조하는 방법에 있어서,
    웨이퍼에 형성된 복수의 IC 칩에 각각 땜납 범프를 형성하는 땜납 범프 형성 공정과,
    상기 IC 칩의 각각에 개개의 IC 칩의 점유 면적보다 점유 면적이 좁은 회로 기판을 상기 땜납 범프를 통하여 플립 칩 접속하는 본딩 공정과,
    웨이퍼와 상기 회로 기판 사이를 밀봉 수지로 수지 밀봉하는 수지 밀봉 공정과,
    상기 웨이퍼를 다이싱에 의하여 개개의 상기 IC 칩으로 절단함으로써 상기 반도체 패키지를형성하는 다이싱 공정
    을 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  15. 제14항에 있어서, 상기 수지 밀봉 공정에서 인접한 상기 회로 기판끼리 사이를 수지 밀봉하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  16. 제14항 또는 제15항에 있어서, 상기 다이싱 공정에서 상기 웨이퍼를 다이싱할 때, 상기 밀봉 수지의 절단면을 형성하는 것을 특징으로 하는 반도체 패키지 제조 방법.
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