JP3838530B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3838530B2 JP3838530B2 JP30925897A JP30925897A JP3838530B2 JP 3838530 B2 JP3838530 B2 JP 3838530B2 JP 30925897 A JP30925897 A JP 30925897A JP 30925897 A JP30925897 A JP 30925897A JP 3838530 B2 JP3838530 B2 JP 3838530B2
- Authority
- JP
- Japan
- Prior art keywords
- solder
- conductive
- via hole
- insulating substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
- H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、接続端子として導電性ボールを備えたＢＧＡ型の半導体装置及びその製造方法に関し、特に、導電性ボールを半導体パッケージに実装する技術に関するものである。
【０００２】
【従来の技術】
近年のパーソナルコンピュータや携帯型通信機器の小型化、高性能化の要求に伴い、それらに実装されるＣＰＵ(中央処理装置)、半導体メモリ、ＤＳＰ(Digital Signal Processor)その他の半導体装置の小型化、高集積化の要求が高まっている。半導体装置の高集積化に伴い、半導体パッケージから引き出される接続端子の数は増加し、装置の小型化の要求と相俟って、ＱＦＰ(Quad Flat Package)など、リードフレームを用いた従来の半導体パッケージの狭ピッチ化は既に限界に来ている。
【０００３】
上記ＱＦＰなど従来型のパッケージに代わるものとして、ＢＧＡ(Ball Grid Array)型の半導体パッケージがある。ＢＧＡは、接続端子としてはんだバンプをパッケージ底面に二次元的に配置した構造の半導体装置である。ＢＧＡは、接続端子を増やすことが容易で、また一般に内部配線の引き回し経路も短くなるので高速化の面でも優れたパッケージ構造である。このことから最近では、上記小型化、高性能化が要求される機器においては、ＱＦＰからＢＧＡの移行が急速に進展している。
【０００４】
現在、ＢＧＡにおいてはんだバンプをパッケージ底面に形成する方法として、予め作っておいたはんだボールをパッケージ上に移載し、溶融して接合する方法が主流である。図８は従来のこの方法によるバンプ形成の一例を示している。半導体装置の絶縁基板２０上に形成された導体パターン２１上に、フラックス(融剤)２２を塗布し、その上に用意されたはんだボール２３を移載する。この状態で一括リフローを行ない、導体パターン２１とはんだボール２３とを接合する。または、図９のようにはんだボール２３にフラックス２２を転写した状態で、これを導体パターン２１上に移載してリフローする方法もある。
【０００５】
上記方法ははんだボールの実装面側に導体パターンが形成された半導体装置においては有効である。しかし、はんだボールの実装面と反対側の面に上記導体パターンを備えた構造の半導体装置の場合には必ずしも有効には機能しない。このような場合、導体パターンとはんだボールとは、絶縁基板に形成したビアホールを介して接合される。絶縁基板には厚みがあるので、ビアホールの径がはんだボールの径に比して小さいと、はんだボールを移載した際に、はんだボールは直接導体パターンに接触することができない。ビアホールを大きくし直接はんだボールと導体パターンが接触するように構成することもできるが、所定の基板強度を維持する必要があること、また隣接するビアホール間にも配線パターンを引き回す必要があるという観点から、ビアホールの径が大きくなり隣接するビアホールと接近することは好ましくない。
【０００６】
そのため、図１０に示すように、はんだボール２３の移載に先立って、ビアホール内にフラックスを混在したはんだペースト２４を充填し、該はんだペースト２４を介してはんだボールを導体パターン２１へ接合するという方法が取られている。
【０００７】
【発明が解決しようとする課題】
しかしながら上記方法ではんだボールの実装を行なうと、はんだのリフローを行なう工程で、はんだボールが移動し、位置ずれした状態で接合されたり、またはんだボールの接合強度が弱くなり、良好な接合が行われないということがあった。これは、はんだペースト内のフラックスが沸騰することにより発生するガスが原因と思われる。従来、はんだペーストとしてはんだボールと同じ材料の共晶はんだが用いられるが、はんだペーストははんだボールよりも体積が小さいので、その熱容量も小さく、先に溶融し始める。はんだペースト内のフラックスが沸騰してガスが発生すると、ガスははんだボールとビアホールとの隙間から外へ出ようとしてはんだボールを持ち上げる。この結果、はんだボールの位置ずれの問題や、接合不良の問題が生じる。
また、上述したようにはんだペーストが先に溶融し始めた場合、そのペーストが液状化する際に体積が減少する現象が起こる。この結果、はんだペーストの表面が不規則に落ち込むので、同様にはんだボールの位置ずれや接合不良が発生してしまう。
【０００８】
本発明の目的は、上記リフロー時におけるはんだボールの位置ずれや接合不良の問題を回避し、信頼性の高い半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、接続端子としてはんだ等の導電性ボールを備えたＢＧＡ型の半導体装置に関する。本発明の半導体装置は、第一及び第二の面を有し、上記第一の面上に導体パターンを備える絶縁基板であって、上記導体パターンの一部を上記第二の面側に露出させる複数のビアホールを備えたものを有する。半導体チップは、上記絶縁基板に実装され、上記導体パターンと電気的に接続される。接続端子としての導電性ボールは、上記ビアホール内に充填される導電性ペーストを介して上記導体パターンに接合される。ここで、導電性ペーストは、実装される導電性ボールの融点よりも高い融点を有している。なお、ここでいう融点とは、例えばその導電性ボール及び導電性ペーストの融点が範囲を持つ場合には、その範囲の高い点を指す。導電性ボールよりも高い融点の導電性ペーストを用いることにより、導電性ボールが導電性ペーストよりも先に溶融し、いくらかの時間をおいて導電性ペーストが溶融し始める。導電性ペースト内のフラックスの沸騰により発生したガスは、既に溶融した導電性ボールの中を通って、外部に放出される。
【００１０】
ここで、上記導電性ボールの融点が、略１８３℃以下であり、上記導電性ペーストの融点が、１９０℃以上のものであることが好ましい。特に、上記導電性ボールが、Sn-Pb共晶はんだ(Sn=63%、Pb=37%)であり、上記導電性ペーストが、はんだフラックスを混在したSn-Agはんだ(但し、Sn=96.5%、Ag=3.5%)であることが好ましい。もっとも、導電性ペーストは上記導電性ボールの融点よりも高い融点を持つものであれば、共晶はんだ以外のSn-Pb(スズ-鉛)、Sn-Ag-Bi-Cu(スズ-銀-ビスマス-銅)、Sn-Sb(スズ-アンチモン)等からなる合金はんだを用いても良い。
【００１１】
また本発明の半導体装置の製造方法は、第一及び第二の面を有し、上記第一の面上に導体パターンを備える絶縁基板であって、上記導体パターンの一部を上記第二の面側に露出させる複数のビアホールを備えたものを用意する工程と、上記絶縁基板上に半導体チップを実装し、上記導体パターンと上記半導体チップとを電気的に接続する工程と、上記絶縁基板の第二の面側から上記ビアホール内に、上記導電性ボールの融点よりも高い融点を有する導電性ペーストを充填する工程と、上記絶縁基板の第二の面側から上記ビアホール上に、上記導電性ボールを搭載する工程と、上記導電性ペースト及び上記導電性ボールを溶融して、上記導体パターンと上記導電性ボールとを接合する工程とを含む。
【００１２】
【発明の実施の形態】
以下、本発明の一実施形態を図面に沿って説明する。図１及び図２は、本発明をＣＳＰ(Chip Size Package)型半導体装置に適用した一実施形態を示している。半導体装置１は、半導体チップ２よりも平面的に一回り大きい絶縁基板３を有する。絶縁基板３の表面には、多数の銅パターン４が形成されている。銅パターン４は、半導体チップ２を後述するはんだバンプ７に電気的に接続するための配線パターンであり、各銅パターン４の一端はワイヤ接続ランド４ａであり、他端はバンプ接続ランド４ｂである。一つの実施例において絶縁基板３は、12mm角、厚さ0.075mmのポリイミド樹脂製のフィルム片である。ここに、厚さ0.012mmの接着層を介して厚さ0.025mmの銅箔をラミネートし、銅パターン４を形成した。
【００１３】
半導体チップ２は、その主面、すなわち回路素子及び電極パッド２ａが形成された面を上にして、上記絶縁基板３上に実装される。半導体チップの電極パッド２ａは、導体ワイヤ５によって、銅パターンのワイヤ接続ランド４ａに接続される。なお、上記銅パターン４を形成した絶縁基板３の表面には、その全域に渡って、エポキシ系樹脂からなるはんだマスク８が塗布される。ワイヤ接続ランド４ａ上のはんだマスクを除去した後に、上記導体ワイヤ５のボンディングを行なう。半導体チップ２は、はんだマスク８の上に滴下された液状のエポキシ系樹脂からなるダイペースト９によって、絶縁基板３上に接着される。
【００１４】
上記絶縁基板３には、複数のビアホール３ａが形成されている。ビアホール３ａは、導体パターンのバンプ接続ランド４ｂの真下に位置している。その結果、バンプ接続ランド４ｂの裏面は、絶縁基板３の下面側に露出する。はんだバンプ７は、このビアホール３ａを介してバンプ接続ランド４ｂに電気的に接続される。
【００１５】
はんだバンプ７は、ビアホール３ａに充填されたはんだペースト７ａとその上に搭載されるはんだボール７ｂとを溶融し、これらを一体的にすることによって形成されたものである。はんだペースト７ａにはフラックスを混在する。ここではんだペースト７ａは、はんだボール７ｂの融点よりも高い融点を有する材料を用いる。はんだボール７ｂとして、スズ(Sn)63%、鉛(Pb)37%からなるSn-Pb共晶はんだ(融点:183℃)を用いた場合、183℃〜230℃程度の融点を有する材料を用いるのが好適である。例えば、Sn-Ag共晶はんだ(但し、Sn/Ag=96.5/3.5%、融点:221℃)、Sn-Pb(但し、Sn/Pb=80/20、融点:183〜202)、Sn-Ag-Bi-Cu(スズ-銀-ビスマス-銅)、Sn-Sb(スズ-アンチモン)等からなる合金はんだを用いることができる。
【００１６】
図３は、絶縁基板３のビアホール３ａと、搭載されるはんだボール７ｂとの対応関係の一例を示した図である。図に示すようにはんだボール７ｂがビアホール３ａの縁に接触された状態で、はんだボール７ｂは銅パターンのバンプ接続ランド４ｂに直接接触しない。銅パターンをラミネートする接着層１０を含む絶縁基板３の厚さＴを0.087mmとし、直径Ｄ1が0.20mmのビアホール３ａに、直径Ｄ2が0.30mmの真球状のはんだボール７ｂを搭載した場合、バンプ接続ランド４ｂとはんだボール７ｂとの間に、0.052mmの隙間Ｌができる。この隙間を埋め、はんだボール７ｂをバンプ接続ランド４ｂに接合するために、はんだペースト４ａが機能する。
【００１７】
次に、図４及び図５に示した製造工程に従って、上記半導体装置１の製造方法について説明する。図４において最初に、ポリイミド製のフィルム片からなる絶縁基板３に、ビアホール３ａを形成する(工程(Ａ))。打ち抜き部材による打ち抜き加工、又はフォトリソグラフィー技術を用いて、ビアホール３ａを形成することができる。ビアホール３ａを形成した絶縁基板３の全面に、接着層を介して銅箔１１をラミネートする(工程(Ｂ))。銅箔１１の一部をフォトリソグラフィー技術を用いてエッチングし、絶縁基板３上に銅パターン４を得る(工程(Ｃ))。上記銅パターン４を形成した絶縁基板３の表面に、銅パターン４のワイヤ接続ランド４ａが形成された外周部分を除いて、はんだマスク８を塗布する(工程(Ｄ))。その後、露出した銅パターン４(ワイヤ接続ランド４ａ)に、Ni又はAuメッキを施す。
【００１８】
次に、絶縁基板３の半導体チップ２が搭載される領域に、ディスペンサ１２によって、エポキシ系樹脂からなるダイペースト９を滴下する(工程(Ｅ))。液状のダイペースト９が硬化する前に、上方より別の工程で製造した半導体チップ２を一定の圧力で押し付け、半導体チップ２を絶縁基板３上に仮固定する(工程(Ｆ))。この状態で、ヒータ等により雰囲気温度を上げて、ダイペースト９を硬化させ、絶縁基板３上に半導体チップ２を固定する。半導体チップ２の電極パッド２ａと銅パターン４のワイヤ接続ランド４ａとを、導体ワイヤ５でボンディングした後、モールド樹脂１３でチップを封止する(工程(Ｇ))。
【００１９】
このようにして製造した半導体パッケージを次工程に移し、該パッケージ上にはんだバンプを形成する。図５は本発明の方法により半導体パッケージ上にバンプを形成する工程を示したものである。図にはバンプ形成における要部が拡大して示してあり、半導体パッケージの全体が示されていないことに留意すべきである。最初に半導体パッケージの上下を反転し、ビアホール３ａが上を向くように置く(工程(Ａ))。ビアホール３ａの位置に対応して開口を有するスクリーンマスク１４を配置し、その上からスキージ１５を用いてはんだペースト７ａをビアホール３ａに充填する(工程(Ｂ))。
【００２０】
ここで、上記スクリーンマスク１４の開口サイズは、ビアホール３ａの開口サイズよりも小さいことが好ましい。実験によりスクリーンマスクの開口サイズと厚さとは、ビアホール上に実装されるはんだボール７ｂの接合強度に関する不良率に影響することが明らかにされた。図６は0.20mm径のビアホールにおける、はんだボールの接合不良率と、スクリーンマスクの径及び厚さとの関係を表すグラフである。なお、接合強度測定器を用いてはんだボールの絶縁基板に対する接合強度を測定し、140gf以下で接合が破壊したものを不良として、不良率を求めた。測定対象中、0.14mmの開口を有する50μm厚のスクリーンマスクを用いた結果がもっとも不良率が低かった。
【００２１】
別の工程で予め形成した、融点が183℃のSn-Pb共晶はんだ(Sn/Pb=63/37%)からなるはんだボール７ｂを、上記ビアホール３ａ上に移載する(工程(Ｃ))。235℃〜255℃でリフローを行ない、上記はんだペースト７ａ及びはんだボール７ｂを溶融する(工程(Ｄ))。この時、はんだボール７ｂに上方から2〜3gの荷重を加え、ビアホールに対するその位置を安定させる。リフロー中、融点の低いはんだボール７ｂが最初に溶融し始めるが、表面張力によりその球状態は維持される。雰囲気温度がはんだペーストの融点温度に達すると、ビアホール３ａ内のはんだペースト７ａが溶融を始める。はんだペースト内のフラックスがこれによって沸騰し、ガスを噴出する。噴出したガスは、既に溶融しているはんだボール７ｂの中を通って、外部に排出される。はんだボール７ｂ及びはんだペースト７ａは、これらが溶融することによって一体となり、その結果、バンプ接続ランド４ｂ上にはんだバンプ７が形成される。この時、ペースト７ａの溶融による体積減少ははんだボール７ｂの溶融の後に起こるので、体積減少による位置ずれや接合不良が発生しない。
【００２２】
以上、本発明の一実施形態を図面に沿って説明した。本発明の適用範囲が、上記実施形態において示した事項に限定されないことは明らかである。本発明においては、導電性ボールよりも高融点の導電性ペーストを用いてはんだバンプを形成する点が重要である。半導体パッケージの形態がＣＳＰであるかないか、半導体チップがパッケージ材料によって封止されているかどうか、半導体チップがワイヤボンディングされたものかフリップチップ実装されたものか、絶縁基板が可撓性のものであるか硬質のものであるか、などは本発明を限定する要素とはならない。また、導電性ペーストを用いて導電性ボールを銅パターンへ接合するものである限り、ビアホールの開口が比較的大きく、銅パターンと導電性ボールとが直接接するような構造のものであっても本発明の範囲に含まれることは明らかである。また、本発明において、上記導電性ペースト及び導電性ボールの材料として採択できるものは、実施形態に示したものに限定されない。使用されるはんだボールの材料の融点に対し、それよりも高い融点の材料をはんだペーストとして用いることができる。Sn-Pb、Sn-Agなどの二元合金、Sn-Pb-Bi、Sn-Ag-Bi、Sn-Ag-Inなどの三元合金、更に多元の合金によってはんだペーストを形成することができる。
【００２３】
【実施例】
共晶はんだ(Sn=63%、Pb=37%、融点=183℃)からなるはんだボールを実装するために、スズに他の金属を添加した数種類のはんだペーストを使用し、パッケージ不良率及びボール接合強度を測定した。その結果を図７にグラフ化して示した。グラフ横軸に、各はんだペーストを元素名、その構成比及び融点で示した。強度測定は、0.30mm径のはんだボールに対し、２種類のビアホール径(0.20mm及び0.25mm)を有する絶縁基板(基板厚:0.087mm)を用いたパッケージについて行なった。
【００２４】
接合強度測定器を用いてはんだボールの絶縁基板に対する接合強度を測定し、140gf以下で接合が破壊したものを不良とした。一つの半導体パッケージ上の全てのはんだボールに対し強度測定試験を実施し、一つのパッケージ上の0.5％以上のはんだボールが不良である場合に、パッケージ不良とした。パッケージのサンプル数を３０個とし、サンプル数に対するパッケージ不良の割合をパッケージ不良率(%)とし、図中、棒グラフで示した。0.25mm径のビアホールの場合は、充填されるはんだペーストの組成に拘わらず、パッケージの不良率は低いという結果が得られた。0.20mm径のビアホールの場合に、63/37共晶はんだの融点183℃よりも高い融点を有するはんだペースト(Sn/Pb=80/20、Sn/Ag/Bi/Cu=90/2/7.5/0.5、Sn/Pb=95/5、Sn/Ag=96.5/3.5)において、はんだペーストをはんだボールと同じ組成のSn/Pb=63/37とした場合に比して、パッケージ不良率が激減した。
【００２５】
ボール接合強度(gf)は、不良とされたはんだボールを除いたはんだボールの接合破壊点における荷重であり、図中、その平均値を折れ線グラフで示した。この結果より、63/37共晶はんだの融点よりも高い融点を有するはんだペーストを用いた場合のほうが、接合強度が高くなることが示された。
【００２６】
【発明の効果】
以上の如く本発明によれば、半導体装置に対する導電性ボールの接合が良好に行われ、半導体装置の製造歩留りが向上する。また、本発明により実装された導電性ボールの接合強度は、従来の構造で得られる接合強度よりも高く、接続信頼性が向上する。
【図面の簡単な説明】
【図１】本発明をＣＳＰ型半導体装置に適用した一実施形態の断面図である。
【図２】図１の要部を拡大して示す図である。
【図３】はんだボールとビアホールとの対応関係を示す断面図である。
【図４】図１の半導体装置の製造手順を示す工程図である。
【図５】はんだバンプを形成する手順を示す工程図である。
【図６】はんだボールの接合強度不良率と、スクリーンマスクの径及び厚さとの関係を表すグラフである。
【図７】使用するはんだペーストの種類とパッケージ不良率及びボール接合強度との関係を示すグラフである。
【図８】はんだフラックスを用いた従来のはんだボールの実装方法を示す図である。
【図９】はんだフラックスを用いた従来のはんだボールの実装方法を示す図である。
【図１０】はんだペーストを用いた従来のはんだボールの実装方法を示す図である。
【符号の説明】
１ 半導体装置
２ 半導体チップ
２ａ 電極パッド
３ 絶縁基板
３ａ ビアホール
４ 銅パターン
４ａ ワイヤ接続ランド
４ｂ バンプ接続ランド
５ 導体ワイヤ
７ はんだバンプ
７ａ はんだペースト
７ｂ はんだボール
８ はんだマスク
９ ダイペースト
１０ 接着層
１１ 銅箔
１２ ディスペンサ
１３ モールド樹脂
１４ スクリーンマスク
１５ スキージ
【発明の属する技術分野】
本発明は、接続端子として導電性ボールを備えたＢＧＡ型の半導体装置及びその製造方法に関し、特に、導電性ボールを半導体パッケージに実装する技術に関するものである。
【０００２】
【従来の技術】
近年のパーソナルコンピュータや携帯型通信機器の小型化、高性能化の要求に伴い、それらに実装されるＣＰＵ(中央処理装置)、半導体メモリ、ＤＳＰ(Digital Signal Processor)その他の半導体装置の小型化、高集積化の要求が高まっている。半導体装置の高集積化に伴い、半導体パッケージから引き出される接続端子の数は増加し、装置の小型化の要求と相俟って、ＱＦＰ(Quad Flat Package)など、リードフレームを用いた従来の半導体パッケージの狭ピッチ化は既に限界に来ている。
【０００３】
上記ＱＦＰなど従来型のパッケージに代わるものとして、ＢＧＡ(Ball Grid Array)型の半導体パッケージがある。ＢＧＡは、接続端子としてはんだバンプをパッケージ底面に二次元的に配置した構造の半導体装置である。ＢＧＡは、接続端子を増やすことが容易で、また一般に内部配線の引き回し経路も短くなるので高速化の面でも優れたパッケージ構造である。このことから最近では、上記小型化、高性能化が要求される機器においては、ＱＦＰからＢＧＡの移行が急速に進展している。
【０００４】
現在、ＢＧＡにおいてはんだバンプをパッケージ底面に形成する方法として、予め作っておいたはんだボールをパッケージ上に移載し、溶融して接合する方法が主流である。図８は従来のこの方法によるバンプ形成の一例を示している。半導体装置の絶縁基板２０上に形成された導体パターン２１上に、フラックス(融剤)２２を塗布し、その上に用意されたはんだボール２３を移載する。この状態で一括リフローを行ない、導体パターン２１とはんだボール２３とを接合する。または、図９のようにはんだボール２３にフラックス２２を転写した状態で、これを導体パターン２１上に移載してリフローする方法もある。
【０００５】
上記方法ははんだボールの実装面側に導体パターンが形成された半導体装置においては有効である。しかし、はんだボールの実装面と反対側の面に上記導体パターンを備えた構造の半導体装置の場合には必ずしも有効には機能しない。このような場合、導体パターンとはんだボールとは、絶縁基板に形成したビアホールを介して接合される。絶縁基板には厚みがあるので、ビアホールの径がはんだボールの径に比して小さいと、はんだボールを移載した際に、はんだボールは直接導体パターンに接触することができない。ビアホールを大きくし直接はんだボールと導体パターンが接触するように構成することもできるが、所定の基板強度を維持する必要があること、また隣接するビアホール間にも配線パターンを引き回す必要があるという観点から、ビアホールの径が大きくなり隣接するビアホールと接近することは好ましくない。
【０００６】
そのため、図１０に示すように、はんだボール２３の移載に先立って、ビアホール内にフラックスを混在したはんだペースト２４を充填し、該はんだペースト２４を介してはんだボールを導体パターン２１へ接合するという方法が取られている。
【０００７】
【発明が解決しようとする課題】
しかしながら上記方法ではんだボールの実装を行なうと、はんだのリフローを行なう工程で、はんだボールが移動し、位置ずれした状態で接合されたり、またはんだボールの接合強度が弱くなり、良好な接合が行われないということがあった。これは、はんだペースト内のフラックスが沸騰することにより発生するガスが原因と思われる。従来、はんだペーストとしてはんだボールと同じ材料の共晶はんだが用いられるが、はんだペーストははんだボールよりも体積が小さいので、その熱容量も小さく、先に溶融し始める。はんだペースト内のフラックスが沸騰してガスが発生すると、ガスははんだボールとビアホールとの隙間から外へ出ようとしてはんだボールを持ち上げる。この結果、はんだボールの位置ずれの問題や、接合不良の問題が生じる。
また、上述したようにはんだペーストが先に溶融し始めた場合、そのペーストが液状化する際に体積が減少する現象が起こる。この結果、はんだペーストの表面が不規則に落ち込むので、同様にはんだボールの位置ずれや接合不良が発生してしまう。
【０００８】
本発明の目的は、上記リフロー時におけるはんだボールの位置ずれや接合不良の問題を回避し、信頼性の高い半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、接続端子としてはんだ等の導電性ボールを備えたＢＧＡ型の半導体装置に関する。本発明の半導体装置は、第一及び第二の面を有し、上記第一の面上に導体パターンを備える絶縁基板であって、上記導体パターンの一部を上記第二の面側に露出させる複数のビアホールを備えたものを有する。半導体チップは、上記絶縁基板に実装され、上記導体パターンと電気的に接続される。接続端子としての導電性ボールは、上記ビアホール内に充填される導電性ペーストを介して上記導体パターンに接合される。ここで、導電性ペーストは、実装される導電性ボールの融点よりも高い融点を有している。なお、ここでいう融点とは、例えばその導電性ボール及び導電性ペーストの融点が範囲を持つ場合には、その範囲の高い点を指す。導電性ボールよりも高い融点の導電性ペーストを用いることにより、導電性ボールが導電性ペーストよりも先に溶融し、いくらかの時間をおいて導電性ペーストが溶融し始める。導電性ペースト内のフラックスの沸騰により発生したガスは、既に溶融した導電性ボールの中を通って、外部に放出される。
【００１０】
ここで、上記導電性ボールの融点が、略１８３℃以下であり、上記導電性ペーストの融点が、１９０℃以上のものであることが好ましい。特に、上記導電性ボールが、Sn-Pb共晶はんだ(Sn=63%、Pb=37%)であり、上記導電性ペーストが、はんだフラックスを混在したSn-Agはんだ(但し、Sn=96.5%、Ag=3.5%)であることが好ましい。もっとも、導電性ペーストは上記導電性ボールの融点よりも高い融点を持つものであれば、共晶はんだ以外のSn-Pb(スズ-鉛)、Sn-Ag-Bi-Cu(スズ-銀-ビスマス-銅)、Sn-Sb(スズ-アンチモン)等からなる合金はんだを用いても良い。
【００１１】
また本発明の半導体装置の製造方法は、第一及び第二の面を有し、上記第一の面上に導体パターンを備える絶縁基板であって、上記導体パターンの一部を上記第二の面側に露出させる複数のビアホールを備えたものを用意する工程と、上記絶縁基板上に半導体チップを実装し、上記導体パターンと上記半導体チップとを電気的に接続する工程と、上記絶縁基板の第二の面側から上記ビアホール内に、上記導電性ボールの融点よりも高い融点を有する導電性ペーストを充填する工程と、上記絶縁基板の第二の面側から上記ビアホール上に、上記導電性ボールを搭載する工程と、上記導電性ペースト及び上記導電性ボールを溶融して、上記導体パターンと上記導電性ボールとを接合する工程とを含む。
【００１２】
【発明の実施の形態】
以下、本発明の一実施形態を図面に沿って説明する。図１及び図２は、本発明をＣＳＰ(Chip Size Package)型半導体装置に適用した一実施形態を示している。半導体装置１は、半導体チップ２よりも平面的に一回り大きい絶縁基板３を有する。絶縁基板３の表面には、多数の銅パターン４が形成されている。銅パターン４は、半導体チップ２を後述するはんだバンプ７に電気的に接続するための配線パターンであり、各銅パターン４の一端はワイヤ接続ランド４ａであり、他端はバンプ接続ランド４ｂである。一つの実施例において絶縁基板３は、12mm角、厚さ0.075mmのポリイミド樹脂製のフィルム片である。ここに、厚さ0.012mmの接着層を介して厚さ0.025mmの銅箔をラミネートし、銅パターン４を形成した。
【００１３】
半導体チップ２は、その主面、すなわち回路素子及び電極パッド２ａが形成された面を上にして、上記絶縁基板３上に実装される。半導体チップの電極パッド２ａは、導体ワイヤ５によって、銅パターンのワイヤ接続ランド４ａに接続される。なお、上記銅パターン４を形成した絶縁基板３の表面には、その全域に渡って、エポキシ系樹脂からなるはんだマスク８が塗布される。ワイヤ接続ランド４ａ上のはんだマスクを除去した後に、上記導体ワイヤ５のボンディングを行なう。半導体チップ２は、はんだマスク８の上に滴下された液状のエポキシ系樹脂からなるダイペースト９によって、絶縁基板３上に接着される。
【００１４】
上記絶縁基板３には、複数のビアホール３ａが形成されている。ビアホール３ａは、導体パターンのバンプ接続ランド４ｂの真下に位置している。その結果、バンプ接続ランド４ｂの裏面は、絶縁基板３の下面側に露出する。はんだバンプ７は、このビアホール３ａを介してバンプ接続ランド４ｂに電気的に接続される。
【００１５】
はんだバンプ７は、ビアホール３ａに充填されたはんだペースト７ａとその上に搭載されるはんだボール７ｂとを溶融し、これらを一体的にすることによって形成されたものである。はんだペースト７ａにはフラックスを混在する。ここではんだペースト７ａは、はんだボール７ｂの融点よりも高い融点を有する材料を用いる。はんだボール７ｂとして、スズ(Sn)63%、鉛(Pb)37%からなるSn-Pb共晶はんだ(融点:183℃)を用いた場合、183℃〜230℃程度の融点を有する材料を用いるのが好適である。例えば、Sn-Ag共晶はんだ(但し、Sn/Ag=96.5/3.5%、融点:221℃)、Sn-Pb(但し、Sn/Pb=80/20、融点:183〜202)、Sn-Ag-Bi-Cu(スズ-銀-ビスマス-銅)、Sn-Sb(スズ-アンチモン)等からなる合金はんだを用いることができる。
【００１６】
図３は、絶縁基板３のビアホール３ａと、搭載されるはんだボール７ｂとの対応関係の一例を示した図である。図に示すようにはんだボール７ｂがビアホール３ａの縁に接触された状態で、はんだボール７ｂは銅パターンのバンプ接続ランド４ｂに直接接触しない。銅パターンをラミネートする接着層１０を含む絶縁基板３の厚さＴを0.087mmとし、直径Ｄ1が0.20mmのビアホール３ａに、直径Ｄ2が0.30mmの真球状のはんだボール７ｂを搭載した場合、バンプ接続ランド４ｂとはんだボール７ｂとの間に、0.052mmの隙間Ｌができる。この隙間を埋め、はんだボール７ｂをバンプ接続ランド４ｂに接合するために、はんだペースト４ａが機能する。
【００１７】
次に、図４及び図５に示した製造工程に従って、上記半導体装置１の製造方法について説明する。図４において最初に、ポリイミド製のフィルム片からなる絶縁基板３に、ビアホール３ａを形成する(工程(Ａ))。打ち抜き部材による打ち抜き加工、又はフォトリソグラフィー技術を用いて、ビアホール３ａを形成することができる。ビアホール３ａを形成した絶縁基板３の全面に、接着層を介して銅箔１１をラミネートする(工程(Ｂ))。銅箔１１の一部をフォトリソグラフィー技術を用いてエッチングし、絶縁基板３上に銅パターン４を得る(工程(Ｃ))。上記銅パターン４を形成した絶縁基板３の表面に、銅パターン４のワイヤ接続ランド４ａが形成された外周部分を除いて、はんだマスク８を塗布する(工程(Ｄ))。その後、露出した銅パターン４(ワイヤ接続ランド４ａ)に、Ni又はAuメッキを施す。
【００１８】
次に、絶縁基板３の半導体チップ２が搭載される領域に、ディスペンサ１２によって、エポキシ系樹脂からなるダイペースト９を滴下する(工程(Ｅ))。液状のダイペースト９が硬化する前に、上方より別の工程で製造した半導体チップ２を一定の圧力で押し付け、半導体チップ２を絶縁基板３上に仮固定する(工程(Ｆ))。この状態で、ヒータ等により雰囲気温度を上げて、ダイペースト９を硬化させ、絶縁基板３上に半導体チップ２を固定する。半導体チップ２の電極パッド２ａと銅パターン４のワイヤ接続ランド４ａとを、導体ワイヤ５でボンディングした後、モールド樹脂１３でチップを封止する(工程(Ｇ))。
【００１９】
このようにして製造した半導体パッケージを次工程に移し、該パッケージ上にはんだバンプを形成する。図５は本発明の方法により半導体パッケージ上にバンプを形成する工程を示したものである。図にはバンプ形成における要部が拡大して示してあり、半導体パッケージの全体が示されていないことに留意すべきである。最初に半導体パッケージの上下を反転し、ビアホール３ａが上を向くように置く(工程(Ａ))。ビアホール３ａの位置に対応して開口を有するスクリーンマスク１４を配置し、その上からスキージ１５を用いてはんだペースト７ａをビアホール３ａに充填する(工程(Ｂ))。
【００２０】
ここで、上記スクリーンマスク１４の開口サイズは、ビアホール３ａの開口サイズよりも小さいことが好ましい。実験によりスクリーンマスクの開口サイズと厚さとは、ビアホール上に実装されるはんだボール７ｂの接合強度に関する不良率に影響することが明らかにされた。図６は0.20mm径のビアホールにおける、はんだボールの接合不良率と、スクリーンマスクの径及び厚さとの関係を表すグラフである。なお、接合強度測定器を用いてはんだボールの絶縁基板に対する接合強度を測定し、140gf以下で接合が破壊したものを不良として、不良率を求めた。測定対象中、0.14mmの開口を有する50μm厚のスクリーンマスクを用いた結果がもっとも不良率が低かった。
【００２１】
別の工程で予め形成した、融点が183℃のSn-Pb共晶はんだ(Sn/Pb=63/37%)からなるはんだボール７ｂを、上記ビアホール３ａ上に移載する(工程(Ｃ))。235℃〜255℃でリフローを行ない、上記はんだペースト７ａ及びはんだボール７ｂを溶融する(工程(Ｄ))。この時、はんだボール７ｂに上方から2〜3gの荷重を加え、ビアホールに対するその位置を安定させる。リフロー中、融点の低いはんだボール７ｂが最初に溶融し始めるが、表面張力によりその球状態は維持される。雰囲気温度がはんだペーストの融点温度に達すると、ビアホール３ａ内のはんだペースト７ａが溶融を始める。はんだペースト内のフラックスがこれによって沸騰し、ガスを噴出する。噴出したガスは、既に溶融しているはんだボール７ｂの中を通って、外部に排出される。はんだボール７ｂ及びはんだペースト７ａは、これらが溶融することによって一体となり、その結果、バンプ接続ランド４ｂ上にはんだバンプ７が形成される。この時、ペースト７ａの溶融による体積減少ははんだボール７ｂの溶融の後に起こるので、体積減少による位置ずれや接合不良が発生しない。
【００２２】
以上、本発明の一実施形態を図面に沿って説明した。本発明の適用範囲が、上記実施形態において示した事項に限定されないことは明らかである。本発明においては、導電性ボールよりも高融点の導電性ペーストを用いてはんだバンプを形成する点が重要である。半導体パッケージの形態がＣＳＰであるかないか、半導体チップがパッケージ材料によって封止されているかどうか、半導体チップがワイヤボンディングされたものかフリップチップ実装されたものか、絶縁基板が可撓性のものであるか硬質のものであるか、などは本発明を限定する要素とはならない。また、導電性ペーストを用いて導電性ボールを銅パターンへ接合するものである限り、ビアホールの開口が比較的大きく、銅パターンと導電性ボールとが直接接するような構造のものであっても本発明の範囲に含まれることは明らかである。また、本発明において、上記導電性ペースト及び導電性ボールの材料として採択できるものは、実施形態に示したものに限定されない。使用されるはんだボールの材料の融点に対し、それよりも高い融点の材料をはんだペーストとして用いることができる。Sn-Pb、Sn-Agなどの二元合金、Sn-Pb-Bi、Sn-Ag-Bi、Sn-Ag-Inなどの三元合金、更に多元の合金によってはんだペーストを形成することができる。
【００２３】
【実施例】
共晶はんだ(Sn=63%、Pb=37%、融点=183℃)からなるはんだボールを実装するために、スズに他の金属を添加した数種類のはんだペーストを使用し、パッケージ不良率及びボール接合強度を測定した。その結果を図７にグラフ化して示した。グラフ横軸に、各はんだペーストを元素名、その構成比及び融点で示した。強度測定は、0.30mm径のはんだボールに対し、２種類のビアホール径(0.20mm及び0.25mm)を有する絶縁基板(基板厚:0.087mm)を用いたパッケージについて行なった。
【００２４】
接合強度測定器を用いてはんだボールの絶縁基板に対する接合強度を測定し、140gf以下で接合が破壊したものを不良とした。一つの半導体パッケージ上の全てのはんだボールに対し強度測定試験を実施し、一つのパッケージ上の0.5％以上のはんだボールが不良である場合に、パッケージ不良とした。パッケージのサンプル数を３０個とし、サンプル数に対するパッケージ不良の割合をパッケージ不良率(%)とし、図中、棒グラフで示した。0.25mm径のビアホールの場合は、充填されるはんだペーストの組成に拘わらず、パッケージの不良率は低いという結果が得られた。0.20mm径のビアホールの場合に、63/37共晶はんだの融点183℃よりも高い融点を有するはんだペースト(Sn/Pb=80/20、Sn/Ag/Bi/Cu=90/2/7.5/0.5、Sn/Pb=95/5、Sn/Ag=96.5/3.5)において、はんだペーストをはんだボールと同じ組成のSn/Pb=63/37とした場合に比して、パッケージ不良率が激減した。
【００２５】
ボール接合強度(gf)は、不良とされたはんだボールを除いたはんだボールの接合破壊点における荷重であり、図中、その平均値を折れ線グラフで示した。この結果より、63/37共晶はんだの融点よりも高い融点を有するはんだペーストを用いた場合のほうが、接合強度が高くなることが示された。
【００２６】
【発明の効果】
以上の如く本発明によれば、半導体装置に対する導電性ボールの接合が良好に行われ、半導体装置の製造歩留りが向上する。また、本発明により実装された導電性ボールの接合強度は、従来の構造で得られる接合強度よりも高く、接続信頼性が向上する。
【図面の簡単な説明】
【図１】本発明をＣＳＰ型半導体装置に適用した一実施形態の断面図である。
【図２】図１の要部を拡大して示す図である。
【図３】はんだボールとビアホールとの対応関係を示す断面図である。
【図４】図１の半導体装置の製造手順を示す工程図である。
【図５】はんだバンプを形成する手順を示す工程図である。
【図６】はんだボールの接合強度不良率と、スクリーンマスクの径及び厚さとの関係を表すグラフである。
【図７】使用するはんだペーストの種類とパッケージ不良率及びボール接合強度との関係を示すグラフである。
【図８】はんだフラックスを用いた従来のはんだボールの実装方法を示す図である。
【図９】はんだフラックスを用いた従来のはんだボールの実装方法を示す図である。
【図１０】はんだペーストを用いた従来のはんだボールの実装方法を示す図である。
【符号の説明】
１ 半導体装置
２ 半導体チップ
２ａ 電極パッド
３ 絶縁基板
３ａ ビアホール
４ 銅パターン
４ａ ワイヤ接続ランド
４ｂ バンプ接続ランド
５ 導体ワイヤ
７ はんだバンプ
７ａ はんだペースト
７ｂ はんだボール
８ はんだマスク
９ ダイペースト
１０ 接着層
１１ 銅箔
１２ ディスペンサ
１３ モールド樹脂
１４ スクリーンマスク
１５ スキージ
Claims (6)
- 接続端子としての導電性ボールを備える半導体装置を製造する方法であって、
第一及び第二の面を有し、上記第一の面上に導体パターンを備える絶縁基板であって、上記導体パターンの一部を上記第二の面側に露出させる複数のビアホールを備えたものを用意する工程と、
上記絶縁基板上に半導体チップを実装し、上記導体パターンと上記半導体チップとを電気的に接続する工程と、
上記絶縁基板の第二の面側から上記ビアホール内に、上記導電性ボールの融点よりも高い融点を有する導電性ペーストを充填する工程と、
上記絶縁基板の第二の面側から上記ビアホール上に、上記導電性ボールを搭載する工程と、
上記導電性ペースト及び上記導電性ボールを溶融して、上記導体パターンと上記導電性ボールとを接合する工程と、
を含み、
上記導電性ペーストを充填する工程が、
上記絶縁基板上に、上記ビアホールに対応して形成した開口を有するスクリーンマスクを配置する工程と、
上記スクリーンマスク上で導電性ペーストを移動させて、上記ビアホール内に落とし込む工程と、
上記スクリーンマスクを上記絶縁基板上から除去する工程と、
を含む半導体装置の製造方法。 - 上記スクリーンマスクの開口径を上記ビアホールの開口径よりも小さくした請求項１に記載の半導体装置の製造方法。
- 上記導電性ボールの融点が略１８３℃以下であり、上記導電性ペーストの融点が略１９０℃以上のものである請求項１又は２に記載の半導体装置の製造方法。
- 上記導電性ボールが Sn-Pb 共晶はんだであり、上記導電性ペーストがはんだフラックスを混在したはんだ合金である請求項１又は２に記載の半導体装置の製造方法。
- 上記導電性ペーストがはんだフラックスを混在した Sn-Ag はんだである請求項４に記載の半導体装置の製造方法。
- 上記 Sn-Pb 共晶はんだの組成が、 Sn=63 ％、 Pb=37 ％であり、上記 Sn-Ag はんだの組成が、 Sn=96.5 ％、 Ag=3.5 ％である請求項５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30925897A JP3838530B2 (ja) | 1997-10-23 | 1997-10-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30925897A JP3838530B2 (ja) | 1997-10-23 | 1997-10-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11126852A JPH11126852A (ja) | 1999-05-11 |
| JP3838530B2 true JP3838530B2 (ja) | 2006-10-25 |
Family
ID=17990840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30925897A Expired - Fee Related JP3838530B2 (ja) | 1997-10-23 | 1997-10-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3838530B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101578109B1 (ko) * | 2009-08-12 | 2015-12-17 | (주)에이엘에스 | 전자소자용 리드 프레임 이를 이용한 전자소자용 패키지 및 이들의 제조방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3844936B2 (ja) | 1999-03-26 | 2006-11-15 | 富士通株式会社 | 半導体装置 |
| JP2002033417A (ja) * | 2000-07-17 | 2002-01-31 | Rohm Co Ltd | 半導体装置 |
| JP2007164800A (ja) * | 2007-01-05 | 2007-06-28 | Toshiba Corp | データ表示装置 |
| KR100994978B1 (ko) * | 2008-07-23 | 2010-11-18 | (주) 이피웍스 | 입체형 반도체 디바이스, 그 제조방법 및 입체형 반도체디바이스의 퓨즈 패턴을 이용한 전기적 차단 방법 |
| JP2010251795A (ja) * | 2010-07-06 | 2010-11-04 | Hitachi Chem Co Ltd | 半導体パッケージ |
-
1997
- 1997-10-23 JP JP30925897A patent/JP3838530B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101578109B1 (ko) * | 2009-08-12 | 2015-12-17 | (주)에이엘에스 | 전자소자용 리드 프레임 이를 이용한 전자소자용 패키지 및 이들의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11126852A (ja) | 1999-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8952527B2 (en) | Semiconductor device and manufacturing method thereof | |
| US7569935B1 (en) | Pillar-to-pillar flip-chip assembly | |
| JP3262497B2 (ja) | チップ実装回路カード構造 | |
| US6028357A (en) | Semiconductor device with a solder bump over a pillar form | |
| US7420814B2 (en) | Package stack and manufacturing method thereof | |
| KR101496068B1 (ko) | 반도체 디바이스에서의 리드-프리 구조들 | |
| US20110133327A1 (en) | Semiconductor package of metal post solder-chip connection | |
| JP3450236B2 (ja) | 半導体装置及びその製造方法 | |
| US6887778B2 (en) | Semiconductor device and manufacturing method | |
| US7126211B2 (en) | Circuit carrier | |
| JP3838530B2 (ja) | 半導体装置の製造方法 | |
| KR100648039B1 (ko) | 솔더 볼 형성 방법과 이를 이용한 반도체 패키지의 제조방법 및 구조 | |
| US6956293B2 (en) | Semiconductor device | |
| KR20100066821A (ko) | 패키지 온 패키지 및 그의 제조 방법 | |
| US20040256737A1 (en) | [flip-chip package substrate and flip-chip bonding process thereof] | |
| KR100746365B1 (ko) | 플립칩 실장용 기판의 제조방법 | |
| JP2000151086A (ja) | プリント回路ユニット及びその製造方法 | |
| US20070278677A1 (en) | Semiconductor module featuring solder balls having lower melting point than that of solder electrode terminals of passive element device | |
| JP2001168224A (ja) | 半導体装置、電子回路装置および製造方法 | |
| JP2741611B2 (ja) | フリップチップボンディング用基板 | |
| KR20120032762A (ko) | 플립칩 패키지 및 이의 제조 방법 | |
| JP2003124252A (ja) | 半導体装置及びその製造方法 | |
| KR20020053422A (ko) | 반도체칩의 도전성범프 구조 및 그 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040109 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050421 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060517 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060707 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060726 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060728 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130811 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |