KR101578109B1 - 전자소자용 리드 프레임 이를 이용한 전자소자용 패키지 및 이들의 제조방법 - Google Patents

전자소자용 리드 프레임 이를 이용한 전자소자용 패키지 및 이들의 제조방법 Download PDF

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Abstract

본 발명은 반도체 패키지 또는 LED 패키지 등의 전자소자용 패키지에 사용되는 솔더볼을 이용한 본딩 방식을 개선하여, 솔더볼이 없는 구조(NSB;Non Solder Ball)를 도입하여 패키지를 보드 상에 조인트패드부(JH 패드부)를 통해 바로 본딩시켜 생산성 향상 및 고 신뢰성의 제품을 제공할 수 있게 된다.
솔더볼(Solder Ball), 조인트 패드부(JH패드부), 반도체 패키지

Description

전자소자용 리드 프레임 이를 이용한 전자소자용 패키지 및 이들의 제조방법{Electro component leda-frame, Electro component package and Manufacturing method thereof}
본 발명은 반도체 또는 LED 등의 소자를 실장하여 형성되는 패키지에 관한 것이다.
반도체의 칩이 소형화 다기능화, 고성능화, 대용량화가 급속이 이루어짐에 따라 패키징(packaging) 기술은 최종적으로 디바이스의 전기적 성능, 신뢰성, 생산성 및 전자 시스템의 소형화를 결정짓는 핵심기술로서 그 중요성이 더해 가고 있다. 패키징 기술이란 웨이퍼 공정에서 만들어진 개개의 칩을 최종적으로 제품화하는 일련의 공정을 의미한다. 최근에는 단위 체적당 실장효율을 더욱 높이기 위해 BGA(ball grid array), 칩 크기와 거의 같은 크기의 CSP(chip scale package), 칩 위에 또 다른 칩을 적층(stack) 시켜 쌓아 올리거나, 기능이 다른 여러 개의 반도체 칩을 하나의 패키지 안에 배열하는 다중 칩 모듈(mutli chip module, MCM) 등의 기술이 등장하고 있다.
특히, 최근 들어 전자기기의 소형화 박형화 추세에 따라 반도체 소자를 외부 환경으로부터 보호하는 패키징 기술에 있어서, 고속, 고동작, 고밀도 실장 등이 요구되고 있으며, 이러한 요구에 부응하여 웨이퍼에서 얻어진 베어 칩(bare chip)을 기판에 직접 접착하는 플립 칩 실장기술이 등장하고 있다. 즉 웨이퍼에서 절단된 개개의 반도체 칩을 패키징하는 것이 아니라, 웨이퍼 그대로 인쇄회로기판(PCB)에 접합(bonding)하여 실장하는 기술인 플립 칩 접합(FCB; Flip Chip Bonding) 기술이 칩의 크기로 기판에 실장 시킬 수 있어 CSP(chip scale package)의 대표적인 방법으로 각광을 받고 있다.
이러한 플립 칩 접합 방법에 의한 실장 시, 반도체 칩의 패드에 부착된 범프 높이에 따른 고정력을 안정하게 확보하기 위해 액상 수지물질로 언더필(under fill) 층을 형성하고, 본딩 수행 능력을 향상시키며, 칩의 손상 및 열의 전달능력을 향상시키고 있다. 이러한 플립 칩 접합에 의한 실장 방식은 반도체 칩과 접속 패드 간의 접속거리가 매우 짧아 전기적 특성이 우수하며, 솔더볼(solder ball)의 자기정렬(self-alignment) 특성 때문에 접합이 용이하며, 소형, 경량화 및 칩 밑면에 입출력 단자가 있어 신호의 전송속도가 기존의 와이어(wire) 방식의 패키지보다 약 20배 정도 빠르다는 장점이 있다.
도 1을 참조하면, 종래의 플립 칩 접합 방식에 의한 반도체 패키지 기판의 경우에는 절연기판(10)상에 회로패턴(20)이 형성되고, 순차로 솔더레지스트(50), 그리고 칩을 실장하는 다이어태치 에폭시(60)를 매개로 하여 칩(70)이 실장 되며, 상기 칩(70)은 회로패턴(20)과 와이어(80) 본딩되며, 상기 칩과 와이어를 보호하기 위한 몰딩(90)이 형성되는 구조를 가지게 된다. 특히 일반적으로 이러한 반도체 패 키지 기판은 후에 보드(Board)에 본딩하기 위한 매개체로서 기판의 하부에 솔더볼(30)을 구비하게 되며, 상기 솔더볼(30)은 기판의 회로패턴(20)과 솔더볼패드(31)를 통해 전기적으로 도통 될 수 있도록 한다.
그러나 상술한 플립 칩 접합 방식을 적용하는 반도체 패키지(CSP; Chip Scale Package를 포함)는 패키지 자체를 보드에 부착하기 위해 상술한 솔더볼을 솔더 볼 패드를 통해 보드에 형성된 비아홀에 배열하고, 위치를 맞추어서 이를 녹여서 회로기판(PCB; Print Circuit Board)에 부착하는 방식을 적용하고 있다. 그러나 이러한 방식은 공정이 번거로우며, 정렬이 어긋나거나(mis-align) 솔더가 넘치거나 모자라서 생기는 제품의 신뢰성 하락의 문제가 빈번하게 발생하게 된다.
본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 패키지 제조공정에서 솔더 볼 공정을 없애고, 이를 통해 솔더 볼의 삽입, 정렬하는 공정을 제거하면서도 신뢰성을 높이는 장착방식을 도입함으로써, 보드에 패키지를 바로 본딩할 수 있으며, 이를 통해 공정을 줄일 수 있을 뿐만 아니라 생산성을 향상시킬 수 있는 리드 프레임 및 이를 이용한 패키지의 제조방법을 제공하는 데 있다.
본 발명은 상술한 과제를 해결하기 위한 구성으로, 절연 기판상에 도통홀(Hole)을 가공하고, Cu 라미네이팅을 수행하는 1단계; 상기 도통 홀을 전기도금을 통해 충진하여 충진물질이 기판 외부로 돌출되는 조인트패드부(JH패드부)를 형성하는 2단계; 를 포함하는 전자소자용 리드 프레임의 제조방법을 제공한다.
특히, 상술한 도통 홀을 충진하는 2단계의 충진물질은 Cu인 것을 특징으로 한다.
또한, 상술한 리드 프레임 제조공정에서는 상기 2단계 이후에, 도금된 기판에 회로패턴을 형성하는 3단계; 상기 3단계 이후에 회로면 및 조인트패드부(JH패드부)를 표면도금처리하는 4단계를 더 포함하여 이루어질 수 있다.
상술한 제조공정에서 상기 4단계의 표면 도금 처리물질은 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층 으로 형성할 수 있다.
또한, 상술한 제조공정은 상기 4단계 이후에, 솔더레지스트를 도포하여 회로를 보호하는 보호층을 형성하는 5단계를 더 포함하여 이루어질 수 있다.
상술한 제조공정에 의해 제조된 리드 프레임을 이용하여 반도체 패키지를 형성하는 공정을 구성할 수 있다. 구체적으로는 절연 기판상에 도통 홀(Hole)을 가공하고, Cu 라미네이팅을 수행하는 1단계; 상기 도통 홀을 전기도금을 통해 충진하여 충진물질이 기판 외부로 돌출되는 조인트패드부(JH패드부)를 형성하는 2단계; 도금된 기판에 회로패턴을 형성하는 3단계; 상기 3단계 이후에 회로면 및 조인트패드부(JH패드부)를 표면도금처리하는 4단계; 솔더레지스트를 도포하여 회로를 보호하는 보호층을 형성하는 5단계; 및 전자소자칩을 실장, 와이어 본딩, 에폭시 몰딩을 수행하는 6단계; 를 포함하는 전자소자용 리드 프레임을 이용한 전자소자 패키지의 제조방법을 형성할 수 있다.
또한, 상술한 제조공정에서 실장 되는 상기 전자소자는 반도체 칩 또는 LED 칩을 포함하여 형성할 수 있다.
본 발명에 따른 상술한 제조공정들에 의하면, 표면에 회로패턴과 도통 홀이 형성된 절연기판; 상기 도통 홀의 내부의 충진물질이 상기 절연기판의 외부로 돌출되는 조인트 패드부(JH패드부);를 포함하는 전자소자용 리드 프레임을 제조할 수 있다. 이 경우 상술한 바와 같이 상기 조인트 패드부(JH패드부)는 Cu로 형성될 수 있으며, 상기 조인트 패드부(JH패드부) 및 기판의 회로 면의 외면에, Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 형성되는 표면처리층을 더 포함하여 이루어질 수 있다. 특히 상술한 리드 프레임은 상기 리드 프레임의 상부에 형성되는 회로를 보호하는 솔더레지스트 층을 더 포함하여 형성될 수 있다.
본 발명에 따른 리드 프레임은 표면에 회로패턴과 도통 홀이 형성된 절연기판;
상기 도통 홀의 내부의 충진물질이 상기 절연기판의 외부로 돌출되는 조인트 패드부(JH패드부); 상기 회로패턴 및 조인트 패드부를 표면 처리하는 표면처리층; 상기 표면처리층 상에 실장 되는 전자소자칩 및 와이어본딩, 에폭시 몰딩부를 포함하는 전자소자용 패키지로 형성될 수 있음은 물론이다.
본 발명에 따르면, 반도체 리드 프레임 또는 이를 이용한 반도체 패키지 등의 전자소자용 패키지 제조공정에서 솔더 볼 공정을 없애고, 이를 통해 솔더볼의 삽입, 정렬하는 공정을 제거하면서도 신뢰성을 높이는 장착방식을 도입함으로써, 보드에 패키지를 바로 본딩할 수 있으며, 이를 통해 공정을 줄일 수 있을 뿐만 아니라 생산성을 향상시킬 수 있게 된다. 특히 솔더볼 제조공정이 없으므로 인해 기존의 방식에 비해 위치 공차문제가 발생하지 않으며, 솔더가 넘치거나 모자라서 생기는 신뢰성의 문제로 해결할 수 있다.
특히, 패키지를 솔더 볼을 매개로 하여 본딩하는 것이 아니라, 보드에 바로 본딩할 수 있으므로 반도체 칩 또는 LED 칩과 회로 사이의 접촉저항이 줄어듦에 따라 반도체의 경우는 속도가 향상되며, LED의 경우에는 전기 손실을 줄일 수 있는 장점이 있다.
이하에서는 첨부한 도면을 참조하여 본 발명의 구성 및 작용을 구체적으로 설명한다.
첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 또한, 이하에서 설명하는 기판은 전자 부품 간 전기적 신호를 전달하기 위한 기판을 모두 포함하는 개념이다. (예를 들면, 본 발명에 따른 기판은 리지드(ligid)기판, 플렉스(flex) 기판, LCTT 기판, 단면/다면/다층 기판, 반도체 실장용 기판(BGA, FBGA, TBGA, CSP)등 Flip Chip을 이용하는 모든 제품군에 적용 가능하다.이하에서는 플립칩 접속용 반도체 패키지 기판을 일례로 설명하기로 한다.
도 2 및 도 3을 참조하여 본 발명에 따른 제조공정을 설명하기로 한다.
도 2는 본 발명에 따른 리드 프레임의 제조공정의 순서도로, 절연기판상에 도통 홀을 가공하고 Cu를 라미네이팅 시킨 후(S 1~ S 2단계), 이후 상기 도통 홀을 전기 도금 등의 도금방식을 이용하여 도통 홀 내부를 충진물질로 충진하여, 상기 절연기판의 외부로 충진물질이 일정 부분 돌출되는 조인트 패드부(JH패드부)를 형성한다(S 3단계). 이후, 상기 절연기판상에 감광성 페이스트를 도포하고 이를 노광 현상하여 회로패턴을 형성하고(S 4단계), 이후, Cu 회로 면에 Au 또는 Sn 등의 물 질을 이용하여 본딩이 가능하도록 표면처리를 수행한다(S 5단계). 이후 본딩을 위한 표면 외에 솔더레지스트(SR)를 도포하여 회로를 보호하는 보호층을 형성한다(S 6단계).
상술한 제조공정을 도 3을 이용하여 구체적으로 설명하면 다음과 같다. 본 발명에 따른 전자소자용 리드 프레임은 절연 기판(110)을 준비하고 도통 홀(H)을 가공한 후, 여기에 Cu 등을 이용하여 Cu 박판(120)을 라미네이팅 시킨다. (S 1단계). 상기 절연기판은 폴리이미드 등의 절연성 필름을 이용할 수도 있다. 이후에 약품처리를 통해 기판 표면을 활성화하는 공정이 추가될 수도 있다.
다음으로, Cu를 전기 도금을 통해 상기 도통 홀(H)을 충분히 도금하는 공정이 수행되며, 이를 통해 상기 절연기판(110)의 외부로 충진물질이 일정 부분 돌출되는 조인트 패드부(JH패드부)(130)를 형성한다(S 3단계). 상기 조인트 패드 부(130)는 상기 절연기판의 상면의 구리 박판과 도통 홀을 통하여 연결되며, 상기 도통 홀을 모두 충진할 정도로 도금이 수행된 후, 상기 기판의 외부 면으로 돌출되는 영역이 형성될 때까지 도금을 수행하는 것으로 형성할 수 있다.
이후, 포토레지스트 등의 감광성페이스트를 도포하고, 기판의 구리 면을 노광, 현상, 에칭을 통해 필요한 회로패턴을 형성하고, 포토레지스트를 박리한다(S 4단계).
이후, 구리 회로 면에 Au, Sn 등의 도금을 통해 추후 보드에 본딩이 가능하도록 표면처리도금을 수행한다(S 5단계). 상기 표면처리도금은 기본적으로 회로면 뿐만 아니라 상술한 조인트 패드부(130)에도 수행되며, 이 결과 조인트 패드부는 도금된 상태(140)로 유지되게 된다. 이 표면처리 도금물질은 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 형성할 수도 있다.
이후, 단계로 상기 표면처리도금이 수행된 절연기판상에 본딩을 위한 표면 외에 솔더레지스트(SR)를 도포하여 회로를 보호하는 보호층(150)을 형성하며, 추후 반도체 칩 또는 LED 칩 등의 실장을 위하여 에폭시 등의 접착물질(160)을 도포할 수 있다(S 6단계).
상술한 공정에 의해 제조된 리드 프레임에 반도체 칩 또는 LED 칩(170)을 실장하고, 상기 회로패턴이 형성된 층인 본딩 핑거(120) 부분과 와이어본딩을 수행하고, 그 상부에 에폭시 몰딩재(180)를 처리하여 전자소자 패키지를 완성할 수 있게 된다.
도 4는 상술한 제조공정에 의해 제조된 전자소자용 패키지를 보드(200)에 본딩하는 것을 설명하기 위한 개념도를 도시한 것이다.
본 발명에 따른 전자소자용 패키지는 솔더볼을 형성하는 공정이 없으며, 대신 조인트 패드부(130)가 형성되며, 여기에 Au 또는 Sn 등의 도금이 형성되어 있으며, 이후 본딩을 할 수 있는 물질인 Au 또는 Sn 등을 통해 바로 보드(200)면 상부에 상기 전자소자용 패키지의 하부면 족인 조인트 패드부에 열을 가해 본딩을 수행할 수 있게 된다. 이러한 방식은 기존의 솔더 볼 본딩 방식에 비해 보드에 직접적으로 붙이는 방식을 수행하게 되는바, 반도체 칩 또는 LED 칩과 회로 사이의 접촉저항이 줄어듦에 따라 반도체의 경우는 속도가 향상되며, LED의 경우에는 전기 손 실을 줄일 수 있는 장점이 있다.
특히, 이를 통해 솔더볼의 삽입, 정렬하는 공정을 제거하면서도 신뢰성을 높이는 장착방식을 도입함으로써, 보드에 패키지를 바로 본딩할 수 있으며, 이를 통해 공정을 줄일 수 있을 뿐만 아니라 생산성을 향상시킬 수 있게 된다.
특히 솔더볼 제조공정이 없으므로 인해, 기존의 솔더볼 본딩 방식에서의 개별적으로 솔더볼의 위치를 맞추어 맞추는 방식에 의해 빚어지는 위치 공차문제가 발생하지 않으며, 솔더가 넘치거나 모자라서 생기는 신뢰성의 문제로 해결하여, 생산성 및 고 신뢰성이 확보된 인쇄회로기판을 형성할 수 있는 장점이 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 종래의 솔더 볼 부착방식의 패키지를 도시한 것이다.
도 2 및 도 3은 본 발명에 따른 전자소자용 리드 프레임 및 패키지의 제조공정을 도시한 순서도 및 개념도이다.
도 4는 본 발명에 따른 전자소자용 패키지를 보드에 부착하는 공정의 장점을 설명하기 위한 개념도이다.

Claims (12)

  1. 절연 기판상에 도통 홀(Hole)을 가공하고, Cu 라미네이팅을 수행하는 1단계;
    상기 도통 홀을 충진하여 충진물질이 칩 반대 방향인 기판 하부로 돌출되는 조인트패드부를 형성하는 2단계;
    상기 2단계 이후에 도금된 기판에 회로패턴을 형성하는 3단계;
    상기 3단계 이후에 회로면 및 조인트패드부를 표면도금처리하는 4단계
    를 포함하고,
    상기 4단계에서 상기 회로면 및 상기 조인트 패드부의 도금 처리물질은 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용 하여 단층 또는 다층으로 형성하는 것을 특징으로 하는 전자소자용 리드 프레임의 제조방법.
  2. 청구항 1에 있어서,
    상기 2단계는, 전기도금을 이용하여 Cu를 도통 홀에 충진하는 단계인 것을 특징으로 하는 전자소자용 리드 프레임의 제조방법.
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서,
    상기 4단계 이후에,
    솔더레지스트를 도포하여 회로를 보호하는 보호층을 형성하는 5단계를 더 포함하는 것을 특징으로 하는 전자소자용 리드 프레임의 제조방법.
  6. 절연 기판상에 도통 홀(Hole)을 가공하고, Cu 라미네이팅을 수행하는 1단계;
    상기 도통 홀을 전기도금을 통해 충진하여 충진물질이 칩 반대 방향인 기판 하부로 돌출되는 조인트패드부를 형성하는 2단계;
    도금된 기판에 회로패턴을 형성하는 3단계;
    상기 3단계 이후에 회로면 및 조인트패드부를 표면도금처리하는 4단계;
    솔더레지스트를 도포하여 회로를 보호하는 보호층을 형성하는 5단계; 및
    전자소자칩을 실장, 와이어 본딩, 에폭시 몰딩을 수행하는 6단계;
    를 포함하며,
    상기 회로면 및 상기 조인트 패드부의 도금 처리물질은 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용 하여 단층 또는 다층으로 형성하는 것을 특징으로 하는 전자소자 패키지의 제조방법.
  7. 청구항 6에 있어서,
    상기 전자소자는 반도체 칩 또는 LED 칩을 포함하는 것을 특징으로 하는 전자소자 패키지의 제조방법.
  8. 표면에 회로패턴과 도통 홀이 형성된 절연기판;
    상기 절연기판 상부에 형성되며 표면도금된 회로패턴;
    상기 도통 홀의 내부의 충진물질이 칩 반대 방향인 상기 절연기판의 하부로 돌출되며 표면도금된 조인트 패드부;
    를 포함하며,
    상기 회로면 및 상기 조인트 패드부의 도금 처리물질은 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 포함하는 단층 또는 다층인 것을 특징으로 하는 전자소자용 리드 프레임.
  9. 청구항 8에 있어서,
    상기 조인트 패드부는 Cu로 형성되는 것을 특징으로 하는 전자소자용 리드 프레임.
  10. 삭제
  11. 청구항 8에 있어서,
    상기 리드 프레임의 상부에 형성되는 회로를 보호하는 솔더레지스트 층을 더 포함하는 것을 특징으로 하는 전자소자용 리드 프레임.
  12. 표면에 표면도금된 회로패턴과 도통 홀이 형성된 절연기판;
    상기 도통 홀의 내부의 충진물질이 칩 반대 방향인 상기 절연기판의 하부로 돌출되며 표면이 도금된 조인트 패드부;
    상기 회로패턴 및 조인트 패드부를 표면 처리하는 표면처리층;
    상기 표면처리층 상에 실장 되는 전자소자칩 및 와이어본딩, 에폭시 몰딩부를 포함하며,
    상기 회로면 및 상기 조인트 패드부의 도금 처리물질은 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 포함하는 단층 또는 다층인 것을 특징으로 하는 전자소자용 패키지.
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JP2011005556A (ja) 2009-06-23 2011-01-13 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

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