JPH01286430A - 半導体チップの実装方法 - Google Patents
半導体チップの実装方法Info
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- JPH01286430A JPH01286430A JP11487988A JP11487988A JPH01286430A JP H01286430 A JPH01286430 A JP H01286430A JP 11487988 A JP11487988 A JP 11487988A JP 11487988 A JP11487988 A JP 11487988A JP H01286430 A JPH01286430 A JP H01286430A
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- 238000000034 method Methods 0.000 title claims description 9
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体チップを回路基板に実装する半導体チ
ップの実装方法に関するものである。
ップの実装方法に関するものである。
(従来の技術)
半導体チップを回路基板に実装する各種の方法が提案さ
れている。特に、近年は高密度実装の傾向にあるため、
実装面積が他の方式に比べて少なくてよいフェースダウ
ン接続が盛んに用いられる。
れている。特に、近年は高密度実装の傾向にあるため、
実装面積が他の方式に比べて少なくてよいフェースダウ
ン接続が盛んに用いられる。
・この種の実装方法について、第5図により説明する。
半導体チップ1の複数の電極端子2の上に、はんだやA
Q等の接続金属でそれぞれバンプ3を形成し、このバン
プ3を介して上記の電極端子2を回路基板4の配線パタ
ーン5に接続していた。
Q等の接続金属でそれぞれバンプ3を形成し、このバン
プ3を介して上記の電極端子2を回路基板4の配線パタ
ーン5に接続していた。
(発明が解決しようとする課題)
しかしながら、上記の構成では、バンプ3が半導体チッ
プ1の内側に設けられており、しかも高さが数μmない
し数十μ票程度であるため、バンプ3と回路基板4上の
配線パターン5との位置合わせが難しいという問題があ
った。また、半導体チップ1の電極端子2の上にバンプ
3を形成するために、複数層のバリヤメタル層を形成す
る必要があるという問題もあった。さらに、はんだを接
続金属として使用すると、半導体チップ1と回路基板4
の熱膨張係数の差によってはんだに応力が発生し、断線
の原因になるという問題もあった。
プ1の内側に設けられており、しかも高さが数μmない
し数十μ票程度であるため、バンプ3と回路基板4上の
配線パターン5との位置合わせが難しいという問題があ
った。また、半導体チップ1の電極端子2の上にバンプ
3を形成するために、複数層のバリヤメタル層を形成す
る必要があるという問題もあった。さらに、はんだを接
続金属として使用すると、半導体チップ1と回路基板4
の熱膨張係数の差によってはんだに応力が発生し、断線
の原因になるという問題もあった。
本発明は上記の問題を解決するもので、位置合わせが簡
単で、バリヤメタル層の形成の必要もなく、断線の心配
もない半導体チップの実装方法を提供するものである。
単で、バリヤメタル層の形成の必要もなく、断線の心配
もない半導体チップの実装方法を提供するものである。
(課題を解決するための手段)
上記の課題を解決するため1本発明は、熱膨張係数が回
路基板と同じか、半導体チップと回路基板の中間の値を
もつ電気的絶縁体からなる接続用基板の側面に形成した
複数の接続用配線パターンの両端にそれぞれバンプを形
成し、片面のバンプと半導体チップの電極端子を接続し
、反対面のバンプと回路基板の配線パターンを接続して
、半導体チップを上記の接続用基板を介して回路基板に
実装するものである。
路基板と同じか、半導体チップと回路基板の中間の値を
もつ電気的絶縁体からなる接続用基板の側面に形成した
複数の接続用配線パターンの両端にそれぞれバンプを形
成し、片面のバンプと半導体チップの電極端子を接続し
、反対面のバンプと回路基板の配線パターンを接続して
、半導体チップを上記の接続用基板を介して回路基板に
実装するものである。
(作 用)
上記の構成によれば、バンプが形成された箇所は、接続
用基板の側面に形成された接続用配線パターンによって
目視で確認できるので容易に位置合わせが行なえる。ま
た、接続用基板にバンプを形成するので、半導体チップ
に複数層のバリヤメタル層を形成する必要がない。さら
に、熱膨張係数が回路基板か、半導体チップと回路基板
の中間の値をもつ接続用基板を用い、半導体チップと接
続・するバンプに金(Au)を用い、回路基板の配線パ
ターンと接続するバンプにはんだを用いることにより、
半導体チップと回路基板の熱膨張係数の違いによるはん
だの発生応力を小さくすることができる。
用基板の側面に形成された接続用配線パターンによって
目視で確認できるので容易に位置合わせが行なえる。ま
た、接続用基板にバンプを形成するので、半導体チップ
に複数層のバリヤメタル層を形成する必要がない。さら
に、熱膨張係数が回路基板か、半導体チップと回路基板
の中間の値をもつ接続用基板を用い、半導体チップと接
続・するバンプに金(Au)を用い、回路基板の配線パ
ターンと接続するバンプにはんだを用いることにより、
半導体チップと回路基板の熱膨張係数の違いによるはん
だの発生応力を小さくすることができる。
(実施例)
本発明による実施例を第1図ないし第4図により説明す
る。
る。
まず1本発明に用いられる接続用基板の製造工程につい
て、第1図の接続用基板6の側面にそれぞれ複数の接続
用配線パターン7を形成する状態を示す斜視図、および
第2図のさらに上記の接続用配線パターン7の両端にバ
ンプ9および】Oを形成した状態を示す側面断面図によ
り説明する。
て、第1図の接続用基板6の側面にそれぞれ複数の接続
用配線パターン7を形成する状態を示す斜視図、および
第2図のさらに上記の接続用配線パターン7の両端にバ
ンプ9および】Oを形成した状態を示す側面断面図によ
り説明する。
第1図において、まず、セラミックス等の電気的絶縁体
からなる接続用基板6の側面に導電性の箔を貼り付ける
か膜を形成した後、選択エツチングにより複数の接続用
配線パターン7を形成する。
からなる接続用基板6の側面に導電性の箔を貼り付ける
か膜を形成した後、選択エツチングにより複数の接続用
配線パターン7を形成する。
次に、半導体チップ1の電極端子2と接続金属との共晶
温度に耐える低温はんだガラス8で上記の接続用配線パ
ターン7の上を覆う。これは、バンプ形成時に接続金属
が必要な部分以外につくことを防ぐものである。次に、
接続用基板6の両手面を研削した後、バンプ形成に必要
な導電膜を形成する。続けて、上記の複数の接続用配線
パターン7の片側に金(Au)のバンプ9、反対側には
んだバンプ10をそれぞれメツキによって形成する。
温度に耐える低温はんだガラス8で上記の接続用配線パ
ターン7の上を覆う。これは、バンプ形成時に接続金属
が必要な部分以外につくことを防ぐものである。次に、
接続用基板6の両手面を研削した後、バンプ形成に必要
な導電膜を形成する。続けて、上記の複数の接続用配線
パターン7の片側に金(Au)のバンプ9、反対側には
んだバンプ10をそれぞれメツキによって形成する。
次に、形成された金バンプ9およびはんだバンプ10を
マスクとして上記の導電膜をエツチングすると、第2図
に示したように、複数の接続用配線パターン7の両端−
にそれぞれ金バンプ9とはんだバンプ10が形成された
接続用基板6が得られる。
マスクとして上記の導電膜をエツチングすると、第2図
に示したように、複数の接続用配線パターン7の両端−
にそれぞれ金バンプ9とはんだバンプ10が形成された
接続用基板6が得られる。
なお、上記のはんだバンプ10は球状となる。
第3図は、上記の接続用基板6を用いて回路基板4に半
導体チップ1を実装した第1の実施例を示す側面断面図
で、半導体チップ1の電極端子2と接続用基板6の金バ
ンプ9とは、Au −Al1合金で。
導体チップ1を実装した第1の実施例を示す側面断面図
で、半導体チップ1の電極端子2と接続用基板6の金バ
ンプ9とは、Au −Al1合金で。
また、接続用基板6のはんだバンプ10と回路基板4の
配線パターン5とははんだでそれぞれ接続され、半導体
チップ1は接続用基板6を介して回路裁板4に実装され
る。なお、本実施例では下端にはんだバンプ10を使用
したが、両側共金バンプとすることも可能であり、限定
するものでない。
配線パターン5とははんだでそれぞれ接続され、半導体
チップ1は接続用基板6を介して回路裁板4に実装され
る。なお、本実施例では下端にはんだバンプ10を使用
したが、両側共金バンプとすることも可能であり、限定
するものでない。
第4図は本発明による第2の実施例で、フィルムキャリ
ヤ方式で半導体チップ1を実装するため。
ヤ方式で半導体チップ1を実装するため。
接続用基板6を用い、キャリヤフィルム11に半導体チ
ップ1を装着した状態を示す側面断面図である。
ップ1を装着した状態を示す側面断面図である。
同図において、半導体チップ1の電極端子2と接続用基
板6の金バンプ9とは、Au−Al1合金で、接続用基
板6のはんだバンプ10とキャリヤフィルム11のリー
ド12とははんだでそれぞれ接続されて、半導体チップ
1は接続用基板6を介してキャリヤフィルム11に装着
されている。
板6の金バンプ9とは、Au−Al1合金で、接続用基
板6のはんだバンプ10とキャリヤフィルム11のリー
ド12とははんだでそれぞれ接続されて、半導体チップ
1は接続用基板6を介してキャリヤフィルム11に装着
されている。
(発明の効果)
以上説明したように、本発明によれば、接続箇所を目視
で確認できるので、半導体チップの回路基板の実装が容
易となる。また、接続用基板にバンプを形成するので、
バンプ形成時に半導体チップを不良とすることもなくな
る。さらに、半導体チップと回路基板の熱膨張係数の違
いによるバンプの発生応力が小さいので、断線すること
がなく、信頼性の高い実装を実現することができる。
で確認できるので、半導体チップの回路基板の実装が容
易となる。また、接続用基板にバンプを形成するので、
バンプ形成時に半導体チップを不良とすることもなくな
る。さらに、半導体チップと回路基板の熱膨張係数の違
いによるバンプの発生応力が小さいので、断線すること
がなく、信頼性の高い実装を実現することができる。
第1図は本発明で用いる接続用基板に接続用配線パター
ンを形成した状態を示す斜視図、第2図はバンプが形成
された接続用基板の側面断面図、第3図は接続用基板を
用いて半導体チップを回路基板のフェースダウンで実装
した状態を示す側面断面図、第4図は接続用基板を用い
て半導体チップとキャリヤフィルムに装着した状態を示
す側面断面図、第5図は従来の半導体チップを回路基板
に実装する方法を示す側面断面図である。 1・・・半導体チップ、 2・・・電極端子、 3
・・・バンプ、 4・・・回路基板、 5・・・配線パ
ターン、 6・・・接続用基板、 7・・・接続用
配線パターン、 8・・・はんだガラス、 9・・・金
バンプ、 10・・・はんだバンプ、 11・・・キャ
リヤフィルム、12・・・リード。 特許出願人 松下電器産業株式会社 第1図 第2図 第3図 4 凹J各基板 第4図
ンを形成した状態を示す斜視図、第2図はバンプが形成
された接続用基板の側面断面図、第3図は接続用基板を
用いて半導体チップを回路基板のフェースダウンで実装
した状態を示す側面断面図、第4図は接続用基板を用い
て半導体チップとキャリヤフィルムに装着した状態を示
す側面断面図、第5図は従来の半導体チップを回路基板
に実装する方法を示す側面断面図である。 1・・・半導体チップ、 2・・・電極端子、 3
・・・バンプ、 4・・・回路基板、 5・・・配線パ
ターン、 6・・・接続用基板、 7・・・接続用
配線パターン、 8・・・はんだガラス、 9・・・金
バンプ、 10・・・はんだバンプ、 11・・・キャ
リヤフィルム、12・・・リード。 特許出願人 松下電器産業株式会社 第1図 第2図 第3図 4 凹J各基板 第4図
Claims (2)
- (1)側面に複数の接続用配線パターンを形成し、さら
に、上記の接続用配線パターンの両端にそれぞれ接続金
属からなるバンプを形成した接続用基板を用い、上記の
接続用基板の片面のバンプと半導体チップの電極端子を
、反対面のバンプと回路基板の配線パターンを接続して
、上記の半導体チップ回路基板に実装することを特徴と
する半導体チップの実装方法。 - (2)熱膨張係数が回路基板と同じか、半導体チップと
回路基板の中間の値をもつ電気的絶縁体からなる接続用
基板を用いたことを特徴とする請求項(1)記載の半導
体チップの実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11487988A JPH01286430A (ja) | 1988-05-13 | 1988-05-13 | 半導体チップの実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11487988A JPH01286430A (ja) | 1988-05-13 | 1988-05-13 | 半導体チップの実装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01286430A true JPH01286430A (ja) | 1989-11-17 |
Family
ID=14648968
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11487988A Pending JPH01286430A (ja) | 1988-05-13 | 1988-05-13 | 半導体チップの実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01286430A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0883818A (ja) * | 1994-09-12 | 1996-03-26 | Nec Corp | 電子部品組立体 |
EP0923128A4 (en) * | 1997-06-23 | 2004-07-21 | Citizen Watch Co Ltd | SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF |
KR100475618B1 (ko) * | 2001-07-05 | 2005-03-15 | 샤프 가부시키가이샤 | 반도체 장치 |
-
1988
- 1988-05-13 JP JP11487988A patent/JPH01286430A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0883818A (ja) * | 1994-09-12 | 1996-03-26 | Nec Corp | 電子部品組立体 |
EP0923128A4 (en) * | 1997-06-23 | 2004-07-21 | Citizen Watch Co Ltd | SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF |
KR100475618B1 (ko) * | 2001-07-05 | 2005-03-15 | 샤프 가부시키가이샤 | 반도체 장치 |
US7193328B2 (en) | 2001-07-05 | 2007-03-20 | Sharp Kabushiki Kaisha | Semiconductor device |
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