JP2763020B2 - 半導体パッケージ及び半導体装置 - Google Patents

半導体パッケージ及び半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体パッケージ、特
に、半導体導体チップの一表面と実質上等しいサイズを
有するチップサイズパッケージに関すると共に、半導体
パッケージに半導体チップを実装した半導体装置、及
び、プリント基板に実装するための実装構造、並びに、
実装方法に関する。
【０００２】
【従来の技術】一般に、この種の半導体パッケージは、
特願平６−１１０８５７号に記載されているように、当
該パッケージに搭載、実装される半導体チップと実質的
に同様なサイズを有しており、半導体パッケージを半導
体チップに取り付けることにより、半導体装置を構成し
ている。具体的に述べると、半導体パッケージを有する
半導体装置は、ポリイミド等によって形成された絶縁フ
ィルムを接着剤を介して、半導体チップの電極パッド部
分を除く表面を覆うと共に、絶縁フィルムに設けられた
配線には、半導体チップの電極パッドと電気的に接続さ
れた導電性突起物（以下、バンプと呼ぶ）が設けられて
いる。尚、絶縁フィルム上の配線は、カバーコートによ
って被覆されている。
【０００３】これらバンプは、マトリックス状に絶縁フ
ィルムの配線上に、カバーコートから突出する形で配列
されている。
【０００４】このような半導体パッケージを有する半導
体装置は、実際上、半導体チップと同じ面積で、マザー
ボード等の基板上に実装できるため、小さな面積の基板
に多数の半導体装置を実装できるという利点がある。
【０００５】
【発明が解決しようとする課題】一方、半導体パッケー
ジを有する半導体装置においても、将来、半導体チップ
上の電極パッドの数を増加させることにより、多ピン化
が図られることが予測される。このような電極パッドの
数の増加に対処するためには、バンプの数を増加させる
こと、並びに、バンプのサイズを極力小さくすることが
必要であり、また、半導体チップ上の電極パッド部を結
ぶ配線も、微細化する必要がある。
【０００６】このように、多ピン化のためにバンプのサ
イズを小さくすると、バンプと、絶縁フィルム上に設け
られるランドとの間の接合強度が低下すること、及び、
配線の微細化により、ノイズが発生することも予測され
る。
【０００７】また、半導体パッケージ上にバンプが突出
した状態の半導体装置が完成すると、バンプの表面は自
然に酸化され、表面にナチュラルオキサイド膜（自然酸
化膜）が形成される。このように、ナチュラルオキサイ
ド膜が形成された状態で、配線の正常性を試験するため
に、通常、プローブを各バンプに接触させることにより
電気試験、即ち、導通試験が行われている。この電気試
験の場合、各バンプ上に形成されたナチュラルオキサイ
ド膜をプローブによって破ることが必要になるが、バン
プの大きさが小さくなると、プローブを個々のプローブ
に接触させることが難しくなり、結果的に、正確に電気
試験を行うことが困難になってしまう。また、正確な電
気試験を行うために、小さなバンプにプローブを必要以
上に強く接触させた場合、バンプが大きく変形するとい
う問題が発生する。
【０００８】更に、半導体パッケージを有する半導体装
置をプリント基板上に実装する場合、バンプをリフロー
させ、プリント基板上の導体層と接合させている。この
リフロー後に行う温度サイクル試験、及び、実際に製品
として使用されている間に、バンプのサイズが小さくな
るにしたがって、基板と絶縁フィルムとの間の熱膨張率
の違いのため、バンプが絶縁フィルム上のランドとの接
合部で破断する可能性が高くなってしまう。
【０００９】また、バンプを突出させた半導体装置を基
板上に実装する場合、実装後、半導体装置と基板との間
の接合強度を強化するために、実装された半導体装置と
基板との間に接着樹脂を注入し、バンプの周囲をこの接
着樹脂によって囲むことも行われているが、接着樹脂の
注入後、半導体チップの不良、或いは、異常が検出され
ても、不良、異常の検出された半導体チップだけを取り
替えることはできない状況にある。
【００１０】本発明の目的は、半導体パッケージを有す
る半導体装置において、バンプの多数化に対処でき、且
つ、バンプの多数化に伴う上記した諸問題を解決できる
半導体パッケージ、半導体パッケージを有する半導体装
置、並びに、半導体装置の実装構造を提供することであ
る。
【００１１】本発明の他の目的は、バンプが小さくなっ
ても正確に、バンプを変形させることなく、電気試験を
行うことができるプローブ装置を提供することである。
【００１２】本発明の更に他の目的は、微細化した半導
体パッケージが使用されても、リフロー後に行う温度サ
イクル試験、及び、実際に製品として使用されている間
に、バンプの破断等が生じない半導体装置を提供するこ
とである。
【００１３】本発明の他の目的は、一旦、基板等に実装
され、接着樹脂が注入された後でも、半導体チップを取
り替えることができる半導体装置の実装方法を提供する
ことである。
【００１４】
【課題を解決するための手段】本発明の一態様によれ
ば、半導体チップの一表面と実質上等しいサイズを有
し、前記半導体チップの前記一表面を覆うように取り付
けられる半導体パッケージにおいて、それぞれビアホー
ルを有すると共に、配線を施された複数枚の絶縁フィル
ムと、各絶縁フィルム上の配線を電気的に接続するため
のビアホール配線と、前記複数枚の絶縁フィルムの最外
層から突出した導電性突起物とを有し、前記複数枚の絶
縁フィルムの内、少なくとも一枚の絶縁フィルム上に
は、当該絶縁フィルムに隣接した半導体チップ及び絶縁
フィルムのいずれか一方上の独立した複数の配線と、前
記複数のビアホール配線を介して、電気的に接続される
と共に、残りのビアホールに施された配線とは電気的に
絶縁されている単一の配線が施されており、前記単一の
配線には、同一の電位が与えられる半導体パッケージが
得られる。
【００１５】本発明の他の態様によれば、一方向に突出
した導電性突起物を有する半導体パッケージと、前記半
導体パッケージと実質上等しい面積を有する一表面を備
えた半導体チップとを備え、当該一表面上には、前記半
導体パッケージが取り付けられた半導体装置を前記導電
性突起物を基板に接触させることにより実装した半導体
装置の実装構造において、前記基板と前記半導体パッケ
ージとの間には、前記導電性突起物を囲むように、熱可
塑性樹脂層が設けられており、該熱可塑性樹脂層を形成
する熱可塑性樹脂は前記導電性突起物と実質的に等しい
溶解温度を有している半導体装置の実装構造が得られ
る。
【００１６】更に、本発明の別の態様によれば、一方向
に突出した導電性突起物を有する半導体パッケージと、
前記半導体パッケージと実質上等しい面積を有する一表
面を備えた半導体チップとを備え、当該一表面上には、
前記半導体パッケージが取り付けられた半導体装置を前
記導電性突起物を基板に接触させることにより実装する
半導体装置の実装方法において、前記導電性突起物を囲
むように、前記導電性突起物と実質的に等しい溶解温度
を有する熱可塑性樹脂によって、前記半導体パッケージ
の表面を覆っておき、前記基板に実装する際、前記導電
性突起物のリフローと同時に、前記熱可塑性樹脂を溶解
させることにより、前記導電性突起物の前記基板への実
装と、前記半導体パッケージの前記基板への接着とを同
時的に行う半導体装置の実装方法が得られる。
【００１７】また、本発明のもう一つの態様によれば、
一方向に突出した導電性突起物を有する半導体パッケー
ジと、前記半導体パッケージと実質上等しい面積を有す
る一表面を備えた半導体チップとを備え、当該一表面上
には、前記半導体パッケージが取り付けられた半導体装
置を試験するためのプローブ装置において、単一の前記
導電性突起物に対して、複数箇所において接触できるよ
うな微小突起を備えているプローブ装置が得られる。
【００１８】
【実施例】以下、図面を参照して、本発明の実施例につ
いて説明する。
【００１９】図１を参照すると、本発明の一実施例に係
る半導体パッケージ２０は、半導体チップ２１の一表面
と実質上同じ面積を有しており、半導体チップ２１の一
表面に被着して使用される。図示された例では、半導体
チップ２１の一表面上には、複数の電極パッド２２が設
けられており、これら電極パッド２２以外の半導体チッ
プ２１の表面は接着剤層２３によって覆われており、半
導体パッケージ２０は、接着剤層２３を介して、半導体
チップ２１の表面上に被着されている。
【００２０】図示された半導体パッケージ２０は、ポリ
イミドの絶縁フィルム層２５を備え、図示された絶縁フ
ィルム層２５は複数層（ここでは、３層）の絶縁フィル
ム２５ａ、２５ｂ（図２及び図３参照）、及び２５ｃに
よって形成されている。各絶縁フィルム２５ａ〜２５ｃ
には、それぞれビアホール２７が形成されると共に、配
線２９が形成されている。これら配線２９は、ビアホー
ル配線、接地配線、信号配線、及び電源配線に区分する
ことができ、このうち、接地配線及び電源配線は、半導
体チップ２１の複数の電極パッド２２に電気的に接続さ
れているが、最終的には、共通にしても良い。
【００２１】図示された例では、接着剤層２３上に設け
られた第１層の絶縁フィルム２５ａに、配線２９が施さ
れており、この配線２９は、半導体チップ２１上の各電
極パッド２２に対して、ビアホール配線を介して電気的
に接続されている。更に、第２層の絶縁フィルム２５ｂ
には、第１層の絶縁フィルム２５ａの各配線２９に接続
された配線２９と、ビアホール配線とを有している。ま
た、絶縁フィルム層２５の最外層である第３層の絶縁フ
ィルム２５ｃには、第２層の絶縁フィルム２５ｂ上の配
線２９に電気的に接続された導電性突起物、即ち、バン
プ３１が形成され、これらバンプ３１はプリント基板
（図示せず）等に、直接、ボンディングされ、所望の半
導体機器を構成することができる。
【００２２】ここで、半導体チップ２１上の電極パッド
２２の数が多くなると、それに応じて、バンプ３１の数
も増加させる必要があるが、バンプ３１は、基板との接
続の関係上、ある程度の間隔（例えば、５００ミクロ
ン）をおいて配列する必要がある。したがって、電極パ
ッドの数に比較して、バンプの数を減少させることが望
ましい。
【００２３】この実施例では、絶縁フィルム２５を多層
構造にすることによって、バンプ３１の数を電極パッド
２２の数に比較して少なくすることができる。
【００２４】図２及び図３を参照すると、図１の実施例
を更に具体的に説明するための平面図であり、図２に
は、第１層の絶縁フィルム２５ａの上の配線が示されて
おり、他方、図３には、第２層の絶縁フィルム２５ｂ上
の配線が示されている。
【００２５】図２において、第１層の絶縁フィルム２５
ａ上の配線には、４つの接地配線２９ｇが含まれてお
り、各接地配線２９ｇは、接地電極パッドによって終端
されている。また、図示された配線２５ａ中には、４つ
の電源配線２９ｄが設けられており、これら電源配線２
９ｄは電源電極パッドによって終端されている。残りの
配線は、各種信号の送受を行うための信号配線である。
【００２６】図３に示された配線は、図２に示された配
線と対応しており、ここでは、第２層の絶縁フィルム２
５ｂ上の全体に亘って形成された接地配線層２９ｇ１に
よって構成されている。この場合、第１層の絶縁フィル
ム２５ａ上の各接地配線２９ｇとビアホール配線（破
線）を介して電気的に接続されており、この接地配線層
２９ｇ１は、図２の信号配線及び電源配線２９ｄのビア
ホール位置に対応した位置には、形成されていない。こ
の結果、第２層の絶縁フィルム２５ｂ上には、信号配線
用のビアホール配線２９ｖ１及び電源配線用ビアホール
配線２９ｖ２とが露出した状態となっている。
【００２７】したがって、第２層の絶縁フィルム２５ｂ
上の電極パッド数は第１層の絶縁フィルム２５ａ上の電
極パッド数に比較して少なくできる。
【００２８】また、第３層の絶縁フィルム２５ｃ上に、
図３と同様にして、電極配線層を形成すれば、電源配線
に必要な電極パッド数をも減少させることができ、した
がって、最上層上に突出されるバンプの数を大幅に減ら
すことが可能である。更に、図３に示すように、接地配
線層２９ｇ１を含ませることにより、半導体チップ２１
を電磁気的にシールドするシールド効果も持たせること
が可能になる。
【００２９】以上述べたことからも明らかなように、半
導体パッケージ２０は、絶縁フィルムを多層にすること
により、半導体チップ２１の電極パッド数が増加して
も、半導体パッケージ２０から突出するバンプの数は、
電極パッド数よりも少なくでき、半導体チップ２０の多
ピン化に対応できる。更に、必要な配線を多層に分ける
ことができるため、配線の自由度を上げることができ、
結果として、配線密度を下げることができる。
【００３０】図４を参照すると、本発明の他の実施例に
係る半導体パッケージは、パッケージ上に形成されるバ
ンプの構造によって特徴づけられる。図４において、半
導体パッケージの一部を形成する絶縁フィルム２５の外
側表面に、銅等の電極パッド３５が形成されており、こ
の電極パッド３５は、周辺部において絶縁性のカバーコ
ート３６によって部分的に覆われている。したがって、
電極パッド３５上に直接バンプを取り付けた場合、電極
パッド３５との接続部において、バンプの径は小さくな
ってしまい、結果として、バンプが電極パッド３５との
接続部で破断してしまう現象が観測された。
【００３１】この実施例は、上記したバンプの破断を防
止するためのものである。まず、この実施例では、カバ
ーコート３６を選択的に除去することにより、電極パッ
ド３５の中央部を露出させた後、レジストを塗布する。
続いて、このレジストを部分的に除去して、電極パッド
３５及びこの電極パッド３５の周辺におけるカバーコー
ト３６を部分的に露出させる。このレジスト除去領域
は、電極パッド３５の露出領域より広い面積を有してい
る。具体的には、電極パッド３５の径が８０μｍの場
合、レジスト除去領域の径は２００〜３００μｍである
ことが望ましい。
【００３２】次に、レジスト除去領域には、無電解メッ
キ、又は、蒸着により、銅の下地層３８が被着され、レ
ジストが残された状態になる。以後、必要な処理が施さ
れた後、最終的に、半田バンプ４０が形成される。この
例では、半田片を下地層３８にのせて加熱して溶解さ
せ、表面張力によりボール状の半田バンプ４０を形成す
る方法が採用されている。尚、半田バンプ４０は、錫又
は鉛によって形成され、２００〜３００μｍの径を有す
ると共に、１００〜２５０μｍの高さを有している。
【００３３】上記したことからも明らかな通り、この実
施例は、下地層３８によって半田バンプ４０のランドを
拡大したことと等価である。
【００３４】図５を参照して、本発明の更に他の実施例
に係る半導体パッケージのバンプ構造を説明する。図５
に示されたバンプ構造は、半導体パッケージの一部を形
成する絶縁フィルム２５の外側表面に、周辺を部分的
に、カバーコート３６によって覆われた電極パッド３５
が設けられていることは、図４の例と同様である。この
例では、銅の下地層３８´が半球形を有している点で、
図４と異なっており、このような半球形の下地層３８´
も、電解メッキによって容易に形成できる。また、半球
形の下地層３８´上には、図４の場合と同様に、最終工
程において、錫また鉛の半田バンプ４０が半田片を加
熱、溶融する方法によって形成されている。
【００３５】図４及び図５に示された実施例では、半田
バンプ４０の電極パッド３８との接触面を実質上拡大で
きるため、半導体パッケージの温度サイクル試験で、半
田バンプ４０が破断するのを防止できた。したがって、
半導体パッケージの耐温度サイクル性を向上させること
ができた。
【００３６】尚、半田バンプ４０のピッチが５００μｍ
の時、半田バンプ４０の径は１００〜３００μｍの範囲
で自由に選択できるという利点もある。また、図４及び
図５の実施例は、半田バンプ４０をプリント基板等に実
装後、樹脂封止しない半導体機器に特に適している。
【００３７】図６（Ａ）及び（Ｂ）を参照して、本発明
の他の実施例に係る半導体装置及びその実装方法につい
て説明する。図示された半導体装置は、半導体チップ２
１、及び、半導体チップ２１の一表面と実質的に同じサ
イズを有し、当該一表面に接着剤によって取り付けられ
た半導体パッケージ２０とによって構成されている。半
導体チップ２１上には、電極パッド３５が形成されてお
り、半導体パッケージ２０は、半導体チップ２１の表面
に接着剤により被着された絶縁フィルム２５を有してい
る。
【００３８】また、電極パッド３５には、図の下方向に
向けられた半田バンプ４０が取り付けられている点で
は、他の実施例と同様である。
【００３９】このように、電極パッド３５に、直接、半
田バンプ４０を取り付けただけでは、半田バンプ４０の
付け根部分における応力が非常に弱いことが確認され
た。
【００４０】このため、この実施例では、図６（Ａ）に
示すように、半田バンプ４０の付け根部分に樹脂層４５
を塗布して、半田バンプ４０の付け根部分における接合
強度を補強している。
【００４１】この樹脂層４５を形成する樹脂としては、
熱硬化性樹脂、及び、熱可塑性樹脂のいずれでも良い。
このように、電極パッド３５との接合部分を樹脂層４５
によって補強された半導体装置は、図６（Ｂ）に示すよ
うに、半田バンプ４０によりプリント基板４６上にボン
ディングされた場合、プリント基板４６上の導体層（図
示せず）に、強い接合強度でボンディングされると共
に、半導体パッケージ２０側における半田バンプ４０の
破断等も観測されなかった。
【００４２】ここで、樹脂層４５を形成する樹脂とし
て、加熱によってリフローする熱可塑性樹脂が使用され
た場合、半導体装置を加熱して樹脂層４５を半田バンプ
４０共にリフローさせることにより、半導体パッケージ
２０を半田バンプ４０から機械的に切り離すことができ
る。これは、図示された例の場合、半田バンプ４０だけ
で、半導体パッケージ２０とプリント基板４６との間の
電気的接続並びに機械的接合が行われているためであ
る。
【００４３】このことは、半導体装置がプリント基板４
６上に搭載された後、半導体チップ２１の不良が検出さ
れた場合、半導体チップ２１を正常なチップと取替え、
半導体チップのリペアが可能であることを意味してい
る。このように、半導体チップを取替えてリペアできる
ことは、プリント基板４６上に搭載される半導体装置の
数が多くなればなる程、非常に有効である。
【００４４】図７（Ａ）〜（Ｇ）を参照して、上記した
半導体チップの実装動作および取替え動作を説明する。
まず、図７（Ａ）に示された半導体装置は、図６（Ａ）
と同様に、半導体チップ２１、絶縁フィルム２５、半田
バンプ４０、及び、半田バンプ４０の周辺に被覆された
樹脂層４５とを有している。この実施例では、樹脂層４
５は、単に、半田バンプ４０を補強するだけでなく、接
着材としても作用している。また、樹脂層４５は、キュ
ア前の状態では、高い流動性を持ち、キュア後の状態で
は、−４０〜１２５℃の温度範囲で、接着力を有し、且
つ、半田の溶融温度では接着力が低下する樹脂によって
形成されている。このような樹脂には、熱可塑性ポリイ
ミド系、またはフッ素系樹脂がある。
【００４５】図７（Ａ）に示された半導体装置は、図７
（Ｂ）に示すように、プリント基板４６上の導体層４８
上に半田バンプ４０が位置するように戴置される。その
後、半田の溶融温度、且つ、熱可塑性樹脂の接着力が低
下する温度まで加熱される。そうすると、半田バンプ４
０が溶融し、プリント基板４６上の導体層４８とボンデ
ィングされると同時に、プリント基板４６と絶縁フィル
ム２５とが熱可塑性樹脂４５によって接着される。
【００４６】つまり、１度の加熱で、半田バンプ４０の
ボンディングと絶縁フィルム２５の接着とを同時に行う
ことができる。
【００４７】その後、プリント基板４６上にボンディン
グされた状態で、半導体チップ２１の不良が検出される
と、図７（Ｃ）に示すように、半導体チップ２１の裏面
に、加熱・吸着治具５１が配置され、半田バンプ４０の
溶融温度近傍まで加熱される。加熱の結果、樹脂層４５
はリフローして、絶縁フィルム２５との接着力が低下
し、且つ、半田バンプ４０の半導体パッケージとの接着
力も低下する。結果として、半田バンプ４０は、半導体
パッケージから容易に取り外すことができる状態にな
る。また、この状態では、プリント基板４６側に、樹脂
が溶融、移動して、プリント基板４６の表面と接触する
一方、半田バンプ４０の頂部は、露出した状態になる。
【００４８】この状態では、図７（Ｄ）に示すように、
半導体チップ２１は絶縁フィルム２５と共に半田バンプ
４０から簡単に取り外すことができる。
【００４９】次に、図７（Ａ）に示した半導体装置と同
様な構成を有し、且つ、図７（Ｅ）に示すように、取り
替えられるべき半導体装置を用意する。ここで、取り替
えられるべき半導体装置は、図７（Ａ）と同様に、半導
体チップ２１ａ、絶縁フィルム２５ａ、半田バンプ４０
ａ、及び、半田バンプ４０ａを囲むように被着された樹
脂層４５ａとを有している。この樹脂層４５ａも樹脂層
４５と同様に、キュア前の状態では、高い流動性を持
ち、キュア後の状態では、−４０〜１２５℃の温度範囲
で、接着力を有し、且つ、半田の溶融温度では接着力が
低下する樹脂によって形成されている。
【００５０】図７（Ｅ）に示すように、取り替えられる
べき半導体装置の半田バンプ４０ａは、プリント基板４
６上に残されている半田バンプ４０上に搭載され、この
状態で加熱される。この加熱によって、半田バンプ４０
と４０ａ及び樹脂層４５と４５ａとはリフローして、一
体化される。このように、この実施例では、プリント基
板４６にマウントされた後、出荷検査時やユーザーが使
用していて、半導体チップ２１に不良が見付かった場合
にも、良品の半導体チップ２１ａに取り替えることがで
きるという利点がある。
【００５１】換言すれば、樹脂層４５、４５ａを形成す
る樹脂を半田バンプの溶融温度との関係で選択すること
により、半導体チップをリペアできる。
【００５２】図８を参照して、本発明の他の実施例に係
る半田バンプ検査用プローブを説明する。まず、半導体
パッケージに使用される半田バンプ４０は上記したよう
に、１００〜３００μｍの径を有し、且つ、５００μｍ
のピッチで配列されている。また、半田バンプ４０自身
は、大気中に晒されるため、必然的にその表面は、薄い
自然酸化膜（ナチュラルオキサイド膜）によって被覆さ
れた状態にある。このため、半導体チップ２１の特性を
正確に測定するには、半田バンプ２１上の自然酸化膜を
破って半田バンプ４０の導体部分に接触できるプローブ
が検査用として必要である。
【００５３】このため、通常、尖った先端を有するプロ
ーブが使用されているが、半田バンプ４０のサイズ及び
ピッチが小さくなると、プローブを半田バンプ上に正確
に位置決めするのが難しくなってしまう。また、平坦な
先端を有するプローブでは、半田バンプ上の自然酸化膜
を破れない場合が生じ、正確な測定ができないという欠
点がある。
【００５４】上記した点を考慮して、この実施例では、
半田バンプ検査用プローブとして、半田バンプ４０の径
の１／３以下のピッチで配列された複数の突起電極５５
を直線上或いは十字型に配列したプローブを使用する。
ここで、各突起電極５５は、半球状の断面形状を有して
いる。
【００５５】このようなプローブを使用して半田バンプ
４０を検査する場合、プローブには、半田バンプ４０よ
りも狭いピッチで、突起電極５５が配列されているた
め、検査の際には、単一の半田バンプ４０に対して３〜
５個の突起電極５５が接触することになる。したがっ
て、プローブと半田バンプ４０との導通が確実に行わ
れ、且つ、半田バンプ４０と突起電極５５とは点接触す
るため、確実に自然酸化膜を破ることができる。また、
プローブの突起電極５５は、半田バンプ４０よりも広い
範囲に設けられているため、位置合わせ精度が低くて
も、突起電極５５と半田バンプ４０との間の導通を確実
に取ることができる。
【００５６】
【発明の効果】本発明では、半導体チップの電極パッド
の増加にも対処できる半導体パッケージが得られると共
に、半導体装置をプリント基板に実装する際の半田バン
プの半導体パッケージ側における破損等を防止できる半
導体装置及びその実装方法が得られる。また、実装後、
不良半導体チップをリペアできる半導体装置及びその実
装方法も得られる。更に、半田バンプの導通試験を確実
に行うことができるプローブも得られる。このように、
本発明では、半導体パッケージの半田バンプに伴う諸問
題を全て解消できるという利点がある。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体装置の概略構成
を説明するために使用される断面図である。
【図２】図１に示された本発明の実施例をより詳細に説
明するための平面図である。
【図３】図２とは異なる面上の配線を説明するための平
面図である。
【図４】本発明の他の実施例に係る半導体装置を説明す
るための断面図である。
【図５】図４の実施例を変形した例を示す断面図であ
る。
【図６】Ａは本発明の他の実施例に係る半導体装置を示
す断面図である。Ｂは図６（Ａ）に示された半導体装置
の実装状態を示す断面図である。
【図７】Ａ〜Ｆは本発明の他の実施例に係る半導体装置
の実装方法を説明するための図である。
【図８】本発明の更に他の実施例に係る半導体装置検査
用プローブを説明するための図図である。
【符号の説明】
２０ 半導体パッケージ ２１ 半導体チップ ２２、３５ 電極パッド ２３ 接着剤層 ２５ 絶縁フィルム ２９ 配線 ３６ カバーコート ３８ 下地層 ４０ 半田バンプ ４５ 樹脂層 ４６ プリント基板 ４８ 導体層 ５１ 加熱・吸着装置 ５５ 突起電極
フロントページの続き (56)参考文献 特開 平８−236586（ＪＰ，Ａ) 特開 平５−36889（ＪＰ，Ａ) 特開 平４−37148（ＪＰ，Ａ) 特開 平６−120296（ＪＰ，Ａ) 特開 平２−253627（ＪＰ，Ａ) 特開 平２−62056（ＪＰ，Ａ) 特開 平６−69280（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/60 311 H01L 23/12

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体チップの一表面と実質上等しいサ
    イズを有し、前記半導体チップの前記一表面を覆うよう
    に取り付けられる半導体パッケージにおいて、それぞれ
    ビアホールを有すると共に、配線を施された複数枚の絶
    縁フィルムと、各絶縁フィルム上の配線を電気的に接続
    するためのビアホール配線と、前記複数枚の絶縁フィル
    ムの最外層から突出した導電性突起物とを有し、前記複
    数枚の絶縁フィルムの内、少なくとも一枚の絶縁フィル
    ム上には、単一の配線が施されており、当該単一の配線
    は、当該絶縁フィルムに隣接し、且つ、同一の電位が与
    えられる互いに独立した複数の配線に対して、前記複数
    のビアホール配線を介して、電気的に接続されると共
    に、残りのビアホールに施された配線とは電気的に絶縁
    されていることを特徴とする半導体パッケージ。
  2. 【請求項２】 請求項１において、前記複数枚の絶縁フ
    ィルム上の配線に、シールド配線を含んでいることを特
    徴とする半導体パッケージ。
  3. 【請求項３】 請求項１において、前記絶縁フィルムの
    最外層から突出した導電性突起物は、前記最外層に設け
    られ、絶縁性のカバーコートによって部分的に覆われた
    電極パッド上に形成されており、且つ、前記電極パッド
    からカバーコート上に至る範囲に亘って被覆され、前記
    電極パッドの面積より広い面積を有する下地層と、該下
    地層上に形成された突起部とによって構成されているこ
    とを特徴とする半導体パッケージ。
  4. 【請求項４】 請求項１において、前記導電性突起物
    は、樹脂によって囲まれていることを特徴とする半導体
    パッケージ。
  5. 【請求項５】 一方向に突出した導電性突起物を有する
    半導体パッケージと、前記半導体パッケージと実質上等
    しい面積を有する一表面を備えた半導体チップとを備
    え、当該一表面上には、前記半導体パッケージが取り付
    けられた半導体装置を前記導電性突起物を基板に接触さ
    せることにより実装した半導体装置の実装構造におい
    て、前記基板と前記半導体パッケージとの間には、前記
    導電性突起物を囲むように、熱可塑性樹脂層が設けられ
    ており、該熱可塑性樹脂層を形成する熱可塑性樹脂は前
    記導電性突起物と実質的に等しい溶解温度を有している
    ことを特徴とする半導体装置の実装構造。
  6. 【請求項６】 一方向に突出した導電性突起物を有する
    半導体パッケージと、前記半導体パッケージと実質上等
    しい面積を有する一表面を備えた半導体チップとを備
    え、当該一表面上には、前記半導体パッケージが取り付
    けられた半導体装置を前記導電性突起物を基板に接触さ
    せることにより実装する半導体装置の実装方法におい
    て、前記導電性突起物を囲むように、前記導電性突起物
    と実質的に等しい溶解温度を有する熱可塑性樹脂によっ
    て、前記半導体パッケージの表面を覆っておき、前記基
    板に実装する際、前記導電性突起物のリフローと同時
    に、前記熱可塑性樹脂を溶解させることにより、前記導
    電性突起物の前記基板への実装と、前記半導体パッケー
    ジの前記基板への接着とを同時的に行うことを特徴とす
    る半導体装置の実装方法。
  7. 【請求項７】 一方向に突出した導電性突起物を有する
    半導体パッケージと、前記半導体パッケージと実質上等
    しい面積を有する一表面を備えた半導体チップとを備
    え、当該一表面上には、前記半導体パッケージが取り付
    けられた半導体装置を試験するためのプローブ装置にお
    いて、単一の前記導電性突起物に対して、複数箇所にお
    いて接触できるような微小突起を備えていることを特徴
    とするプローブ装置。
  8. 【請求項８】 半導体チップの一表面と実質上等しいサ
    イズを有し、前記半導体チップの前記一表面を覆うよう
    に取り付けられる半導体パッケージにおいて、ビアホー
    ルを有すると共に、配線を施された絶縁フィルムと、前
    記絶縁フィルム上の配線を電気的に接続するためのビア
    ホール配線と、前記絶縁フィルムから突出した導電性突
    起物とを有し、前記導電性突起物は、絶縁性のカバーコ
    ートによって部分的に覆われた電極パッド上に形成され
    ており、且つ、前記電極パッドからカバーコート上に至
    る範囲に亘って被覆され、前記電極パッドの面積より広
    い面積を有する下地層と、該下地層上に形成された突起
    部とによって構成されていることを特徴とする半導体パ
    ッケージ。
  9. 【請求項９】 一方向に突出した導電性突起物を有する
    半導体パッケージと、前記半導体パッケージと実質上等
    しい面積を有する一表面を備えた半導体チップとを備
    え、当該一表面上には、前記半導体パッケージが取り付
    けられた半導体装置を前記導電性突起物を基板に接触さ
    せ、且つ、前記基板と前記半導体パッケージとの間に
    は、前記導電性突起物を囲むように、前記導電性突起物
    と実質的に等しい溶解温度の熱可塑性樹脂層が設けられ
    た半導体装置の実装構造を加熱することより、前記半導
    体チップを前記基板から取り外し、別の半導体チップに
    置き換えることにより、前記半導体チップのリペアする
    ことを特徴とするリペア方法。
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Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6111317A (en) * 1996-01-18 2000-08-29 Kabushiki Kaisha Toshiba Flip-chip connection type semiconductor integrated circuit device
JP3376203B2 (ja) 1996-02-28 2003-02-10 株式会社東芝 半導体装置とその製造方法及びこの半導体装置を用いた実装構造体とその製造方法
US5789271A (en) * 1996-03-18 1998-08-04 Micron Technology, Inc. Method for fabricating microbump interconnect for bare semiconductor dice
US5891795A (en) * 1996-03-18 1999-04-06 Motorola, Inc. High density interconnect substrate
US20040061220A1 (en) * 1996-03-22 2004-04-01 Chuichi Miyazaki Semiconductor device and manufacturing method thereof
JP2891665B2 (ja) 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
JPH09312374A (ja) * 1996-05-24 1997-12-02 Sony Corp 半導体パッケージ及びその製造方法
KR100186333B1 (ko) * 1996-06-20 1999-03-20 문정환 칩 사이즈 반도체 패키지 및 그 제조방법
JP2825083B2 (ja) * 1996-08-20 1998-11-18 日本電気株式会社 半導体素子の実装構造
JPH10135270A (ja) * 1996-10-31 1998-05-22 Casio Comput Co Ltd 半導体装置及びその製造方法
JP3695893B2 (ja) * 1996-12-03 2005-09-14 沖電気工業株式会社 半導体装置とその製造方法および実装方法
JPH10178145A (ja) * 1996-12-19 1998-06-30 Texas Instr Japan Ltd 半導体装置及びその製造方法並びに半導体装置用絶縁基板
US6097098A (en) 1997-02-14 2000-08-01 Micron Technology, Inc. Die interconnections using intermediate connection elements secured to the die face
JP4159631B2 (ja) * 1997-06-23 2008-10-01 シチズンホールディングス株式会社 半導体パッケージの製造方法
US6441473B1 (en) * 1997-09-12 2002-08-27 Agere Systems Guardian Corp. Flip chip semiconductor device
US6028354A (en) * 1997-10-14 2000-02-22 Amkor Technology, Inc. Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package
CN100426491C (zh) 1997-10-17 2008-10-15 揖斐电株式会社 封装基板
JPH11121932A (ja) * 1997-10-17 1999-04-30 Ibiden Co Ltd 多層配線板及び多層プリント配線板
US6064114A (en) 1997-12-01 2000-05-16 Motorola, Inc. Semiconductor device having a sub-chip-scale package structure and method for forming same
JP3381601B2 (ja) * 1998-01-26 2003-03-04 松下電器産業株式会社 バンプ付電子部品の実装方法
JP3514361B2 (ja) * 1998-02-27 2004-03-31 Ｔｄｋ株式会社 チップ素子及びチップ素子の製造方法
JP3420703B2 (ja) * 1998-07-16 2003-06-30 株式会社東芝 半導体装置の製造方法
US6400018B2 (en) 1998-08-27 2002-06-04 3M Innovative Properties Company Via plug adapter
US6903451B1 (en) * 1998-08-28 2005-06-07 Samsung Electronics Co., Ltd. Chip scale packages manufactured at wafer level
KR20000032827A (ko) * 1998-11-18 2000-06-15 구자홍 다층 회로기판의 접점부 형성방법
JP3577419B2 (ja) * 1998-12-17 2004-10-13 新光電気工業株式会社 半導体装置およびその製造方法
JP2000223653A (ja) * 1999-02-02 2000-08-11 Rohm Co Ltd チップ・オン・チップ構造の半導体装置およびそれに用いる半導体チップ
US6462414B1 (en) * 1999-03-05 2002-10-08 Altera Corporation Integrated circuit package utilizing a conductive structure for interlocking a conductive ball to a ball pad
JP3128548B2 (ja) * 1999-03-11 2001-01-29 沖電気工業株式会社 半導体装置および半導体装置の製造方法
JP3446825B2 (ja) * 1999-04-06 2003-09-16 沖電気工業株式会社 半導体装置およびその製造方法
JP2001144197A (ja) * 1999-11-11 2001-05-25 Fujitsu Ltd 半導体装置、半導体装置の製造方法及び試験方法
US6513236B2 (en) * 2000-02-18 2003-02-04 Matsushita Electric Industrial Co., Ltd. Method of manufacturing bump-component mounted body and device for manufacturing the same
TW494517B (en) * 2000-03-17 2002-07-11 Matsushita Electric Ind Co Ltd Method and apparatus for evaluating insulation film
JP2002057252A (ja) * 2000-08-07 2002-02-22 Hitachi Ltd 半導体装置及びその製造方法
JP2002118199A (ja) * 2000-10-10 2002-04-19 Mitsubishi Electric Corp 半導体装置
JP4557461B2 (ja) * 2001-06-26 2010-10-06 京セラ株式会社 配線基板
DE10231385B4 (de) * 2001-07-10 2007-02-22 Samsung Electronics Co., Ltd., Suwon Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
KR100415687B1 (ko) * 2001-07-19 2004-01-24 에쓰에쓰아이 주식회사 반도체 칩 스케일 패키지 및 그 제조방법
US7759803B2 (en) * 2001-07-25 2010-07-20 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same
US20040099716A1 (en) * 2002-11-27 2004-05-27 Motorola Inc. Solder joint reliability by changing solder pad surface from flat to convex shape
JP2004200394A (ja) * 2002-12-18 2004-07-15 Nitto Denko Corp 半導体装置の製造方法
NZ543934A (en) 2003-05-12 2008-06-30 Affymax Inc Novel spacer moiety for poly (ethylene glycol)-modified peptide-based compounds
US20050107297A1 (en) 2003-05-12 2005-05-19 Holmes Christopher P. Novel poly(ethylene glycol) modified compounds and uses thereof
JP3678239B2 (ja) * 2003-06-30 2005-08-03 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7303941B1 (en) 2004-03-12 2007-12-04 Cisco Technology, Inc. Methods and apparatus for providing a power signal to an area array package
US7446399B1 (en) 2004-08-04 2008-11-04 Altera Corporation Pad structures to improve board-level reliability of solder-on-pad BGA structures
WO2007040229A1 (ja) * 2005-10-03 2007-04-12 Rohm Co., Ltd. 半導体装置
US20080088035A1 (en) * 2006-10-17 2008-04-17 Hon Hai Precision Industry Co., Ltd. Circuit board assembly
JP4980709B2 (ja) * 2006-12-25 2012-07-18 ローム株式会社 半導体装置
WO2008094275A1 (en) 2007-01-30 2008-08-07 New York University Peptides for treatment of conditions associated with nitric oxide
JP2008207543A (ja) * 2007-01-31 2008-09-11 Canon Inc インクジェット記録へッドおよびその製造方法
JP4679553B2 (ja) * 2007-07-23 2011-04-27 イビデン株式会社 半導体チップ
US20120074558A1 (en) * 2010-09-29 2012-03-29 Mao Bang Electronic Co., Ltd. Circuit Board Packaged with Die through Surface Mount Technology
US9082832B2 (en) 2011-09-21 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming protection and support structure for conductive interconnect structure
US9484259B2 (en) 2011-09-21 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming protection and support structure for conductive interconnect structure
JP6326723B2 (ja) 2012-08-24 2018-05-23 Tdk株式会社 端子構造及び半導体素子
JP6155571B2 (ja) 2012-08-24 2017-07-05 Tdk株式会社 端子構造、並びにこれを備える半導体素子及びモジュール基板
JP6015240B2 (ja) 2012-08-24 2016-10-26 Tdk株式会社 端子構造及び半導体素子
US9086433B2 (en) * 2012-12-19 2015-07-21 International Business Machines Corporation Rigid probe with compliant characteristics
US20140252073A1 (en) * 2013-03-05 2014-09-11 Summit Imaging, Inc. Ball grid array mounting system and method
EA201690780A1 (ru) 2013-10-15 2016-08-31 Сиэтл Дженетикс, Инк. Пегилированные лекарственные средства-линкеры для улучшенной фармакокинетики конъюгатов лиганд-лекарственное средство
TWI569368B (zh) * 2015-03-06 2017-02-01 恆勁科技股份有限公司 封裝基板、包含該封裝基板的封裝結構及其製作方法
US9484227B1 (en) * 2015-06-22 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Dicing in wafer level package
SG11201804268RA (en) 2015-12-04 2018-06-28 Seattle Genetics Inc Conjugates of quaternized tubulysin compounds
US11793880B2 (en) 2015-12-04 2023-10-24 Seagen Inc. Conjugates of quaternized tubulysin compounds
EP3433278A4 (en) 2016-03-25 2019-11-06 Seattle Genetics, Inc. PROCESS FOR THE PREPARATION OF PEGYLATED MEDICINE LINKS AND INTERMEDIATES THEREOF
US10120971B2 (en) * 2016-08-30 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and layout method thereof
JP7244987B2 (ja) 2016-12-14 2023-03-23 シージェン インコーポレイテッド 多剤抗体薬物コンジュゲート
WO2018175994A1 (en) 2017-03-24 2018-09-27 Seattle Genetics, Inc. Process for the preparation of glucuronide drug-linkers and intermediates thereof
TW202015740A (zh) 2018-06-07 2020-05-01 美商西雅圖遺傳學公司 喜樹鹼結合物
US11081369B2 (en) * 2019-02-25 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
WO2021067861A1 (en) 2019-10-04 2021-04-08 Seagen Inc. Camptothecin peptide conjugates
US11289431B2 (en) * 2019-12-27 2022-03-29 Intel Corporation Electrostatic discharge protection in integrated circuits using materials with optically controlled electrical conductivity
MX2022012621A (es) 2020-04-10 2023-01-18 Seagen Inc Enlazadores de variantes de carga.
TW202246242A (zh) 2021-01-15 2022-12-01 美商西健公司 免疫調節抗體藥物結合物
US20220246508A1 (en) * 2021-01-29 2022-08-04 Mediatek Inc. Ball pad design for semiconductor packages
AR124812A1 (es) 2021-02-03 2023-05-10 Seagen Inc Conjugados y compuestos inmunoestimulantes
WO2022251850A1 (en) 2021-05-28 2022-12-01 Seagen Inc. Anthracycline antibody conjugates
WO2023083919A1 (en) 2021-11-09 2023-05-19 Tubulis Gmbh Conjugates comprising a phosphorus (v) and a camptothecin moiety
WO2023083900A1 (en) 2021-11-09 2023-05-19 Tubulis Gmbh Conjugates comprising a phosphorus (v) and a drug moiety
US20230381321A1 (en) 2022-03-17 2023-11-30 Seagan Inc., Camptothecin conjugates
WO2023215740A1 (en) 2022-05-06 2023-11-09 Seagen Inc. Immunomodulatory antibody-drug conjugates
WO2024030577A1 (en) 2022-08-03 2024-02-08 Seagen Inc. Immunostimulatory anti-pd-l1-drug conjugates
EP4321522A1 (en) 2022-08-12 2024-02-14 Seagen Inc. Cytotoxic compounds and conjugates thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5518069A (en) * 1978-07-26 1980-02-07 Citizen Watch Co Ltd Protective construction of semiconductor device
JPS62144346A (ja) * 1985-12-19 1987-06-27 Matsushita Electric Ind Co Ltd 半導体集積回路素子
JPH0744345B2 (ja) * 1989-10-20 1995-05-15 株式会社富士通ゼネラル 多層配線基板
JP2570468B2 (ja) * 1990-06-01 1997-01-08 日本電気株式会社 Ｌｓｉモジュールの製造方法
JPH04118958A (ja) * 1990-09-10 1992-04-20 Toshiba Corp 表面実装用多層型配線基板
US5289346A (en) * 1991-02-26 1994-02-22 Microelectronics And Computer Technology Corporation Peripheral to area adapter with protective bumper for an integrated circuit chip
JPH0536889A (ja) * 1991-07-26 1993-02-12 Hitachi Ltd 半導体装置
KR950012658B1 (ko) * 1992-07-24 1995-10-19 삼성전자주식회사 반도체 칩 실장방법 및 기판 구조체
JPH06120296A (ja) * 1992-10-07 1994-04-28 Hitachi Ltd 半導体集積回路装置
US5510758A (en) * 1993-04-07 1996-04-23 Matsushita Electric Industrial Co., Ltd. Multilayer microstrip wiring board with a semiconductor device mounted thereon via bumps
JPH07106503A (ja) * 1993-10-08 1995-04-21 Shinko Electric Ind Co Ltd 半導体装置用パッケージおよび半導体装置
JP2833996B2 (ja) * 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法

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US5757078A (en) 1998-05-26

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