JP3424515B2 - 電子部品の実装構造 - Google Patents
電子部品の実装構造Info
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Description
アレイ状に配置されたはんだバンプによって、電子部品
と実装基板とを電気的に接続する電子部品の実装構造に
関し、特に携帯機器に用いる電子部品の実装構造に適用
して好適である。
下、BGAという)パッケージ101の実装構造を図4
に示す。この図に示されるように、BGAパッケージ1
01の実装は、BGAパッケージ101の裏面にアレイ
状に配置された複数のはんだバンプ102を溶融させ
て、複数のはんだバンプ102と多層プリント配線基板
103に設けられた複数の電極104とをそれぞれ接合
させることによって成される。
多層プリント配線基板103には、各電極104からの
引き出し配線105が備えられているが、マトリクスア
レイ状に配置された複数のはんだバンプ102のうち最
外周に位置するものと接合される電極(以下、最外周電
極という)104aにおける引き出し配線105は、外
部との電気的導通を容易にするために、多層プリント配
線基板103の表面に形成されている。
図5(a)に示し、図5(a)の上面図を図5(b)に
示す。図5(a)、(b)の斜線部分で示されるよう
に、引き出し配線は保護用のソルダレジスト106によ
って覆われる。このとき、はんだバンプ102と電極1
04との接合面積を大きくするために、電極104の表
面を全面的に露出させるようにしている。そして、最外
周電極104aにおいては、引き出し配線105が多層
プリント配線基板103の表面に形成されていることか
ら、引き出し配線105の一部が露出し、はんだバンプ
102が最外周電極104aと引き出し配線105の一
部と接合した状態となる。
多層プリント配線基板103に外部衝撃が加わった場
合、特に多層プリント配線基板103が曲がりやすい樹
脂等からなる場合には、最外周電極104aの部分に応
力集中が起こるため、最外周電極104aとはんだバン
プ102との接合部分ではこの応力集中に耐えうる接合
強度が要求される。
においては、はんだバンプ102と引き出し配線105
上のソルダレジスト106で覆われた部分Aから外部衝
撃によってはんだバンプ102が剥離(クラック)して
しまい、接触不良が発生するという問題がある。本発明
は上記点に鑑みてなされたもので、外部衝撃によっても
電子部品と実装基板との接触不良を防止できる電子部品
の実装構造を提供することを目的とする。
するため、以下の技術的手段を採用する。請求項1に記
載の発明においては、実装基板(3)にアレイ状に配列
された複数の電極(2)のうち、外周部分に位置する最
外周電極(2a)の全てにおいては、はんだバンプ
(7)の接合部分が全て最外周電極(2a)の外周部で
終端するようになっており、実装基板(3)は、スルー
ホールを介して配線層(8)が電気的に接続された多層
プリント配線基板(3)であって、最外周電極(2a)
の下部にはスルーホールが形成されていて配線層(8)
を引き出し配線としていることを特徴としている。
分全てが最外周電極(2a)の外周部で終端するように
すれば、すなわち最外周電極(2a)においては実装基
板(3)の表面から露出するような引き出し線を設けな
いようにすれば、クラック起点がなくなり、外部衝撃に
よっても最外周電極(2a)からはんだバンプ(7)が
剥離しにくくなる。これにより、電子部品(1)と実装
基板(3)との接触不良を防止することができる。
いては、実装基板(3)の表面から露出するような引き
出し配線を設けるようにしてもよい。すなわち、最外周
電極(2a)が剥離しなければ最外周電極(2a)より
内側にある電極(2b)が剥離することがないからであ
る。
子部品(1)は、携帯機器に搭載されるものであること
を特徴としている。携帯機器においては、落下等による
外部衝撃を受けやすく、電子部品(1)と実装基板
(3)との接触不良が発生し易い。このため、請求項1
に記載の発明を携帯機器に適用すると効果的である。
する実施形態記載の具体的手段との対応関係を示すもの
である。
基づいて説明する。図1に、BGAパッケージ1を所定
の電極2(パッド)が備えられた多層プリント配線基板
3に実装したときの模式図を示す。また、図2に多層プ
リント配線基板3に備えられた電極2の配列パターンを
示す。但し、図2は電極2の配列パターンを簡略化して
表したものであり、斜線部で示されたような円形の電極
がアレイ状に配置されていることを示している。
線6を有するインターポーザ4に接着剤等を介して半導
体チップを搭載し、回路配線6と半導体チップとをAu
ワイヤ等で電気的に接続したのち、封止樹脂5で半導体
チップ及びAuワイヤを封止したものを示す。本実施形
態では、薄型化や生産性を考慮してインターポーザ4に
はポリイミドを用いており、また封止樹脂5としてはエ
ポキシ樹脂等を用いている。
インターポーザ4には、アレイ状に穴が空けられてお
り、この穴を介して回路配線6にはんだボールを溶融接
合することで、BGAパッケージ1の裏面にはんだバン
プ7がアレイ状に配置された状態となっている。一方、
多層プリント配線基板3は、多数の配線層8を積層状に
形成したものであり、図2に示すような配置パターンで
形成された電極2を備えている。この電極2の配置パタ
ーンは、はんだバンプ7の配置と対応するようになって
いて、実装時にBGAパッケージ1に設けられたはんだ
バンプ7と多層プリント配線基板3に設けられた電極2
とがそれぞれ組合わされるようになっている。そして、
本実施形態においては、多層プリント配線基板3に備え
られた複数の電極2のうちの少なくとも最外周電極2a
(図2における領域Xにおける電極2)においては、引
き出し配線を多層プリント配線基板3から露出するよう
に形成していない。なお、最外周電極2a内に配置され
る内周電極2b(図2における領域Yにおける電極2)
においては、図面では示していないが内周電極2bの一
部からは多層プリント配線基板3から露出する引き出し
配線が形成されている。
について説明する。なお、簡略化のため、4層からなる
多層プリント配線基板3について説明する。まず、両面
に銅箔処理が成されたコア材を用意し、所定の位置にド
リルで穴を空けてスルーホール(ブラインドビアホー
ル)を形成する。そして、このスルーホールを通じて、
コア材の両面における銅を電気的に導通させるべく、銅
メッキによるスルーホールメッキを行う。これにより、
スルーホールメッキ処理が施された基板が完成する。
が施された基板を2枚用意し、この2枚の基板のうち、
後に張り合わせる側同士の面の銅箔をエッチングによっ
てパターニングする。そして、ガラスクロスにエポキシ
樹脂を含有させたプリプレグを2枚の基板間に挟み込ん
だ状態で加熱プレス処理を行い、2枚の基板を張り合わ
せる。これにより、4層に分かれた銅箔の層が形成され
る。
ルで穴を空けてスルーホールを形成し、銅メッキによる
スルーホールメッキを行って4層に分かれた銅箔が電気
的に導通するようにする。この後、BGAパッケージ1
を実装する側、つまり多層プリント配線基板3の表面に
該当する側の銅箔をエッチングによってパターニング
し、電極部分の銅箔を残すと共に所定の引き出し配線を
形成する。但し、ここに示す引き出し配線は、最外周電
極2aに対応するスルーホール以外からの引き出し配線
であり、最外周に対応するスルーホールからの引き出し
配線は、多層プリント配線基板3の表面に該当する銅箔
によっては形成していない。
ソルダレジスト10を印刷形成して、ソルダレジスト1
0にて引き出し配線を覆う。このとき、ソルダレジスト
10の印刷ズレによって、電極2がソルダレジスト10
に覆われないように、ソルダレジスト10の開口部は印
刷ズレを考慮した大きさになっている。なお、この後、
必要に応じて無電解メッキ法により、電極2上にニッケ
ル−金(Ni−Au)メッキを施したり、錫(Sn)メ
ッキやパラジウム(Pd)メッキを施す等して、複数の
配線層8を備えた多層プリント配線基板3が完成する。
板3上にBGAパッケージ1を位置決め搭載したのち、
はんだバンプ7を溶融することでBGAパッケージ1が
多層プリント配線基板3に実装される。ここで、本実施
形態にいては、上述したように、多層プリント配線基板
3に備えられた複数の電極2のうちの最外周電極2aに
おいては、引き出し配線を多層プリント配線基板3の表
面に該当する銅箔によって形成していない。この最外周
電極2aの部分の拡大図を図3(a)に示し、また図3
(a)の上面図を図3(b)に示す。
周電極2aはソルダレジスト10(図の斜線部分)によ
って覆われておらず、全面的に露出した状態になってい
る。そして、最外周電極2aにおける引き出し配線は、
多層プリント配線基板3に内蔵された銅箔や銅メッキに
よって形成されているため、最外周電極2aにおいては
引き出し配線が多層プリント配線基板3の表面に露出し
ていない独立パッドとなっている。
んだバンプ7の接合が終端し、接合が弱くなる部分がな
くなる。すなわち、最外周電極2aの部分ではんだバン
プ7は最外周電極2aの表面だけでなく、その側面(図
1中の断面図に示される台形状の最外周電極2aの斜め
部分)においても接合するようになり、図4に示すはん
だバンプ102と最外周電極104aの接合部でクラッ
ク起点Aとなるような表面だけの接合で終わる領域がな
くなる。
って、特に本実施形態に示すように柔らかい樹脂等から
なる多層プリント配線基板3を用いた場合においても、
はんだバンプ7が最外周電極2aから剥離することがな
く、BGAパッケージ1と多層プリント配線基板3との
接触不良を防止することができる。なお、本実施形態に
おいては、最外周電極2aの引き出し配線を多層プリン
ト配線基板3の内部に形成することによって最外周電極
2aを独立パッドにしているが、最外周電極2aをBG
Aパッケージ1内の半導体チップと電気的導通を取らな
いようなダミー電極として、このダミー電極によって外
部衝撃による応力集中から発生するBGAパッケージ1
と多層プリント配線基板3との接触不良を防止するよう
にすることもできる。但し、この場合には、ダミー電極
を形成するスペースが必要になるためBGAパッケージ
1及び多層プリント配線基板3が全体的に大きくなるた
め、上記実施形態の方法が有効である。
ように応力集中が発生するため、この応力集中によって
図3の2点鎖線部分に示したように、コア部材に亀裂が
発生する場合があるが、上記実施形態のように最外周電
極2aにおける引き出し配線をスルーホールメッキによ
って形成すれば、亀裂がこのスルーホールメッキ部分で
止まるため、亀裂によって最外周電極2a全体が剥がれ
ることを防止することができるという効果を得ることが
できる。
ジ1と多層プリント配線基板3との実装構造を携帯機
器、例えば携帯電話等に用いた場合、携帯機器は落下等
による外部衝撃を受けやすく、電子部品と実装基板との
接触不良が発生し易いため、特に有効に上記接触不良を
防止することができる。
パッケージ1を多層プリント配線基板3に実装したとき
の断面模式図である。
配列パターンを示す模式図である。
(b)は(a)の上面図である。
リント配線基板103に実装したときの断面模式図であ
る。
り、(b)は(a)の上面図である。
2b…内周電極、3…多層プリント配線基板、7…はん
だバンプ、8…配線層。
Claims (2)
- 【請求項1】 電子部品(1)の裏面にアレイ状の配列
を成す複数のはんだバンプ(7)を形成したのち、前記
はんだバンプ(7)の配列に対応するようにアレイ状に
配列された複数の電極(2)を有する実装基板(3)上
に前記電子部品(1)を位置決め搭載し、前記複数のは
んだバンプ(7)を溶融させて前記電極(2)と接合さ
せることにより前記電子部品(1)と前記実装基板
(3)とが電気的に接合されてなる電子部品の実装構造
において、前記実装基板は、スルーホールを介して配線層(8)が
電気的に接続された多層プリント配線基板(3)であ
り、 前記アレイ状に配列された複数の電極(2)のうち、外
周部分に位置する最外周電極(2a)の全てにおいて
は、前記はんだバンプ(7)の接合部分の全てが前記最
外周電極(2a)の外周部で終端しており、 前記最外周電極(2a)の下部には、前記スルーホール
が形成されていて前記配線層(8)を引き出し配線とし
て いることを特徴とする電子部品の実装構造。 - 【請求項2】 請求項1における前記電子部品(1)を
搭載されてなることを特徴とする携帯機器用電子部品の
実装構造。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20175197A JP3424515B2 (ja) | 1997-07-28 | 1997-07-28 | 電子部品の実装構造 |
US09/121,303 US6303878B1 (en) | 1997-07-24 | 1998-07-23 | Mounting structure of electronic component on substrate board |
US09/858,500 US6548765B2 (en) | 1997-07-24 | 2001-05-17 | Mounting structure of electronic component on substrate board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20175197A JP3424515B2 (ja) | 1997-07-28 | 1997-07-28 | 電子部品の実装構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1146054A JPH1146054A (ja) | 1999-02-16 |
JP3424515B2 true JP3424515B2 (ja) | 2003-07-07 |
Family
ID=16446341
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20175197A Expired - Lifetime JP3424515B2 (ja) | 1997-07-24 | 1997-07-28 | 電子部品の実装構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3424515B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6552436B2 (en) * | 2000-12-08 | 2003-04-22 | Motorola, Inc. | Semiconductor device having a ball grid array and method therefor |
KR100817079B1 (ko) | 2006-12-05 | 2008-03-26 | 삼성전자주식회사 | 웨이퍼 레벨 칩 스케일 패키지, 그 제조 방법, 및 웨이퍼레벨 칩 스케일 패키지를 포함하는 반도체 칩 모듈 |
-
1997
- 1997-07-28 JP JP20175197A patent/JP3424515B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH1146054A (ja) | 1999-02-16 |
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