JPH1146054A - 電子部品の実装構造 - Google Patents
電子部品の実装構造Info
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- JPH1146054A JPH1146054A JP20175197A JP20175197A JPH1146054A JP H1146054 A JPH1146054 A JP H1146054A JP 20175197 A JP20175197 A JP 20175197A JP 20175197 A JP20175197 A JP 20175197A JP H1146054 A JPH1146054 A JP H1146054A
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- H05K1/00—Printed circuits
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- H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
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- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K1/11—Printed elements for providing electric connections to or between printed circuits
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- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 外部衝撃によってもＢＧＡパッケージと多層
プリント配線基板との接触不良を防止できる実装構造を
提供する。 【解決手段】 多層プリント配線基板３にマトリクスア
レイ状に配列された複数の電極２のうち、外周部分に位
置する最外周電極２ａにはんだバンプ７が接合したとき
に、はんだバンプ７の接合部分が全て最外周電極２ａの
外周部で終端するようにする。すなわち、すなわち最外
周電極２ａにおいては多層プリント配線基板３の表面か
ら露出するような引き出し配線を設けないようにすれ
ば、クラック起点がなくなり、外部衝撃によっても最外
周電極２ａからはんだバンプ７が剥離しにくくなる。こ
れにより、ＢＧＡパッケージ１と多層プリント配線基板
３との接触不良を防止することができる。
プリント配線基板との接触不良を防止できる実装構造を
提供する。 【解決手段】 多層プリント配線基板３にマトリクスア
レイ状に配列された複数の電極２のうち、外周部分に位
置する最外周電極２ａにはんだバンプ７が接合したとき
に、はんだバンプ７の接合部分が全て最外周電極２ａの
外周部で終端するようにする。すなわち、すなわち最外
周電極２ａにおいては多層プリント配線基板３の表面か
ら露出するような引き出し配線を設けないようにすれ
ば、クラック起点がなくなり、外部衝撃によっても最外
周電極２ａからはんだバンプ７が剥離しにくくなる。こ
れにより、ＢＧＡパッケージ１と多層プリント配線基板
３との接触不良を防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電子部品の裏面に
アレイ状に配置されたはんだバンプによって、電子部品
と実装基板とを電気的に接続する電子部品の実装構造に
関し、特に携帯機器に用いる電子部品の実装構造に適用
して好適である。
アレイ状に配置されたはんだバンプによって、電子部品
と実装基板とを電気的に接続する電子部品の実装構造に
関し、特に携帯機器に用いる電子部品の実装構造に適用
して好適である。
【０００２】
【従来の技術】従来におけるボールグリッドアレイ（以
下、ＢＧＡという）パッケージ１０１の実装構造を図４
に示す。この図に示されるように、ＢＧＡパッケージ１
０１の実装は、ＢＧＡパッケージ１０１の裏面にアレイ
状に配置された複数のはんだバンプ１０２を溶融させ
て、複数のはんだバンプ１０２と多層プリント配線基板
１０３に設けられた複数の電極１０４とをそれぞれ接合
させることによって成される。
下、ＢＧＡという）パッケージ１０１の実装構造を図４
に示す。この図に示されるように、ＢＧＡパッケージ１
０１の実装は、ＢＧＡパッケージ１０１の裏面にアレイ
状に配置された複数のはんだバンプ１０２を溶融させ
て、複数のはんだバンプ１０２と多層プリント配線基板
１０３に設けられた複数の電極１０４とをそれぞれ接合
させることによって成される。
【０００３】このＢＧＡパッケージ１０１が実装される
多層プリント配線基板１０３には、各電極１０４からの
引き出し配線１０５が備えられているが、マトリクスア
レイ状に配置された複数のはんだバンプ１０２のうち最
外周に位置するものと接合される電極（以下、最外周電
極という）１０４ａにおける引き出し配線１０５は、外
部との電気的導通を容易にするために、多層プリント配
線基板１０３の表面に形成されている。
多層プリント配線基板１０３には、各電極１０４からの
引き出し配線１０５が備えられているが、マトリクスア
レイ状に配置された複数のはんだバンプ１０２のうち最
外周に位置するものと接合される電極（以下、最外周電
極という）１０４ａにおける引き出し配線１０５は、外
部との電気的導通を容易にするために、多層プリント配
線基板１０３の表面に形成されている。
【０００４】この最外周電極１０４ａにおける拡大図を
図５（ａ）に示し、図５（ａ）の上面図を図５（ｂ）に
示す。図５（ａ）、（ｂ）の斜線部分で示されるよう
に、引き出し配線は保護用のソルダレジスト１０６によ
って覆われる。このとき、はんだバンプ１０２と電極１
０４との接合面積を大きくするために、電極１０４の表
面を全面的に露出させるようにしている。そして、最外
周電極１０４ａにおいては、引き出し配線１０５が多層
プリント配線基板１０３の表面に形成されていることか
ら、引き出し配線１０５の一部が露出し、はんだバンプ
１０２が最外周電極１０４ａと引き出し配線１０５の一
部と接合した状態となる。
図５（ａ）に示し、図５（ａ）の上面図を図５（ｂ）に
示す。図５（ａ）、（ｂ）の斜線部分で示されるよう
に、引き出し配線は保護用のソルダレジスト１０６によ
って覆われる。このとき、はんだバンプ１０２と電極１
０４との接合面積を大きくするために、電極１０４の表
面を全面的に露出させるようにしている。そして、最外
周電極１０４ａにおいては、引き出し配線１０５が多層
プリント配線基板１０３の表面に形成されていることか
ら、引き出し配線１０５の一部が露出し、はんだバンプ
１０２が最外周電極１０４ａと引き出し配線１０５の一
部と接合した状態となる。
【０００５】
【発明が解決しようとする課題】ＢＧＡパッケージ１や
多層プリント配線基板１０３に外部衝撃が加わった場
合、特に多層プリント配線基板１０３が曲がりやすい樹
脂等からなる場合には、最外周電極１０４ａの部分に応
力集中が起こるため、最外周電極１０４ａとはんだバン
プ１０２との接合部分ではこの応力集中に耐えうる接合
強度が要求される。
多層プリント配線基板１０３に外部衝撃が加わった場
合、特に多層プリント配線基板１０３が曲がりやすい樹
脂等からなる場合には、最外周電極１０４ａの部分に応
力集中が起こるため、最外周電極１０４ａとはんだバン
プ１０２との接合部分ではこの応力集中に耐えうる接合
強度が要求される。
【０００６】しかしながら、上記従来における実装構造
においては、はんだバンプ１０２と引き出し配線１０５
上のソルダレジスト１０６で覆われた部分Ａから外部衝
撃によってはんだバンプ１０２が剥離（クラック）して
しまい、接触不良が発生するという問題がある。本発明
は上記点に鑑みてなされたもので、外部衝撃によっても
電子部品と実装基板との接触不良を防止できる電子部品
の実装構造を提供することを目的とする。
においては、はんだバンプ１０２と引き出し配線１０５
上のソルダレジスト１０６で覆われた部分Ａから外部衝
撃によってはんだバンプ１０２が剥離（クラック）して
しまい、接触不良が発生するという問題がある。本発明
は上記点に鑑みてなされたもので、外部衝撃によっても
電子部品と実装基板との接触不良を防止できる電子部品
の実装構造を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するため、以下の技術的手段を採用する。請求項１乃至
２に記載の発明においては、実装基板（３）にアレイ状
に配列された複数の電極（２）のうち、外周部分に位置
する最外周電極（２ａ）とはんだバンプ（７）とが接合
したときに、はんだバンプ（７）の接合部分が全て最外
周電極（２ａ）の外周部で終端するようになっているこ
とを特徴としている。
するため、以下の技術的手段を採用する。請求項１乃至
２に記載の発明においては、実装基板（３）にアレイ状
に配列された複数の電極（２）のうち、外周部分に位置
する最外周電極（２ａ）とはんだバンプ（７）とが接合
したときに、はんだバンプ（７）の接合部分が全て最外
周電極（２ａ）の外周部で終端するようになっているこ
とを特徴としている。
【０００８】このように、はんだバンプ（７）の接合部
分全てが最外周電極（２ａ）の外周部で終端するように
すれば、すなわち最外周電極（２ａ）においては実装基
板（３）の表面から露出するような引き出し線を設けな
いようにすれば、クラック起点がなくなり、外部衝撃に
よっても最外周電極（２ａ）からはんだバンプ（７）が
剥離しにくくなる。これにより、電子部品（１）と実装
基板（３）との接触不良を防止することができる。
分全てが最外周電極（２ａ）の外周部で終端するように
すれば、すなわち最外周電極（２ａ）においては実装基
板（３）の表面から露出するような引き出し線を設けな
いようにすれば、クラック起点がなくなり、外部衝撃に
よっても最外周電極（２ａ）からはんだバンプ（７）が
剥離しにくくなる。これにより、電子部品（１）と実装
基板（３）との接触不良を防止することができる。
【０００９】なお、最外周電極（２ａ）以外の電極にお
いては、実装基板（３）の表面から露出するような引き
出し配線を設けるようにしてもよい。すなわち、最外周
電極（２ａ）が剥離しなければ最外周電極（２ａ）より
内側にある電極（２ｂ）が剥離することがないからであ
る。請求項２に記載の発明のように、実装基板として多
層プリント配線基板（３）を用いて、多層プリント配線
基板（３）に内蔵された配線層（８）を最外周電極（２
ａ）の引き出し配線とすれば、ダミー電極ではない通常
の電極によって請求項１に示すような構造で最外周電極
（２ａ）を構成することができる。
いては、実装基板（３）の表面から露出するような引き
出し配線を設けるようにしてもよい。すなわち、最外周
電極（２ａ）が剥離しなければ最外周電極（２ａ）より
内側にある電極（２ｂ）が剥離することがないからであ
る。請求項２に記載の発明のように、実装基板として多
層プリント配線基板（３）を用いて、多層プリント配線
基板（３）に内蔵された配線層（８）を最外周電極（２
ａ）の引き出し配線とすれば、ダミー電極ではない通常
の電極によって請求項１に示すような構造で最外周電極
（２ａ）を構成することができる。
【００１０】請求項３に記載の発明においては、前記電
子部品（１）は、携帯機器に搭載されるものであること
を特徴としている。携帯機器においては、落下等による
外部衝撃を受けやすく、電子部品（１）と実装基板
（３）との接触不良が発生し易い。このため、請求項１
乃至２に記載の発明を携帯機器に適用すると効果的であ
る。
子部品（１）は、携帯機器に搭載されるものであること
を特徴としている。携帯機器においては、落下等による
外部衝撃を受けやすく、電子部品（１）と実装基板
（３）との接触不良が発生し易い。このため、請求項１
乃至２に記載の発明を携帯機器に適用すると効果的であ
る。
【００１１】なお、上記各手段の括弧内の符号は、後述
する実施形態記載の具体的手段との対応関係を示すもの
である。
する実施形態記載の具体的手段との対応関係を示すもの
である。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。図１に、ＢＧＡパッケージ１を所定
の電極２（パッド）が備えられた多層プリント配線基板
３に実装したときの模式図を示す。また、図２に多層プ
リント配線基板３に備えられた電極２の配列パターンを
示す。但し、図２は電極２の配列パターンを簡略化して
表したものであり、斜線部で示されたような円形の電極
がアレイ状に配置されていることを示している。
基づいて説明する。図１に、ＢＧＡパッケージ１を所定
の電極２（パッド）が備えられた多層プリント配線基板
３に実装したときの模式図を示す。また、図２に多層プ
リント配線基板３に備えられた電極２の配列パターンを
示す。但し、図２は電極２の配列パターンを簡略化して
表したものであり、斜線部で示されたような円形の電極
がアレイ状に配置されていることを示している。
【００１３】ここで、ＢＧＡパッケージ１とは、回路配
線６を有するインターポーザ４に接着剤等を介して半導
体チップを搭載し、回路配線６と半導体チップとをＡｕ
ワイヤ等で電気的に接続したのち、封止樹脂５で半導体
チップ及びＡｕワイヤを封止したものを示す。本実施形
態では、薄型化や生産性を考慮してインターポーザ４に
はポリイミドを用いており、また封止樹脂５としてはエ
ポキシ樹脂等を用いている。
線６を有するインターポーザ４に接着剤等を介して半導
体チップを搭載し、回路配線６と半導体チップとをＡｕ
ワイヤ等で電気的に接続したのち、封止樹脂５で半導体
チップ及びＡｕワイヤを封止したものを示す。本実施形
態では、薄型化や生産性を考慮してインターポーザ４に
はポリイミドを用いており、また封止樹脂５としてはエ
ポキシ樹脂等を用いている。
【００１４】このＢＧＡパッケージ１の裏面に相当する
インターポーザ４には、アレイ状に穴が空けられてお
り、この穴を介して回路配線６にはんだボールを溶融接
合することで、ＢＧＡパッケージ１の裏面にはんだバン
プ７がアレイ状に配置された状態となっている。一方、
多層プリント配線基板３は、多数の配線層８を積層状に
形成したものであり、図２に示すような配置パターンで
形成された電極２を備えている。この電極２の配置パタ
ーンは、はんだバンプ７の配置と対応するようになって
いて、実装時にＢＧＡパッケージ１に設けられたはんだ
バンプ７と多層プリント配線基板３に設けられた電極２
とがそれぞれ組合わされるようになっている。そして、
本実施形態においては、多層プリント配線基板３に備え
られた複数の電極２のうちの少なくとも最外周電極２ａ
（図２における領域Ｘにおける電極２）においては、引
き出し配線を多層プリント配線基板３から露出するよう
に形成していない。なお、最外周電極２ａ内に配置され
る内周電極２ｂ（図２における領域Ｙにおける電極２）
においては、図面では示していないが内周電極２ｂの一
部からは多層プリント配線基板３から露出する引き出し
配線が形成されている。
インターポーザ４には、アレイ状に穴が空けられてお
り、この穴を介して回路配線６にはんだボールを溶融接
合することで、ＢＧＡパッケージ１の裏面にはんだバン
プ７がアレイ状に配置された状態となっている。一方、
多層プリント配線基板３は、多数の配線層８を積層状に
形成したものであり、図２に示すような配置パターンで
形成された電極２を備えている。この電極２の配置パタ
ーンは、はんだバンプ７の配置と対応するようになって
いて、実装時にＢＧＡパッケージ１に設けられたはんだ
バンプ７と多層プリント配線基板３に設けられた電極２
とがそれぞれ組合わされるようになっている。そして、
本実施形態においては、多層プリント配線基板３に備え
られた複数の電極２のうちの少なくとも最外周電極２ａ
（図２における領域Ｘにおける電極２）においては、引
き出し配線を多層プリント配線基板３から露出するよう
に形成していない。なお、最外周電極２ａ内に配置され
る内周電極２ｂ（図２における領域Ｙにおける電極２）
においては、図面では示していないが内周電極２ｂの一
部からは多層プリント配線基板３から露出する引き出し
配線が形成されている。
【００１５】以下、多層プリント配線基板３の製造方法
について説明する。なお、簡略化のため、４層からなる
多層プリント配線基板３について説明する。まず、両面
に銅箔処理が成されたコア材を用意し、所定の位置にド
リルで穴を空けてスルーホール（ブラインドビアホー
ル）を形成する。そして、このスルーホールを通じて、
コア材の両面における銅を電気的に導通させるべく、銅
メッキによるスルーホールメッキを行う。これにより、
スルーホールメッキ処理が施された基板が完成する。
について説明する。なお、簡略化のため、４層からなる
多層プリント配線基板３について説明する。まず、両面
に銅箔処理が成されたコア材を用意し、所定の位置にド
リルで穴を空けてスルーホール（ブラインドビアホー
ル）を形成する。そして、このスルーホールを通じて、
コア材の両面における銅を電気的に導通させるべく、銅
メッキによるスルーホールメッキを行う。これにより、
スルーホールメッキ処理が施された基板が完成する。
【００１６】次に、このようなスルーホールメッキ処理
が施された基板を２枚用意し、この２枚の基板のうち、
後に張り合わせる側同士の面の銅箔をエッチングによっ
てパターニングする。そして、ガラスクロスにエポキシ
樹脂を含有させたプリプレグを２枚の基板間に挟み込ん
だ状態で加熱プレス処理を行い、２枚の基板を張り合わ
せる。これにより、４層に分かれた銅箔の層が形成され
る。
が施された基板を２枚用意し、この２枚の基板のうち、
後に張り合わせる側同士の面の銅箔をエッチングによっ
てパターニングする。そして、ガラスクロスにエポキシ
樹脂を含有させたプリプレグを２枚の基板間に挟み込ん
だ状態で加熱プレス処理を行い、２枚の基板を張り合わ
せる。これにより、４層に分かれた銅箔の層が形成され
る。
【００１７】そして、４層分全てを貫通するようにドリ
ルで穴を空けてスルーホールを形成し、銅メッキによる
スルーホールメッキを行って４層に分かれた銅箔が電気
的に導通するようにする。この後、ＢＧＡパッケージ１
を実装する側、つまり多層プリント配線基板３の表面に
該当する側の銅箔をエッチングによってパターニング
し、電極部分の銅箔を残すと共に所定の引き出し配線を
形成する。但し、ここに示す引き出し配線は、最外周電
極２ａに対応するスルーホール以外からの引き出し配線
であり、最外周に対応するスルーホールからの引き出し
配線は、多層プリント配線基板３の表面に該当する銅箔
によっては形成していない。
ルで穴を空けてスルーホールを形成し、銅メッキによる
スルーホールメッキを行って４層に分かれた銅箔が電気
的に導通するようにする。この後、ＢＧＡパッケージ１
を実装する側、つまり多層プリント配線基板３の表面に
該当する側の銅箔をエッチングによってパターニング
し、電極部分の銅箔を残すと共に所定の引き出し配線を
形成する。但し、ここに示す引き出し配線は、最外周電
極２ａに対応するスルーホール以外からの引き出し配線
であり、最外周に対応するスルーホールからの引き出し
配線は、多層プリント配線基板３の表面に該当する銅箔
によっては形成していない。
【００１８】この後、引き出し配線を保護するために、
ソルダレジスト１０を印刷形成して、ソルダレジスト１
０にて引き出し配線を覆う。このとき、ソルダレジスト
１０の印刷ズレによって、電極２がソルダレジスト１０
に覆われないように、ソルダレジスト１０の開口部は印
刷ズレを考慮した大きさになっている。なお、この後、
必要に応じて無電解メッキ法により、電極２上にニッケ
ル−金（Ｎｉ−Ａｕ）メッキを施したり、錫（Ｓｎ）メ
ッキやパラジウム（Ｐｄ）メッキを施す等して、複数の
配線層８を備えた多層プリント配線基板３が完成する。
ソルダレジスト１０を印刷形成して、ソルダレジスト１
０にて引き出し配線を覆う。このとき、ソルダレジスト
１０の印刷ズレによって、電極２がソルダレジスト１０
に覆われないように、ソルダレジスト１０の開口部は印
刷ズレを考慮した大きさになっている。なお、この後、
必要に応じて無電解メッキ法により、電極２上にニッケ
ル−金（Ｎｉ−Ａｕ）メッキを施したり、錫（Ｓｎ）メ
ッキやパラジウム（Ｐｄ）メッキを施す等して、複数の
配線層８を備えた多層プリント配線基板３が完成する。
【００１９】このように完成された多層プリント配線基
板３上にＢＧＡパッケージ１を位置決め搭載したのち、
はんだバンプ７を溶融することでＢＧＡパッケージ１が
多層プリント配線基板３に実装される。ここで、本実施
形態にいては、上述したように、多層プリント配線基板
３に備えられた複数の電極２のうちの最外周電極２ａに
おいては、引き出し配線を多層プリント配線基板３の表
面に該当する銅箔によって形成していない。この最外周
電極２ａの部分の拡大図を図３（ａ）に示し、また図３
（ａ）の上面図を図３（ｂ）に示す。
板３上にＢＧＡパッケージ１を位置決め搭載したのち、
はんだバンプ７を溶融することでＢＧＡパッケージ１が
多層プリント配線基板３に実装される。ここで、本実施
形態にいては、上述したように、多層プリント配線基板
３に備えられた複数の電極２のうちの最外周電極２ａに
おいては、引き出し配線を多層プリント配線基板３の表
面に該当する銅箔によって形成していない。この最外周
電極２ａの部分の拡大図を図３（ａ）に示し、また図３
（ａ）の上面図を図３（ｂ）に示す。
【００２０】図３（ａ）、（ｂ）に示されるように最外
周電極２ａはソルダレジスト１０（図の斜線部分）によ
って覆われておらず、全面的に露出した状態になってい
る。そして、最外周電極２ａにおける引き出し配線は、
多層プリント配線基板３に内蔵された銅箔や銅メッキに
よって形成されているため、最外周電極２ａにおいては
引き出し配線が多層プリント配線基板３の表面に露出し
ていない独立パッドとなっている。
周電極２ａはソルダレジスト１０（図の斜線部分）によ
って覆われておらず、全面的に露出した状態になってい
る。そして、最外周電極２ａにおける引き出し配線は、
多層プリント配線基板３に内蔵された銅箔や銅メッキに
よって形成されているため、最外周電極２ａにおいては
引き出し配線が多層プリント配線基板３の表面に露出し
ていない独立パッドとなっている。
【００２１】このため、最外周電極２ａの部分のみでは
んだバンプ７の接合が終端し、接合が弱くなる部分がな
くなる。すなわち、最外周電極２ａの部分ではんだバン
プ７は最外周電極２ａの表面だけでなく、その側面（図
１中の断面図に示される台形状の最外周電極２ａの斜め
部分）においても接合するようになり、図４に示すはん
だバンプ１０２と最外周電極１０４ａの接合部でクラッ
ク起点Ａとなるような表面だけの接合で終わる領域がな
くなる。
んだバンプ７の接合が終端し、接合が弱くなる部分がな
くなる。すなわち、最外周電極２ａの部分ではんだバン
プ７は最外周電極２ａの表面だけでなく、その側面（図
１中の断面図に示される台形状の最外周電極２ａの斜め
部分）においても接合するようになり、図４に示すはん
だバンプ１０２と最外周電極１０４ａの接合部でクラッ
ク起点Ａとなるような表面だけの接合で終わる領域がな
くなる。
【００２２】これにより、外部衝撃による応力集中によ
って、特に本実施形態に示すように柔らかい樹脂等から
なる多層プリント配線基板３を用いた場合においても、
はんだバンプ７が最外周電極２ａから剥離することがな
く、ＢＧＡパッケージ１と多層プリント配線基板３との
接触不良を防止することができる。なお、本実施形態に
おいては、最外周電極２ａの引き出し配線を多層プリン
ト配線基板３の内部に形成することによって最外周電極
２ａを独立パッドにしているが、最外周電極２ａをＢＧ
Ａパッケージ１内の半導体チップと電気的導通を取らな
いようなダミー電極として、このダミー電極によって外
部衝撃による応力集中から発生するＢＧＡパッケージ１
と多層プリント配線基板３との接触不良を防止するよう
にすることもできる。但し、この場合には、ダミー電極
を形成するスペースが必要になるためＢＧＡパッケージ
１及び多層プリント配線基板３が全体的に大きくなるた
め、上記実施形態の方法が有効である。
って、特に本実施形態に示すように柔らかい樹脂等から
なる多層プリント配線基板３を用いた場合においても、
はんだバンプ７が最外周電極２ａから剥離することがな
く、ＢＧＡパッケージ１と多層プリント配線基板３との
接触不良を防止することができる。なお、本実施形態に
おいては、最外周電極２ａの引き出し配線を多層プリン
ト配線基板３の内部に形成することによって最外周電極
２ａを独立パッドにしているが、最外周電極２ａをＢＧ
Ａパッケージ１内の半導体チップと電気的導通を取らな
いようなダミー電極として、このダミー電極によって外
部衝撃による応力集中から発生するＢＧＡパッケージ１
と多層プリント配線基板３との接触不良を防止するよう
にすることもできる。但し、この場合には、ダミー電極
を形成するスペースが必要になるためＢＧＡパッケージ
１及び多層プリント配線基板３が全体的に大きくなるた
め、上記実施形態の方法が有効である。
【００２３】また、最外周電極２ａにおいては上述した
ように応力集中が発生するため、この応力集中によって
図３の２点鎖線部分に示したように、コア部材に亀裂が
発生する場合があるが、上記実施形態のように最外周電
極２ａにおける引き出し配線をスルーホールメッキによ
って形成すれば、亀裂がこのスルーホールメッキ部分で
止まるため、亀裂によって最外周電極２ａ全体が剥がれ
ることを防止することができるという効果を得ることが
できる。
ように応力集中が発生するため、この応力集中によって
図３の２点鎖線部分に示したように、コア部材に亀裂が
発生する場合があるが、上記実施形態のように最外周電
極２ａにおける引き出し配線をスルーホールメッキによ
って形成すれば、亀裂がこのスルーホールメッキ部分で
止まるため、亀裂によって最外周電極２ａ全体が剥がれ
ることを防止することができるという効果を得ることが
できる。
【００２４】なお、本実施形態に示したＢＧＡパッケー
ジ１と多層プリント配線基板３との実装構造を携帯機
器、例えば携帯電話等に用いた場合、携帯機器は落下等
による外部衝撃を受けやすく、電子部品と実装基板との
接触不良が発生し易いため、特に有効に上記接触不良を
防止することができる。
ジ１と多層プリント配線基板３との実装構造を携帯機
器、例えば携帯電話等に用いた場合、携帯機器は落下等
による外部衝撃を受けやすく、電子部品と実装基板との
接触不良が発生し易いため、特に有効に上記接触不良を
防止することができる。
【図１】本発明を適用した一実施形態であって、ＢＧＡ
パッケージ１を多層プリント配線基板３に実装したとき
の断面模式図である。
パッケージ１を多層プリント配線基板３に実装したとき
の断面模式図である。
【図２】多層プリント配線基板３に備えられた電極２の
配列パターンを示す模式図である。
配列パターンを示す模式図である。
【図３】（ａ）は最外周電極２ａの部分拡大図であり、
（ｂ）は（ａ）の上面図である。
（ｂ）は（ａ）の上面図である。
【図４】従来におけるＢＧＡパッケージ１０１を多層プ
リント配線基板１０３に実装したときの断面模式図であ
る。
リント配線基板１０３に実装したときの断面模式図であ
る。
【図５】（ａ）は最外周電極１０４ａの部分拡大図であ
り、（ｂ）は（ａ）の上面図である。
り、（ｂ）は（ａ）の上面図である。
１…ＢＧＡパッケージ、２…電極、２ａ…最外周電極、
２ｂ…内周電極、３…多層プリント配線基板、７…はん
だバンプ、８…配線層。
２ｂ…内周電極、３…多層プリント配線基板、７…はん
だバンプ、８…配線層。
フロントページの続き (72)発明者 近藤 宏司 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内
Claims (3)
- 【請求項１】 電子部品（１）の裏面にアレイ状の配列
を成す複数のはんだバンプ（７）を形成したのち、前記
はんだバンプ（７）の配列に対応するようにアレイ状に
配列された複数の電極（２）を有する実装基板（３）上
に前記電子部品（１）を位置決め搭載し、前記複数のは
んだバンプ（７）を溶融させて前記電極（２）と接合さ
せることにより前記電子部品（１）と前記実装基板
（３）とが電気的に接合されてなる電子部品の実装構造
において、 前記アレイ状に配列された複数の電極（２）のうち、外
周部分に位置する最外周電極（２ａ）においては、前記
はんだバンプ（７）の接合部分の全てが前記最外周電極
（２ａ）の外周部で終端していることを特徴とする電子
部品の実装構造。 - 【請求項２】 前記実装基板は、スルーホールを介して
配線層（８）が電気的に接続された多層プリント配線基
板（３）であり、 前記最外周電極（２ａ）の下部には、前記スルーホール
が形成されていて前記配線層（８）を引き出し配線とし
ていることを特徴とする請求項１又は２に記載の電子部
品の実装構造。 - 【請求項３】 請求項１又は２における前記電子部品
（１）を搭載されてなることを特徴とする携帯機器用電
子部品の実装構造。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20175197A JP3424515B2 (ja) | 1997-07-28 | 1997-07-28 | 電子部品の実装構造 |
| US09/121,303 US6303878B1 (en) | 1997-07-24 | 1998-07-23 | Mounting structure of electronic component on substrate board |
| US09/858,500 US6548765B2 (en) | 1997-07-24 | 2001-05-17 | Mounting structure of electronic component on substrate board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20175197A JP3424515B2 (ja) | 1997-07-28 | 1997-07-28 | 電子部品の実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1146054A true JPH1146054A (ja) | 1999-02-16 |
| JP3424515B2 JP3424515B2 (ja) | 2003-07-07 |
Family
ID=16446341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20175197A Expired - Lifetime JP3424515B2 (ja) | 1997-07-24 | 1997-07-28 | 電子部品の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3424515B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002047163A2 (en) * | 2000-12-08 | 2002-06-13 | Motorola, Inc., A Corporation Of The State Of Delaware | Semiconductor device having a ball grid array and method therefor |
| US7830017B2 (en) | 2006-12-05 | 2010-11-09 | Samsung Electronics Co., Ltd. | Wafer level chip scale package, method of manufacturing the same, and semiconductor chip module including the wafer level chip scale package |
-
1997
- 1997-07-28 JP JP20175197A patent/JP3424515B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002047163A2 (en) * | 2000-12-08 | 2002-06-13 | Motorola, Inc., A Corporation Of The State Of Delaware | Semiconductor device having a ball grid array and method therefor |
| WO2002047163A3 (en) * | 2000-12-08 | 2003-07-24 | Motorola Inc | Semiconductor device having a ball grid array and method therefor |
| US7830017B2 (en) | 2006-12-05 | 2010-11-09 | Samsung Electronics Co., Ltd. | Wafer level chip scale package, method of manufacturing the same, and semiconductor chip module including the wafer level chip scale package |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3424515B2 (ja) | 2003-07-07 |
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