JP2001060638A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2001060638A JP2001060638A JP23575199A JP23575199A JP2001060638A JP 2001060638 A JP2001060638 A JP 2001060638A JP 23575199 A JP23575199 A JP 23575199A JP 23575199 A JP23575199 A JP 23575199A JP 2001060638 A JP2001060638 A JP 2001060638A
- Authority
- JP
- Japan
- Prior art keywords
- printed circuit
- circuit board
- semiconductor device
- shape memory
- electrode terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 リフローによって、半導体装置のプリント基
板の複数の外部電極端子をマザープリント基板の複数の
プリント基板端子に溶着する際に、プリント基板が熱ス
トレスによって反り返るおそれがなく、複数の外部電極
端子を複数のプリント基板端子に確実に溶着することの
できる半導体装置を得る。 【解決手段】 半導体集積回路２がプリント基板１の一
の面上に取付け固定されると共に、その半導体集積回路
２の複数の電極３がそれぞれ導出された半田ボールから
なる複数の外部電極端子５がプリント基板の他方の面に
取付けられてなる半導体装置において、プリント基板１
に形状記憶部材６が設けられてなるものである。
板の複数の外部電極端子をマザープリント基板の複数の
プリント基板端子に溶着する際に、プリント基板が熱ス
トレスによって反り返るおそれがなく、複数の外部電極
端子を複数のプリント基板端子に確実に溶着することの
できる半導体装置を得る。 【解決手段】 半導体集積回路２がプリント基板１の一
の面上に取付け固定されると共に、その半導体集積回路
２の複数の電極３がそれぞれ導出された半田ボールから
なる複数の外部電極端子５がプリント基板の他方の面に
取付けられてなる半導体装置において、プリント基板１
に形状記憶部材６が設けられてなるものである。
Description
【０００１】
【発明の属する技術分野】本発明は、ＢＧＡ（Ball Gri
d Array:ボールグリッドアレイ）、ＣＳＰ（ChipSize P
ackage:チップサイズパッケージ) 等の、半導体集積回
路がプリント基板の一の面上に取付け固定されると共
に、その半導体集積回路の複数の電極がそれぞれ導出さ
れた半田ボールからなる複数の外部電極端子がプリント
基板の他方の面に取付けられてなる小型化高機能化の半
導体装置に関する。
d Array:ボールグリッドアレイ）、ＣＳＰ（ChipSize P
ackage:チップサイズパッケージ) 等の、半導体集積回
路がプリント基板の一の面上に取付け固定されると共
に、その半導体集積回路の複数の電極がそれぞれ導出さ
れた半田ボールからなる複数の外部電極端子がプリント
基板の他方の面に取付けられてなる小型化高機能化の半
導体装置に関する。
【０００２】
【従来の技術】以下に、図８を参照して、かかる半導体
装置の従来例を説明する。１はインターポーザ用プリン
ト基板（絶縁層としては、例えば、ガラスエポキシ、ポ
リイミド等が用いられる）で、その一の面に半導体集積
回路２が取付けられる。プリント基板１の他の面上に
は、複数の外部電極端子（半田ボールからなる）５が設
けれ、半導体集積回路２の複数の電極３が、それぞれ接
続線４、プリント基板１内の導電層を介して、複数の外
部電極端子５に電気的に接続されている。尚、半導体集
積回路２は、パッケージ化されている。
装置の従来例を説明する。１はインターポーザ用プリン
ト基板（絶縁層としては、例えば、ガラスエポキシ、ポ
リイミド等が用いられる）で、その一の面に半導体集積
回路２が取付けられる。プリント基板１の他の面上に
は、複数の外部電極端子（半田ボールからなる）５が設
けれ、半導体集積回路２の複数の電極３が、それぞれ接
続線４、プリント基板１内の導電層を介して、複数の外
部電極端子５に電気的に接続されている。尚、半導体集
積回路２は、パッケージ化されている。
【０００３】この半導体装置は、電子機器の小型化及び
高機能化に伴い、データ、アドレス信号等のための信号
線が多くなり、その結果として電極端子数が増加する傾
向にある。そこで、かかる半導体装置の大型化を抑制す
ると共に、外部電極端子間のピッチも、１．２７ｍｍ、
１．０ｍｍ、０．８ｍｍ、０．５ｍｍと次第に狭くなり
つつある。
高機能化に伴い、データ、アドレス信号等のための信号
線が多くなり、その結果として電極端子数が増加する傾
向にある。そこで、かかる半導体装置の大型化を抑制す
ると共に、外部電極端子間のピッチも、１．２７ｍｍ、
１．０ｍｍ、０．８ｍｍ、０．５ｍｍと次第に狭くなり
つつある。
【０００４】図９に示す如く、図８の半導体装置の各外
部電極端子５を、電子機器に設けられたマザープリント
基板６の絶縁層７の上に設けたられた複数のプリント基
板端子８にそれぞれ対応させて、リフローによって各外
部電極端子５の下部を溶融させて、各外部電極端子５
を、その各プリント基板端子８に溶着する。
部電極端子５を、電子機器に設けられたマザープリント
基板６の絶縁層７の上に設けたられた複数のプリント基
板端子８にそれぞれ対応させて、リフローによって各外
部電極端子５の下部を溶融させて、各外部電極端子５
を、その各プリント基板端子８に溶着する。
【０００５】
【発明が解決しようとする課題】ところが、かかる半導
体装置をマザープリント基板６に接続する際、リフロー
による熱ストレスによって、図１０に示す如く、インタ
ーポーザ用プリント基板１が反り返って、半導体装置の
複数の外部電極端子５の一部が、マザープリント基板６
の複数のプリント基板端子８の一部に接続できない場合
が生じる。
体装置をマザープリント基板６に接続する際、リフロー
による熱ストレスによって、図１０に示す如く、インタ
ーポーザ用プリント基板１が反り返って、半導体装置の
複数の外部電極端子５の一部が、マザープリント基板６
の複数のプリント基板端子８の一部に接続できない場合
が生じる。
【０００６】かかる点に鑑み、本発明は、半導体集積回
路がプリント基板の一の面上に取付け固定されると共
に、その半導体集積回路の複数の電極がそれぞれ導出さ
れた半田ボールからなる複数の外部電極端子がプリント
基板の他方の面に取付けられてなる半導体装置を、リフ
ローによって、その複数の外部電極端子をマザープリン
ト基板の複数のプリント基板端子に溶着する際に、プリ
ント基板が熱ストレスによって反り返るおそれがなく、
複数の外部電極端子を複数のプリント基板端子に確実に
溶着することのできるものを提案しようとするものであ
る。
路がプリント基板の一の面上に取付け固定されると共
に、その半導体集積回路の複数の電極がそれぞれ導出さ
れた半田ボールからなる複数の外部電極端子がプリント
基板の他方の面に取付けられてなる半導体装置を、リフ
ローによって、その複数の外部電極端子をマザープリン
ト基板の複数のプリント基板端子に溶着する際に、プリ
ント基板が熱ストレスによって反り返るおそれがなく、
複数の外部電極端子を複数のプリント基板端子に確実に
溶着することのできるものを提案しようとするものであ
る。
【０００７】
【課題を解決するための手段】第１の本発明による半導
体装置は、半導体集積回路がプリント基板の一の面上に
取付け固定されると共に、その半導体集積回路の複数の
電極がそれぞれ導出された半田ボールからなる複数の外
部電極端子がプリント基板の他方の面に取付けられてな
る半導体装置において、プリント基板に形状記憶部材が
設けられてなるものである。
体装置は、半導体集積回路がプリント基板の一の面上に
取付け固定されると共に、その半導体集積回路の複数の
電極がそれぞれ導出された半田ボールからなる複数の外
部電極端子がプリント基板の他方の面に取付けられてな
る半導体装置において、プリント基板に形状記憶部材が
設けられてなるものである。
【０００８】かかる第１の本発明によれば、プリント基
板に形状記憶部材を設けることによって、リフローによ
って、その複数の外部電極端子をマザープリント基板の
複数のプリント基板端子に溶着する際に、形状記憶部材
の加熱による母相変態の発生によって、プリント基板が
熱ストレスによって反り返るおそれがなく、複数の外部
電極端子を複数のプリント基板端子に確実に溶着するこ
とができる。
板に形状記憶部材を設けることによって、リフローによ
って、その複数の外部電極端子をマザープリント基板の
複数のプリント基板端子に溶着する際に、形状記憶部材
の加熱による母相変態の発生によって、プリント基板が
熱ストレスによって反り返るおそれがなく、複数の外部
電極端子を複数のプリント基板端子に確実に溶着するこ
とができる。
【０００９】
【発明の実施の形態】第１の本発明は、半導体集積回路
がプリント基板の一の面上に取付け固定されると共に、
その半導体集積回路の複数の電極がそれぞれ導出された
半田ボールからなる複数の外部電極端子がプリント基板
の他方の面に取付けられてなる半導体装置において、プ
リント基板に形状記憶部材が設けられてなる半導体装置
である。
がプリント基板の一の面上に取付け固定されると共に、
その半導体集積回路の複数の電極がそれぞれ導出された
半田ボールからなる複数の外部電極端子がプリント基板
の他方の面に取付けられてなる半導体装置において、プ
リント基板に形状記憶部材が設けられてなる半導体装置
である。
【００１０】第２の本発明は、第１の本発明の半導体装
置において、上記プリント基板を多層基板にて構成し、
板状の上記形状記憶部材を、上記多層基板の層間に一体
化したものである。
置において、上記プリント基板を多層基板にて構成し、
板状の上記形状記憶部材を、上記多層基板の層間に一体
化したものである。
【００１１】第３の本発明は、第１の本発明の半導体装
置において、フレーム状の上記形状記憶部材を、上記プ
リント基板の周縁に固着したものである。
置において、フレーム状の上記形状記憶部材を、上記プ
リント基板の周縁に固着したものである。
【００１２】〔発明の実施の形態の具体例〕以下に、図
１を参照して、本発明の実施の形態の具体例のＢＧＡタ
イプの半導体装置を示す断面図である。１はインターポ
ーザ用プリント基板（絶縁層としては、例えば、ガラス
エポキシ、ポリイミド等が用いられる）で、その一の面
に半導体集積回路２が取付けられる。プリント基板１の
他の面上には、複数の外部電極端子（半田ボールからな
る）５が設けれ、半導体集積回路（半導体素子）２の複
数の電極３が、それぞれ接続線４、プリント基板１内の
導電層を介して、複数の外部電極端子５に電気的に接続
されている。尚、半導体集積回路２は、パッケージ化さ
れている。
１を参照して、本発明の実施の形態の具体例のＢＧＡタ
イプの半導体装置を示す断面図である。１はインターポ
ーザ用プリント基板（絶縁層としては、例えば、ガラス
エポキシ、ポリイミド等が用いられる）で、その一の面
に半導体集積回路２が取付けられる。プリント基板１の
他の面上には、複数の外部電極端子（半田ボールからな
る）５が設けれ、半導体集積回路（半導体素子）２の複
数の電極３が、それぞれ接続線４、プリント基板１内の
導電層を介して、複数の外部電極端子５に電気的に接続
されている。尚、半導体集積回路２は、パッケージ化さ
れている。
【００１３】そして、インターポーザ用プリント基板１
に、形状記憶部材６を設ける。形状記憶部材６として
は、例えば、Ｔｉ−Ｎｉ合金を使用する。このＴｉ−Ｎ
ｉ合金は、回復歪みが約８％、回復応力が約４００ＭＰ
で、信頼性の高い形状記憶材料である。尚、このＴｉ−
Ｎｉ合金は、６０μΩ・cmの抵抗率を有し、かなり導電
性の高い材料である。
に、形状記憶部材６を設ける。形状記憶部材６として
は、例えば、Ｔｉ−Ｎｉ合金を使用する。このＴｉ−Ｎ
ｉ合金は、回復歪みが約８％、回復応力が約４００ＭＰ
で、信頼性の高い形状記憶材料である。尚、このＴｉ−
Ｎｉ合金は、６０μΩ・cmの抵抗率を有し、かなり導電
性の高い材料である。
【００１４】この形状記憶部材６を、プリント基板１に
設けるやり方の一例を、図２のインターポーザ用プリン
ト基板の断面図を参照して説明する。このプリント基板
１は、多層プリント基板で、上から下へ順に積層された
第１〜第４層絶縁層（例えば、ガラスエポキシからな
る）Ｎ1 〜Ｎ4 を有する。第１層絶縁層Ｎ1 の両面にそ
れぞれ配線パターン化された第１及び第２層導電層
Ｐ1 、Ｐ2 が被着形成されて第１の両面基板が構成され
る。第４層絶縁層Ｎ4 の両面にはそれぞれ配線パターン
化された第３及び第４層導電層Ｐ3 、Ｐ4 が被着形成さ
れて、第２の両面基板が構成される。尚、図示を省略す
るも、第１及び第２の両面基板には、その各表裏両面の
導電層の一部を接続するスルーホールを形成されてい
る。そして、例えば、第２及び第３の絶縁層Ｎ2 、Ｎ3
間に、形状記憶部材６が挟持されて積層化されて得られ
た積層物が、第１及び第２の両面基板間に挟持されて、
全体的に積層化される（図３をも参照）。
設けるやり方の一例を、図２のインターポーザ用プリン
ト基板の断面図を参照して説明する。このプリント基板
１は、多層プリント基板で、上から下へ順に積層された
第１〜第４層絶縁層（例えば、ガラスエポキシからな
る）Ｎ1 〜Ｎ4 を有する。第１層絶縁層Ｎ1 の両面にそ
れぞれ配線パターン化された第１及び第２層導電層
Ｐ1 、Ｐ2 が被着形成されて第１の両面基板が構成され
る。第４層絶縁層Ｎ4 の両面にはそれぞれ配線パターン
化された第３及び第４層導電層Ｐ3 、Ｐ4 が被着形成さ
れて、第２の両面基板が構成される。尚、図示を省略す
るも、第１及び第２の両面基板には、その各表裏両面の
導電層の一部を接続するスルーホールを形成されてい
る。そして、例えば、第２及び第３の絶縁層Ｎ2 、Ｎ3
間に、形状記憶部材６が挟持されて積層化されて得られ
た積層物が、第１及び第２の両面基板間に挟持されて、
全体的に積層化される（図３をも参照）。
【００１５】Ｈは、第１〜第４層絶縁層Ｎ1 〜Ｎ4 を貫
通するスルーホール（導電性貫通孔）である。この例で
は、第２及び第３層導電層Ｐ2 、Ｐ3 の一部がスルーホ
ールＨを介して互いに接続されている。この場合、形状
記憶合金６は、高い導電性を有するので、スルーホール
Ｈには接続されないようにしている。即ち、図４に示す
ように、スルーホールＨの外径より大きな内径の孔６ａ
を形状記憶部材６に予め穿設しておくものとする。
通するスルーホール（導電性貫通孔）である。この例で
は、第２及び第３層導電層Ｐ2 、Ｐ3 の一部がスルーホ
ールＨを介して互いに接続されている。この場合、形状
記憶合金６は、高い導電性を有するので、スルーホール
Ｈには接続されないようにしている。即ち、図４に示す
ように、スルーホールＨの外径より大きな内径の孔６ａ
を形状記憶部材６に予め穿設しておくものとする。
【００１６】この形状記憶部材６は上述したように導電
性が高いので、図５に示す如く、この形状記憶部材６を
接地板として利用し、スルーホールＨを通じて、半導体
集積回路２の接地電極に接続するようにしても良い。そ
の場合には、図４に示した、形状記憶部材６に穿設した
孔６ａの内径は、スルーホールＨの外径と等しくしてお
けば良い。
性が高いので、図５に示す如く、この形状記憶部材６を
接地板として利用し、スルーホールＨを通じて、半導体
集積回路２の接地電極に接続するようにしても良い。そ
の場合には、図４に示した、形状記憶部材６に穿設した
孔６ａの内径は、スルーホールＨの外径と等しくしてお
けば良い。
【００１７】次に、図６を参照して、インターポーザ用
プリント基板の製造工程を説明する。両面に導電層が被
着形成された両面プリント基板を２枚用意し、その２枚
の両面プリント基板それぞれにスルーホール形成のため
の穿孔を行い（ステップＳＴ−１Ａ、ＳＴ−１Ｂ）、２
枚の両面プリント基板にそれぞれ穿設した孔を、それぞ
れスルーホール用メッキを行って、スルーホールを形成
する（ステップＳＴ−２Ａ、ＳＴ−２Ｂ）。次に、２枚
の両面プリント基板の各両面の導電層に対し、フォトリ
ソグラフィ法によってそれぞれパターン形成を行う（ス
テップＳＴ−３Ａ、ＳＴ−３Ｂ）。この２枚の両面プリ
ント基板は、図２のインターポーザ用プリント基板の、
第１層絶縁層Ｎ1 の両面に第１層及び第２層導電層
Ｐ1 、Ｐ2 が被着形成されたものと、第４層絶縁層Ｎ4
の両面に第３層及び第４層導電層Ｐ3、Ｐ4 が被着形成
されたものとに相当する。
プリント基板の製造工程を説明する。両面に導電層が被
着形成された両面プリント基板を２枚用意し、その２枚
の両面プリント基板それぞれにスルーホール形成のため
の穿孔を行い（ステップＳＴ−１Ａ、ＳＴ−１Ｂ）、２
枚の両面プリント基板にそれぞれ穿設した孔を、それぞ
れスルーホール用メッキを行って、スルーホールを形成
する（ステップＳＴ−２Ａ、ＳＴ−２Ｂ）。次に、２枚
の両面プリント基板の各両面の導電層に対し、フォトリ
ソグラフィ法によってそれぞれパターン形成を行う（ス
テップＳＴ−３Ａ、ＳＴ−３Ｂ）。この２枚の両面プリ
ント基板は、図２のインターポーザ用プリント基板の、
第１層絶縁層Ｎ1 の両面に第１層及び第２層導電層
Ｐ1 、Ｐ2 が被着形成されたものと、第４層絶縁層Ｎ4
の両面に第３層及び第４層導電層Ｐ3、Ｐ4 が被着形成
されたものとに相当する。
【００１８】次に、図２及び図３に示す、第２層絶縁層
Ｎ2 、形状記憶部材６（図４に示すように孔６ａが穿設
されたもの）及び第３層絶縁層Ｎ3 を、その各間にプリ
プレグを介して加熱加圧して一体化したものを、２枚の
両面プリント基板の間に配し、その各間にプリプレグを
介在させて、加熱加圧することによって、３者を積層形
成する（ステップＳＴ−４）。尚、ステップＳＴ−４に
おいて、１の両面基板、第３層絶縁層Ｎ3 、形状記憶部
材６、第２層絶縁層Ｎ2 他の両面基板とを順次重ね、そ
の各間にプリプレグを介在させて、加熱加圧することに
よって、５者を積層形成するようにしても良い。
Ｎ2 、形状記憶部材６（図４に示すように孔６ａが穿設
されたもの）及び第３層絶縁層Ｎ3 を、その各間にプリ
プレグを介して加熱加圧して一体化したものを、２枚の
両面プリント基板の間に配し、その各間にプリプレグを
介在させて、加熱加圧することによって、３者を積層形
成する（ステップＳＴ−４）。尚、ステップＳＴ−４に
おいて、１の両面基板、第３層絶縁層Ｎ3 、形状記憶部
材６、第２層絶縁層Ｎ2 他の両面基板とを順次重ね、そ
の各間にプリプレグを介在させて、加熱加圧することに
よって、５者を積層形成するようにしても良い。
【００１９】ステップＳＴ−４で積層形成された積層一
体化物にスルーホール形成のための穿孔を行い（ステッ
プＳＴ−５）、積層一体化物に穿設した孔を、それぞれ
スルーホール用メッキを行って、スルーホールを形成す
る（ステップＳＴ−６）。次に、積層一体化物の両面
に、ソルダレジストを被着形成したり、スルーホールを
充填物によって充填したりして、仕上げ処理を行う。
体化物にスルーホール形成のための穿孔を行い（ステッ
プＳＴ−５）、積層一体化物に穿設した孔を、それぞれ
スルーホール用メッキを行って、スルーホールを形成す
る（ステップＳＴ−６）。次に、積層一体化物の両面
に、ソルダレジストを被着形成したり、スルーホールを
充填物によって充填したりして、仕上げ処理を行う。
【００２０】上述の具体例の半導体装置では、インター
ポーザ用プリント基板１の中に、板状の形状記憶部材６
を埋設したが、インターポーザ用プリント基板の他の例
の平面及び断面を示す図７Ａ、Ｂに示すように、断面が
「コ」の字形のフレーム状形状記憶部材６を、インター
ポーザ用プリント基板１の周縁に、例えば、接着剤を用
いて固着するようにしても良い。
ポーザ用プリント基板１の中に、板状の形状記憶部材６
を埋設したが、インターポーザ用プリント基板の他の例
の平面及び断面を示す図７Ａ、Ｂに示すように、断面が
「コ」の字形のフレーム状形状記憶部材６を、インター
ポーザ用プリント基板１の周縁に、例えば、接着剤を用
いて固着するようにしても良い。
【００２１】形状記憶部材としては、Ｔｉ−Ｎｉ合金に
限らず、例えば、Ｃｕ−Ｚｎ−Ａｌ合金等の他の材料の
ものでも良い。
限らず、例えば、Ｃｕ−Ｚｎ−Ａｌ合金等の他の材料の
ものでも良い。
【００２２】図１の半導体装置のインポーザ用プリント
基板１の各外部電極端子５を、図９に示す、電子機器に
設けられたマザープリント基板６の絶縁層７の上に設け
たられた複数のプリント基板端子８にそれぞれ対応させ
て、リフローによって各外部電極端子５を溶融させて、
各外部電極端子５を、その各プリント基板端子８に溶着
するが、その際、プリント基板１に形状記憶部材６が設
けられているので、プリント基板１がリフローの熱によ
って反り返ることがなく、このため、それぞれ半田ボー
ルからなる複数の外部電極端子５の全部を、複数のプリ
ント基板端子８の全部に確実に溶着することができる。
基板１の各外部電極端子５を、図９に示す、電子機器に
設けられたマザープリント基板６の絶縁層７の上に設け
たられた複数のプリント基板端子８にそれぞれ対応させ
て、リフローによって各外部電極端子５を溶融させて、
各外部電極端子５を、その各プリント基板端子８に溶着
するが、その際、プリント基板１に形状記憶部材６が設
けられているので、プリント基板１がリフローの熱によ
って反り返ることがなく、このため、それぞれ半田ボー
ルからなる複数の外部電極端子５の全部を、複数のプリ
ント基板端子８の全部に確実に溶着することができる。
【００２３】
【発明の効果】第１、第２及び第３の本発明によれば、
半導体集積回路がプリント基板の一の面上に取付け固定
されると共に、その半導体集積回路の複数の電極がそれ
ぞれ導出された半田ボールからなる複数の外部電極端子
がプリント基板の他方の面に取付けられてなる半導体装
置において、プリント基板に形状記憶部材が設けられて
なるので、半導体集積回路がプリント基板の一の面上に
取付け固定されると共に、その半導体集積回路の複数の
電極がそれぞれ導出された半田ボールからなる複数の外
部電極端子がプリント基板の他方の面に取付けられてな
る半導体装置を、リフローによって、その複数の外部電
極端子をマザープリント基板の複数のプリント基板端子
に溶着する際に、プリント基板が熱ストレスによって反
り返るおそれがなく、複数の外部電極端子を複数のプリ
ント基板端子に確実に溶着することのできる半導体装置
を得ることができる。
半導体集積回路がプリント基板の一の面上に取付け固定
されると共に、その半導体集積回路の複数の電極がそれ
ぞれ導出された半田ボールからなる複数の外部電極端子
がプリント基板の他方の面に取付けられてなる半導体装
置において、プリント基板に形状記憶部材が設けられて
なるので、半導体集積回路がプリント基板の一の面上に
取付け固定されると共に、その半導体集積回路の複数の
電極がそれぞれ導出された半田ボールからなる複数の外
部電極端子がプリント基板の他方の面に取付けられてな
る半導体装置を、リフローによって、その複数の外部電
極端子をマザープリント基板の複数のプリント基板端子
に溶着する際に、プリント基板が熱ストレスによって反
り返るおそれがなく、複数の外部電極端子を複数のプリ
ント基板端子に確実に溶着することのできる半導体装置
を得ることができる。
【図１】本発明の実施の形態の具体例の半導体装置を示
す断面図である。
す断面図である。
【図２】具体例の半導体装置のインターポーザ用プリン
ト基板の一例を示す断面部分図である。
ト基板の一例を示す断面部分図である。
【図３】具体例の半導体装置のインターポーザ用プリン
ト基板の一部の絶縁層及び形状記憶部材の分解斜視図で
ある。
ト基板の一部の絶縁層及び形状記憶部材の分解斜視図で
ある。
【図４】Ａ 具体例の半導体装置のインターポーザ用プ
リント基板内の形状記憶部材の一例を示す平面図であ
る。 Ｂ 具体例の半導体装置のインターポーザ用プリント基
板の一例の断面部分図である。
リント基板内の形状記憶部材の一例を示す平面図であ
る。 Ｂ 具体例の半導体装置のインターポーザ用プリント基
板の一例の断面部分図である。
【図５】具体例の半導体装置のインターポーザ用プリン
ト基板の他の例を示す断面部分図である。
ト基板の他の例を示す断面部分図である。
【図６】具体例の半導体装置のインターポーザ用プリン
ト基板の製造工程を示すフローチャートである。
ト基板の製造工程を示すフローチャートである。
【図７】Ａ 具体例の半導体装置のインターポーザ用プ
リント基板の他の例を示す平面図である。 Ｂ 具体例の半導体装置のインターポーザ用プリント基
板の他の例を示す断面図である。
リント基板の他の例を示す平面図である。 Ｂ 具体例の半導体装置のインターポーザ用プリント基
板の他の例を示す断面図である。
【図８】従来例の半導体装置を示す断面図である。
【図９】従来例の半導体装置のマザープリント基板への
取付け状態を示す断面図である。
取付け状態を示す断面図である。
【図１０】従来例の半導体装置のインターポーザ用プリ
ント基板の湾曲状態を示す断面図である。
ント基板の湾曲状態を示す断面図である。
１ インターポーザ用プリント基板、２ 半導体集積回
路、３ 電極、４ 接続線、５外部電極端子、６ 形状
記憶部材、Ｐ1 〜Ｐ4 第１層〜第４層導電層、Ｎ1 〜
Ｎ4 、第１層〜第４層絶縁層。
路、３ 電極、４ 接続線、５外部電極端子、６ 形状
記憶部材、Ｐ1 〜Ｐ4 第１層〜第４層導電層、Ｎ1 〜
Ｎ4 、第１層〜第４層絶縁層。
Claims (3)
- 【請求項１】 半導体集積回路がプリント基板の一の面
上に取付け固定されると共に、該半導体集積回路の複数
の電極がそれぞれ導出された半田ボールからなる複数の
外部電極端子が上記プリント基板の他方の面に取付けら
れてなる半導体装置において、 上記プリント基板に形状記憶部材が設けられてなること
を特徴とする半導体装置。 - 【請求項２】 上記プリント基板を多層基板にて構成
し、板状の上記形状記憶部材を、上記多層基板の層間に
一体化したことを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 フレーム状の上記形状記憶部材を、上記
プリント基板の周縁に固着したことを特徴とする請求項
１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23575199A JP2001060638A (ja) | 1999-08-23 | 1999-08-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23575199A JP2001060638A (ja) | 1999-08-23 | 1999-08-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001060638A true JP2001060638A (ja) | 2001-03-06 |
Family
ID=16990699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23575199A Pending JP2001060638A (ja) | 1999-08-23 | 1999-08-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001060638A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006100738A1 (ja) * | 2005-03-18 | 2006-09-28 | Fujitsu Limited | 半導体装置及びその製造方法 |
| KR100924705B1 (ko) | 2005-03-18 | 2009-11-04 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 |
| JP2011029669A (ja) * | 2010-11-08 | 2011-02-10 | Fujitsu Semiconductor Ltd | 半導体装置 |
| CN102332436A (zh) * | 2011-09-16 | 2012-01-25 | 三星半导体(中国)研究开发有限公司 | 形状记忆合金核心结构的封装件 |
| EP2983200A1 (en) * | 2014-08-07 | 2016-02-10 | Hamilton Sundstrand Corporation | System and method for metal matrix mounting scheme |
| CN107407151A (zh) * | 2015-03-26 | 2017-11-28 | 三菱日立电力系统株式会社 | 叶片以及具备该叶片的燃气涡轮 |
-
1999
- 1999-08-23 JP JP23575199A patent/JP2001060638A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006100738A1 (ja) * | 2005-03-18 | 2006-09-28 | Fujitsu Limited | 半導体装置及びその製造方法 |
| KR100924705B1 (ko) | 2005-03-18 | 2009-11-04 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 |
| US7800210B2 (en) | 2005-03-18 | 2010-09-21 | Fujitsu Semiconductor Limited | Semiconductor device |
| JP2011029669A (ja) * | 2010-11-08 | 2011-02-10 | Fujitsu Semiconductor Ltd | 半導体装置 |
| CN102332436A (zh) * | 2011-09-16 | 2012-01-25 | 三星半导体(中国)研究开发有限公司 | 形状记忆合金核心结构的封装件 |
| EP2983200A1 (en) * | 2014-08-07 | 2016-02-10 | Hamilton Sundstrand Corporation | System and method for metal matrix mounting scheme |
| US9431330B2 (en) | 2014-08-07 | 2016-08-30 | Hamilton Sundstrand Corporation | System and method for metal matrix mounting scheme |
| CN107407151A (zh) * | 2015-03-26 | 2017-11-28 | 三菱日立电力系统株式会社 | 叶片以及具备该叶片的燃气涡轮 |
| CN107407151B (zh) * | 2015-03-26 | 2019-08-06 | 三菱日立电力系统株式会社 | 叶片以及具备该叶片的燃气涡轮 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1088470B1 (en) | Ic stack utilizing flexible circuits with bga contacts | |
| US7435680B2 (en) | Method of manufacturing a circuit substrate and method of manufacturing an electronic parts packaging structure | |
| JP5224845B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| EP1207727B1 (en) | Compliant laminate connector | |
| US20070080447A1 (en) | Electronic apparatus | |
| US20060191134A1 (en) | Patch substrate for external connection | |
| US6846699B2 (en) | Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument | |
| JP2005026680A (ja) | 積層型ボールグリッドアレイパッケージ及びその製造方法 | |
| JP2000164618A (ja) | バンプ付き金属箔及び回路基板及びこれを用いた半導体装置 | |
| JP3653452B2 (ja) | 配線回路基板とその製造方法と半導体集積回路装置とその製造方法 | |
| JPH08330473A (ja) | ソルダーボールの装着溝を有する印刷回路基板とこれを使用したボールグリッドアレイパッケージ | |
| JP4070470B2 (ja) | 半導体装置用多層回路基板及びその製造方法並びに半導体装置 | |
| US20060055024A1 (en) | Adapted leaded integrated circuit module | |
| JP4945919B2 (ja) | Ｂｇａ型多層回路配線板 | |
| JPH10294396A (ja) | 薄膜多層基板及び電子装置 | |
| US6946738B2 (en) | Semiconductor packaging substrate and method of producing the same | |
| US6410366B1 (en) | Semiconductor device and manufacturing method thereof, circuit board and electronic equipment | |
| JP2001267490A (ja) | 半導体モジュール | |
| JPH0462866A (ja) | 表面実装部品の実装方法 | |
| US8546186B2 (en) | Planar interconnect structure for hybrid circuits | |
| JP2001060638A (ja) | 半導体装置 | |
| JP2002151853A (ja) | 多層配線基板とその製造方法 | |
| JP3211746B2 (ja) | 電子部品の実装構造 | |
| JP2006339293A (ja) | 回路モジュール | |
| JPH11163054A (ja) | 半導体装置の構造及びその製造方法 |