JPH0462866A - 表面実装部品の実装方法 - Google Patents
表面実装部品の実装方法Info
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-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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- H01L2224/73251—Location after the connecting process on different surfaces
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- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
- H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
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- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
複数の半導体素子を有する半導体集積回路基板と、その
他の表面実装部品を搭載可能な実装回路基板に実装する
手段に関する。特に、半導体集積回路基板を直接実装基
板に実装するＣ ＯＢ （ＣｈｉｐＯｎ Ｂｏａｒｄ）
技術に関する。
他の表面実装部品を搭載可能な実装回路基板に実装する
手段に関する。特に、半導体集積回路基板を直接実装基
板に実装するＣ ＯＢ （ＣｈｉｐＯｎ Ｂｏａｒｄ）
技術に関する。
電子機器の軽薄短小化にともない、実装回路基板への電
子部品の実装密度は高まる一方である。
子部品の実装密度は高まる一方である。
また、半導体製造技術の進歩により、一つの゛１′、導
体基板」二に数万素子の半導体素子を集積化することが
可能になり、チップマＪ法も大きくなってきた。
体基板」二に数万素子の半導体素子を集積化することが
可能になり、チップマＪ法も大きくなってきた。
これに比べ、個別電子部品は実装密度を高めるためによ
り小さいものが要求されてきている。
り小さいものが要求されてきている。
第２図に従来技術による実装図を示す。半導体集積回路
基板２０１は、導電性エボキン接着剤２０２によって実
装回路基板２０４」二の導電バタン２０３と電気的に接
続されている。゛１′−導体集積回路括板２０］上のア
ルミパッド２０７及び２０８と実装回路基数２０４上の
導電パターン２０５及び２１０は、Ａｕ線２０６及び２
０９をそれぞれワイヤボンディングすることによって接
続されている。
基板２０１は、導電性エボキン接着剤２０２によって実
装回路基板２０４」二の導電バタン２０３と電気的に接
続されている。゛１′−導体集積回路括板２０］上のア
ルミパッド２０７及び２０８と実装回路基数２０４上の
導電パターン２０５及び２１０は、Ａｕ線２０６及び２
０９をそれぞれワイヤボンディングすることによって接
続されている。
しかし、前述の従来技術では、半導体集積回路基板２０
１の６面の実装回路基ｌＮ２Ｏ４上のスペースが活用さ
れずスペース活用率が低いという課題を有する。そこで
本発明は、このような課題を解決するもので、その目的
とするところは、実装回路基板の電子部品の実装密度を
高めることのできる表面実装部品の実装方法を提１１１
」−るところにある。
１の６面の実装回路基ｌＮ２Ｏ４上のスペースが活用さ
れずスペース活用率が低いという課題を有する。そこで
本発明は、このような課題を解決するもので、その目的
とするところは、実装回路基板の電子部品の実装密度を
高めることのできる表面実装部品の実装方法を提１１１
」−るところにある。
本発明の表面実装部品の実装方法は、半導体集積回路基
板と実装回路基板の間に支持物を設け、半導体集積回路
基板の真下に空間をつくり、その場所に他の電子部品を
配置することにより部品実装密度をさらに高めることを
特徴とする。
板と実装回路基板の間に支持物を設け、半導体集積回路
基板の真下に空間をつくり、その場所に他の電子部品を
配置することにより部品実装密度をさらに高めることを
特徴とする。
〔実 施 例〕
第１図に木発明の一実施例を示す。第１図（ａ）は本発
明を使用した実装回路基板の組立図である。
明を使用した実装回路基板の組立図である。
第１図（ｂ）は要部断面図（第１図（ａ）のＡＡ’ ）
である。
である。
半導体集積回路基板１０ Ｆ、 Ｊｌには、Ａ、Ｑバッ
ド］０５．１０６、］０７、］０８．１０９及び１１０
か形成されている。１０ノはチップ抵抗、１０３はアル
ミで形成したスペーサである。実装回路基板１０４」二
には導電パターン１１］、１１２．１１３．１１４、］
１５．１１６．１１７．１１８．１１９が形成されてい
る。］２０．１２１はスルーホールであり、裏面の導電
パターンと接続されている。
ド］０５．１０６、］０７、］０８．１０９及び１１０
か形成されている。１０ノはチップ抵抗、１０３はアル
ミで形成したスペーサである。実装回路基板１０４」二
には導電パターン１１］、１１２．１１３．１１４、］
１５．１１６．１１７．１１８．１１９が形成されてい
る。］２０．１２１はスルーホールであり、裏面の導電
パターンと接続されている。
チップ抵抗１０２には電極部１２４、］２５が形成され
ており、スペーサ１０３とともにはんだ層１２６．１２
７及び１２８によって実装回路基板１０４上の導電パタ
ーン１１８．１１９及び］］７に、それぞれ接続される
。
ており、スペーサ１０３とともにはんだ層１２６．１２
７及び１２８によって実装回路基板１０４上の導電パタ
ーン１１８．１１９及び］］７に、それぞれ接続される
。
゛ｌｉ導体集積回路基板１０４はその後導電性エポキシ
系接着剤１２９によってスペーサと接着される。アルミ
パッド］、０６．１．０９は導電パターン１１２．１１
３に、Ａｕ線１２２及び１２３によってそれぞれ接続さ
れる。
系接着剤１２９によってスペーサと接着される。アルミ
パッド］、０６．１．０９は導電パターン１１２．１１
３に、Ａｕ線１２２及び１２３によってそれぞれ接続さ
れる。
このような構造にすれば、半導体集積回路基板の真下の
実装回路基板表面にその他の電子回路部品を実装するこ
とができ、限られた実装回路基板上のスペースを有効に
利用することができる。また、スペーサ１．０３を導電
体にすることで半導体集積回路基板１０］の裏面を実装
回路基板１０４」二の導電パターン１］７と電気的に接
続することができ、半導体集積回路基板上の各半導体素
子の電気的分離をより確実にすることが可能である。
実装回路基板表面にその他の電子回路部品を実装するこ
とができ、限られた実装回路基板上のスペースを有効に
利用することができる。また、スペーサ１．０３を導電
体にすることで半導体集積回路基板１０］の裏面を実装
回路基板１０４」二の導電パターン１］７と電気的に接
続することができ、半導体集積回路基板上の各半導体素
子の電気的分離をより確実にすることが可能である。
第１図はスルーポールによって半導体集積回路基板の真
下の電子回路部品の配線を行なったが、コストダウンを
考慮してスルーホール無の実装回路基板にした場合にお
いても、実施が可能である。
下の電子回路部品の配線を行なったが、コストダウンを
考慮してスルーホール無の実装回路基板にした場合にお
いても、実施が可能である。
第３図にその実施例を示す。第３図（ａ）は組立図であ
り、第３図（ｂ）は要部断面図（第３図（ａ）のＡ−Ａ
”）である。第３図は第１図の各部品と対応している（
たとえば、半導体集積回路基板は第１図においては１０
］、第３図においては３０１である）。スペーサ３０３
の一部を削除して、チップ抵抗３０２からの導電パター
ン３１８．３１９を通している。
り、第３図（ｂ）は要部断面図（第３図（ａ）のＡ−Ａ
”）である。第３図は第１図の各部品と対応している（
たとえば、半導体集積回路基板は第１図においては１０
］、第３図においては３０１である）。スペーサ３０３
の一部を削除して、チップ抵抗３０２からの導電パター
ン３１８．３１９を通している。
本発明によれば、従来使用できなかった半導体集積回路
基板の真下の実装回路基板上に他の電子回路部品を配置
できる。このため実装密度の向−にが期待できる。さら
にスペーサを導電体にすることにより、半導体集積回路
基板の裏面を実装回路基板上の導電パターンと電気的に
接続でき、安定な電位に固定できる。
基板の真下の実装回路基板上に他の電子回路部品を配置
できる。このため実装密度の向−にが期待できる。さら
にスペーサを導電体にすることにより、半導体集積回路
基板の裏面を実装回路基板上の導電パターンと電気的に
接続でき、安定な電位に固定できる。
第１図（ａ）及び（ｂ）は木発明の一実施例を示す組立
図及び断面図。第２図は従来の実施例を示す断面図。第
３図（ａ）、（ｂ）は本発明の他の実施例を示ず組立図
及び断面図。 １０］、２０１、・・・・・・・１１′導体集積回路基
板 ３０１．１０２．３０２・・・・チップ抵抗１０３．３
０３・・・・・・・・スペー→ノー１０４．２０４、・
・・・・・・実装回路基板３０４、１．、０５、 ］
０６、１０７、１．０８．１０９、１］ ０．２０７．
２０８．３０５．３０６、３０７、３０８、３０９、３
１０・・・・・・・・・・・アルミパッド １１１．１］２．１１３．１１４．１１５、］１６．１
］７．１１８．１］９．２０３．２０５．２１０・・・
・・・・・導電パターン３１１．３］２．３］３．３］
４．３１５．３１６．３］７．３１８．３１９ ・・・・・・・・・・・アルミパッド １２０．１．２３・・・・・・・・スルーホール］２２
．１２３．２０６．２０９．３２２．３２３・・・・・
・・・・・・・Ａｕ線１２４、］２５．３２４．３２５ ・・・・・・・・・・・チップ抵抗の電極部 １２６．１２７．１２８．３２６．３２７．３２８・・
・・・・・・・・・・はんだ層１２９．２０２．３２９
・・・・導電性エポキシ接着剤 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 跡三部（他１名）第 図
図及び断面図。第２図は従来の実施例を示す断面図。第
３図（ａ）、（ｂ）は本発明の他の実施例を示ず組立図
及び断面図。 １０］、２０１、・・・・・・・１１′導体集積回路基
板 ３０１．１０２．３０２・・・・チップ抵抗１０３．３
０３・・・・・・・・スペー→ノー１０４．２０４、・
・・・・・・実装回路基板３０４、１．、０５、 ］
０６、１０７、１．０８．１０９、１］ ０．２０７．
２０８．３０５．３０６、３０７、３０８、３０９、３
１０・・・・・・・・・・・アルミパッド １１１．１］２．１１３．１１４．１１５、］１６．１
］７．１１８．１］９．２０３．２０５．２１０・・・
・・・・・導電パターン３１１．３］２．３］３．３］
４．３１５．３１６．３］７．３１８．３１９ ・・・・・・・・・・・アルミパッド １２０．１．２３・・・・・・・・スルーホール］２２
．１２３．２０６．２０９．３２２．３２３・・・・・
・・・・・・・Ａｕ線１２４、］２５．３２４．３２５ ・・・・・・・・・・・チップ抵抗の電極部 １２６．１２７．１２８．３２６．３２７．３２８・・
・・・・・・・・・・はんだ層１２９．２０２．３２９
・・・・導電性エポキシ接着剤 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 跡三部（他１名）第 図
Claims (1)
- 【特許請求の範囲】 １）複数の電子回路素子を有する半導体集積回路基板と
、該半導体集積回路基板を含む電子部品を搭載するため
の実装回路基板と、該半導体集積回路基板を該実装回路
基板に固定するための支持物を有し、該支持物は該半導
体集積回路基板の一部と接触し、該実装回路基板上であ
りかつ該半導体集積回路基板の真下にあたる部分におい
て、該支持物が存在しない場所に他の電子部品を配置す
ることを特徴とする表面実装部品の実装方法。 ２）該支持物が導電体であり、該半導体集積回路基板と
実装回路基板を電気的に接続することを特徴とする請求
項１記載の表面実装部品の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166108A JPH0462866A (ja) | 1990-06-25 | 1990-06-25 | 表面実装部品の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166108A JPH0462866A (ja) | 1990-06-25 | 1990-06-25 | 表面実装部品の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0462866A true JPH0462866A (ja) | 1992-02-27 |
Family
ID=15825170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2166108A Pending JPH0462866A (ja) | 1990-06-25 | 1990-06-25 | 表面実装部品の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0462866A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6081287A (en) * | 1997-04-22 | 2000-06-27 | Fuji Photo Film Co., Ltd. | Thermal head method of manufacturing the same |
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| US6137520A (en) * | 1997-07-17 | 2000-10-24 | Fuji Photo Film Co., Ltd. | Thermal head |
| US6316054B1 (en) | 1999-03-25 | 2001-11-13 | Fuji Photo Film Co., Ltd. | Carbon layer forming method |
| US6330013B1 (en) | 1997-02-07 | 2001-12-11 | Fuji Photo Fim Co., Ltd. | Thermal head and method of manufacturing the same |
| US6946732B2 (en) * | 2000-06-08 | 2005-09-20 | Micron Technology, Inc. | Stabilizers for flip-chip type semiconductor devices and semiconductor device components and assemblies including the same |
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| JP2007102348A (ja) * | 2005-09-30 | 2007-04-19 | Dainippon Printing Co Ltd | Ｒｆｉｄタグ |
| US7265446B2 (en) | 2003-10-06 | 2007-09-04 | Elpida Memory, Inc. | Mounting structure for semiconductor parts and semiconductor device |
| US8101459B2 (en) | 2001-08-24 | 2012-01-24 | Micron Technology, Inc. | Methods for assembling semiconductor devices in stacked arrangements by positioning spacers therebetween |
-
1990
- 1990-06-25 JP JP2166108A patent/JPH0462866A/ja active Pending
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